JP2000332255A

JP2000332255A - 薄膜トランジスタ及びその製造方法

Info

Publication number: JP2000332255A
Application number: JP11141991A
Authority: JP
Inventors: Masayoshi Hotta; 昌義堀田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-05-21
Filing date: 1999-05-21
Publication date: 2000-11-30
Anticipated expiration: 2019-05-21
Also published as: JP3471252B2

Abstract

(57)【要約】【課題】製造時の複雑なプロセスを付加することな
く、薄膜トランジスタのオフ電流の増加を極力抑え、か
つオン電流を効果的に増大させることにより、スイッチ
ング特性の改善された低電圧動作に有利で、微細化にも
対応可能な薄膜トランジスタ及びその製造方法を提供す
ることを目的とする。【解決手段】半導体基板１上に形成された絶縁膜５、
６からなる凸部の側面に形成されたゲート電極７と、少
なくともゲート電極７の表面上に形成されたゲート絶縁
膜８と、ゲート絶縁膜８を介して半導体基板１上から凸
部を被覆するように形成された半導体層９とからなり、
半導体層９が、ゲート電極７の側面に位置する部分にチ
ャネル領域９１を、チャネル領域９１に隣接する部分に
高濃度不純物領域９３、９４を備える薄膜トランジス
タ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は薄膜トランジスタ
及びその製造方法に関し、より詳細には、下部ゲート構
造を有する薄膜トランジスタ及びその製造方法に関す
る。

【０００２】

【従来の技術及び発明が解決しようとする課題】近年、
薄膜トランジスタ（ＴＦＴ）はＳＲＡＭや液晶表示装置
等に広く使われており技術的重要性が高くなっている。
とりわけ低消費電力型のＳＲＡＭでは、データ保持電流
を小さくするために、薄膜トランジスタのオフ電流を低
減することが検討されている。例えば、ポリシリコンを
用いたＴＦＴでは、ポリシリコンのグレインバウンダリ
に存在するトラップを介したトンネル電流が、オフ電流
の主原因となる。よって、このトンネル電流を低減する
ために、ＬＤＤ構造としてドレイン側に低濃度領域（オ
フセット領域）を設けることや、ポリシリコンのグレイ
ンサイズの大粒化によるトラップ密度の低減や、水素や
酸素プラズマによるトラップの不活性化や、薄膜トラン
ジスタのチャネルのポリシリコン表面を酸化することに
よるチャネルと酸化膜との界面に存在する界面準位密度
の低減等が行われている。

【０００３】また、特開平５−４７７８８号に記載され
ている薄膜トランジスタは、低濃度領域１７ｂを設ける
ことによりオフ電流の低減を図っている。この薄膜トラ
ンジスタは、図４に示したように、絶縁性基板１５上に
形成されたゲート電極１６の上にゲート絶縁膜１９及び
薄膜ポリシリコン層１７が形成されており、薄膜ポリシ
リコン層１７上であって、ゲート電極１６の側壁に対応
する領域に絶縁膜スペーサ１８を有している。また、薄
膜ポリシリコン層１７の絶縁膜スペーサ１８で覆われた
領域にチャネル領域１７ａが、チャネル領域１７ａの両
端に低濃度領域（オフセット領域）１７ｂが、水平方向
に配置する薄膜ポリシリコン層１７にソース／ドレイン
領域１７ｃがそれぞれ形成されて構成されている。

【０００４】しかし、低濃度領域１７ｂは、垂直方向か
らのイオン注入と絶縁膜スペーサ１８をマスクとして用
いた斜めイオン注入とを組み合わせて形成されるため、
その位置は、絶縁膜スペーサ１８の端部近傍の限られた
領域に限定される。このため、ドレイン領域近傍での電
界集中を緩和するために十分なオフセット幅が確保され
ているとは言えない。また、この薄膜トランジスタを形
成するためには、チャネルドーピングと合わせて、斜め
イオン注入を２回行わなければならず、スループットの
低下という製造上の問題もある。

【０００５】一般に、低消費電力型のＳＲＡＭでは、よ
り低電圧動作を実現するために薄膜トランジスタのオン
電流を増加させることも重要である。しかし、上記のオ
フ電流の低減に対する対策を講じても、必ずしもオン電
流の十分な増加を図ることはできない。現に、図４に示
した薄膜トランジスタにおいては、オン電流を増大させ
てドライブ能力を改善することについては触れられてお
らず、仮にこの薄膜トランジスタでドライブ電流を稼ぐ
には、チャネル幅を拡大させる必要が生じ、素子の高集
積化と相反するという問題が生じる。

【０００６】オン電流を向上させる手法の一つとして、
チャネルの全領域を反転させ、サブスレッショルド特性
を改善するダブルゲート構造が提案されているが、チャ
ネルの上下にゲート電極を有するダブルゲート構造で
は、そのチャネル領域は平面的な占有面積が増大するた
め、素子の高集積化には向かない。そこで、ダブルゲー
ト構造のトランジスタにおいて、チャネル領域を垂直に
形成して、占有面積の増大を抑制する手法がある。チャ
ネル領域を垂直にすれば、チャネル領域の面積はほとん
ど無視できるので、素子の面積はソース／ドレイン領域
の面積だけとなり、高集積化に有利である。

【０００７】例えば、特開平７−１８３５２８号に記載
されている薄膜トランジスタは、図５（ａ）及び（ｂ）
に示したように、絶縁性基板２０の上にゲート電極２１
及びゲート絶縁膜２２を介して、基板表面に対して水平
方向に活性層２３ａが形成されているとともに、この活
性層２３ａ上に垂直方向に活性層２３ｂが２つ互いに平
行に形成されている。また、この活性層２３ａ、２３ｂ
上全面に上部ゲート絶縁膜２４を介して上部ゲート電極
２５が形成され、さらに層間絶縁膜２６及びゲート電極
２１、上部ゲート電極２５に接続された配線層２７が形
成されている。このような構成により、２個のゲート電
極２１、上部ゲート電極２５によるチャネル幅を大きく
することができ、面積を有効に活用している。この薄膜
トランジスタの製造方法を、図６（ａ）〜（ｄ）に簡単
に示す。

【０００８】まず、図６（ａ）に示したように、絶縁性
基板２０上にゲート電極２１及びゲート絶縁膜２１を形
成し、さらにその上に所望の形状にパターニングした活
性層２３ａａを形成し、この活性層２３ａａ上に、酸化
膜のダミーパターン２８を形成し、これら活性層２３ａ
ａ及びダミーパターン２８の上に活性層を構成するポリ
シリコン層２３ｂｂを形成する。次いで、図６（ｂ）に
示したように、ポリシリコン層２３ｂｂをエッチバック
することにより、基板平面に対して垂直方向に配置する
活性層２３ｂｂを形成する。

【０００９】続いて、図６（ｃ）に示したように、ダミ
ーパターン２８を除去した後、図６（ｄ）に示したよう
に、活性層２３ａ、２３ｂ上に上部ゲート絶縁膜２４及
び上部ゲート電極２５を形成する。しかし、このような
薄膜トランジスタは、ダブルゲート構造によりドライブ
電流を増加させることはできるが、上部ゲート電極２５
加工時の下地パターンに対する合わせ精度が厳しくな
り、高集積化には必ずしも適さない。また、活性層２３
ａ、２３ｂにおけるチャネル領域も図５（ａ）に示され
ているように、ある程度の平面的な占有面積を必要とし
ている。さらに、垂直方向の空間を利用することでゲー
ト幅の拡大を図っているため、活性層２３ａ、２３ｂの
加工が２回、活性層２３ａ、２３ｂ上の上部ゲート電極
２５の加工が１回行われるので、それらの膜厚相当分の
段差によって、後工程での微細加工時のプロセスマージ
ンの低下が懸念される。また、ダミーパターン２８を除
去するために、他の部分の不要なエッチングを防止すべ
くレジスト等のエッチングマスクを形成する必要があ
り、製造工程の増加を招く。さらに、活性層２３ａ、２
３ｂの端部三方はゲート電極２１で囲まれているので、
この端部での電界集中によりオフ時のリーク電流が増加
するとともに、この端部に配置するゲート絶縁膜の信頼
性も懸念されるという問題がある。

【００１０】本発明は上記課題に鑑みなされたものであ
り、製造時の複雑なプロセスを付加することなく、薄膜
トランジスタのオフ電流の増加を極力抑え、かつオン電
流を効果的に増大させることにより、スイッチング特性
の改善された低電圧動作に有利で、微細化にも対応可能
な薄膜トランジスタ及びその製造方法を提供することを
目的とする。

【００１１】

【課題を解決するための手段】本発明によれば、半導体
基板上に形成された絶縁膜からなる凸部の側面に形成さ
れたゲート電極と、少なくとも該ゲート電極の表面上に
形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前
記半導体基板上から前記凸部を被覆するように形成され
た半導体層とからなり、前記半導体層が、前記ゲート電
極の側面に位置する部分にチャネル領域を、該チャネル
領域に隣接する部分に高濃度不純物領域を備える薄膜ト
ランジスタが提供される。

【００１２】また、本発明によれば、（ｉ）半導体基板
上に絶縁膜からなる凸部を形成し、(ii)該凸部の側面に
ゲート電極を形成し、(iii)前記凸部及び該ゲート電極
を含む半導体基板上にゲート絶縁膜及び半導体層を形成
し、(iv)前記半導体基板に対して垂直方向から不純物を
イオン注入して前記半導体層中に高濃度不純物領域を形
成する工程を含む薄膜トランジスタの製造方法が提供さ
れる。

【００１３】

【発明の実施の形態】本発明の薄膜トランジスタは、主
として、半導体基板上に形成された絶縁膜からなる凸部
の側面に形成されたゲート電極と、少なくともゲート電
極の表面上に形成されたゲート絶縁膜と、ゲート絶縁膜
を介して半導体基板上から凸部を被覆するように形成さ
れた半導体層とから構成される。

【００１４】本発明の薄膜トランジスタにおいて使用さ
れる半導体基板は、通常半導体装置が製造される半導体
基板であれば特に限定されるものではなく、例えば、シ
リコン、ゲルマニウム等の半導体基板、ＳｉＣ、ＧａＡ
ｓ、ＩｎＧａＡｓ等の化合物半導体等種々のものが挙げ
られる。なかでも、シリコン基板が好ましい。また、Ｓ
ＯＩ基板、つまり、通常支持基板上に、埋め込み絶縁
膜、さらにその上に表面半導体層が形成されてなる貼り
合わせＳＯＩ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Separation
by Implantation of Oxygen）型等の基板であってもよ
い。なお、半導体基板には、本発明の薄膜トランジスタ
が形成される領域の下方又は他の領域に、ＰＭＯＳ、Ｎ
ＭＯＳ及びＣＭＯＳトランジスタ、バイポーラトランジ
スタ、デュアルゲート型トランジスタ、容量、抵抗等の
素子や、メモリ及び／又は論理回路等の所望の回路、絶
縁層、配線層等が形成されていてもよい。ゲート電極
は、上記半導体基板上に形成された絶縁膜からなる凸部
の側面に、サイドウォールスペーサ形状で形成されてい
る。

【００１５】ここで、絶縁膜からなる凸部は、シリコン
酸化膜、シリコン窒化膜又はこれらの積層膜等により形
成することができる。なかでも、シリコン窒化膜／シリ
コン酸化膜の積層膜が好ましい。凸部の形状は特に限定
されるものではなく、絶縁膜のパターニング、後工程に
おけるゲート電極の形成等を考慮して適宜選択すること
ができる。例えば、四角柱、円柱等が挙げられる。凸部
の高さは、特に限定されるものではないが、得ようとす
る薄膜トランジスタのゲート長、後工程でのフォトリソ
グラフィ工程におけるマスク合わせ等を考慮して、適宜
調整することができる。例えば、２００〜７００ｎｍ程
度が挙げられる。

【００１６】ゲート電極は、電極として用いられる導電
性材料であれば、どのような材料で形成されていてもよ
いが、ポリシリコン（リン、砒素等のｎ型又はボロン等
のｐ型の不純物が１０¹⁵／ｃｍ²程度のオーダでドーピ
ングされ、１０²⁰／ｃｍ³程度のオーダーの不純物濃度
を有する）から形成されることが好ましい。ゲート電極
の膜厚は、ゲート電極として機能することができる限
り、特に限定されるものではないが、例えば、５０〜２
００ｎｍ程度が挙げられる。

【００１７】ゲート絶縁膜は、少なくともゲート電極全
体、好ましくは、ゲート電極及び絶縁膜からなる凸部、
半導体基板を被覆するように形成される。ゲート絶縁膜
は、通常ゲート絶縁膜として用いられる材料を、所望の
膜厚で形成することができる。例えば、シリコン酸化
膜、シリコン窒化膜等、２０〜５０ｎｍ程度が挙げられ
る。

【００１８】半導体層は、ゲート電極が側壁に形成され
た凸部をほぼ完全に被覆し、さらに、半導体基板上にま
で延設されるように形成されていることが好ましい。半
導体層は、活性層として機能する材料であればどのよう
な材料で形成されてもよく、例えば、ポリシリコン層が
挙げられる。この半導体層の膜厚は、例えば、３０〜７
０ｎｍ程度が挙げられる。

【００１９】半導体層には、チャネル領域及びソース／
ドレイン領域となる高濃度不純物領域が形成されてい
る。チャネル領域は、半導体層において、ほぼゲート電
極の側壁に対応する領域、つまり、ほぼ垂直方向に配置
している領域に形成されている。また、不純物ドーピン
グにより薄膜トランジスタの閾値が調整されている。こ
こでの不純物ドーピングによる閾値は、得られる薄膜ト
ランジスタの性能等を考慮して所望の値に設定すること
ができ、例えば、１０¹⁷／ｃｍ³程度のオーダーの不純
物濃度が挙げられる。

【００２０】ソース／ドレイン領域となる高濃度不純物
領域は、チャネル領域の両側に形成されており、半導体
層において、ほぼ半導体基板上方、凸部及びゲート電極
の上方、つまり、水平方向に配置する領域に形成されて
いる。高濃度不純物領域の不純物濃度は、通常ソース／
ドレイン領域として機能することができる不純物濃度で
あれば特に限定されるものではなく、例えば、１０¹⁹〜
１０²⁰／ｃｍ³程度が挙げられる。

【００２１】なお、本発明の薄膜トランジスタにおいて
は、半導体層には、さらに低濃度不純物領域が形成され
ていることが好ましい。低濃度不純物領域は、チャネル
領域の一方の側にのみ隣接して形成されている、つま
り、チャネル領域の一方の側に配置する高濃度不純物領
域（ドレイン領域）との間に低濃度不純物領域が形成さ
れていることが好ましく、具体的には、チャネル領域の
下部である半導体基板上に配置する半導体層中に形成さ
れていることが好ましい。低濃度不純物領域の不純物濃
度は、通常ソース／ドレイン領域に対するオフセット領
域として機能することができる不純物濃度であれば特に
限定されるものではなく、例えば、１０¹⁷〜１０¹⁸／ｃ
ｍ³程度が挙げられる。

【００２２】また、本発明の薄膜トランジスタは、ゲー
ト電極が、半導体基板と凸部との間に埋め込まれたゲー
ト配線層に接続されていることが好ましい。これによ
り、ゲート電極の取り出しを行うことができる。ゲート
配線層は、通常配線層として機能する導電層により所望
の膜厚で形成されるものであれば、その材料、膜厚は特
に限定されるものではなく、例えば、金属層、ポリシリ
コン層（ｎ型又はｐ型の不純物が１０¹⁵／ｃｍ²程度の
オーダでドーピングされており、１０²⁰／ｃｍ³程度の
オーダーの不純物濃度を有する）等、５０〜１００ｎｍ
程度の膜厚が挙げられる。なお、ゲート配線層は、半導
体基板上に絶縁膜を介して形成されることが好ましい。
この絶縁膜としては、例えば、酸化シリコン膜、窒化シ
リコン膜等、５０〜２００ｎｍ程度の膜厚が挙げられ
る。また、ゲート配線層と絶縁膜からなる凸部との間に
も絶縁膜が形成されていることが好ましい。この絶縁膜
も上記と同様のものが挙げられる。ゲート配線層と凸部
との間に絶縁膜が形成されている場合には、この絶縁膜
に、凸部の外周部であってゲート配線層に至るコンタク
トホールが形成され、このコンタクトホールを通して、
ゲート電極がゲート配線層と接続されていることが好ま
しい。ここでのコンタクトホールの大きさ、位置等は、
ゲート電極とゲート配線層とが接続できる限り、特に限
定されるものではないが、凸部を含み、凸部を取り囲む
ように、適当なコンタクト抵抗となるように調整するこ
とが好ましい。

【００２３】本発明の薄膜トランジスタは、上記したよ
うなボトムゲート構造の薄膜トランジスタであってもよ
いが、上記各要件を有する限り、デバイスの構造やレイ
アウトに応じて、半導体層上に、さらに上部ゲート絶縁
膜、上部ゲート電極を付加することによりダブルゲート
構造の薄膜トランジスタであってもよい。

【００２４】また、本発明の薄膜トランジスタの製造方
法によれば、工程（ｉ）において、半導体基板上に絶縁
膜からなる凸部を形成する。この際の凸部の形成は、絶
縁膜を半導体基板上全面に形成し、公知の方法、例え
ば、フォトリソグラフィ及びエッチング工程によって、
絶縁膜をエッチングすることにより形成することができ
る。

【００２５】工程(ii)において、凸部の側面にゲート電
極を形成する。この際のゲート電極の形成は、ゲート電
極用導電層、例えば、ポリシリコン層を凸部を含む半導
体基板上全面に堆積し、このポリシリコン層を、凸部の
上面が露出するまでエッチバックすることにより、凸部
の側面全面を完全に被覆するように、セルフアラインで
形成することができる。ここで形成するポリシリコン層
は、ｎ型又はｐ型の不純物を１０¹⁵／ｃｍ²程度のオー
ダでドーピングし、１０²⁰／ｃｍ³程度のオーダーの不
純物濃度を有していることが好ましい。ドーピングは、
例えば、加速エネルギー１０〜３０ｋｅＶ程度のホウ素
イオンを注入、ｉｎ−ｓｉｔｕドーピング技術を用いる
方法等により行うことができる。

【００２６】なお、後述するように、半導体基板の上方
であって、凸部の直下にさらに絶縁層が形成されている
場合には、ゲート電極用導電層のエッチバックの際、ゲ
ート絶縁膜と半導体層との膜厚に相当する膜厚の絶縁層
（例えば、５０〜１２０ｎｍ程度）をオーバーエッチン
グにより、エッチング除去することが好ましい。このオ
ーバーエッチングにより、得られる薄膜トランジスタに
おけるゲート電極端のドレイン領域での電界を緩和し
て、オフ電流の増加を抑えることができる。工程(iii)
において、凸部及びゲート電極を含む半導体基板上にゲ
ート絶縁膜及び半導体層を順次形成する。ゲート絶縁膜
及び半導体層は、公知の方法、例えば、所望の原料ガス
を用いたＣＶＤ法等により、所望の膜厚で形成すること
ができる。

【００２７】半導体層が、例えばポリシリコン層によっ
て形成される場合には、ゲート絶縁膜上に直接ポリシリ
コン層を所望の膜厚で形成してもよいし、アモルファス
シリコン層を形成した後、このアモルファスシリコン層
を結晶化してポリシリコン層としてもよい。結晶化する
方法としては、例えば、アモルファスシリコン層を、６
００℃以下の窒素雰囲気中で固相成長させる方法、レー
ザーアニール技術を用いる方法等が挙げられる。

【００２８】また、半導体層は、薄膜トランジスタの活
性層として機能するものであるため、チャネル領域とな
る領域にチャネルドーピングをすることが好ましい。チ
ャネルドーピングは、例えば、加速エネルギー１５〜４
０ｋｅＶ程度のリンの斜めイオン注入、ｉｎ−ｓｉｔｕ
ドーピング技術を用いる方法等により行うことができ
る。これにより、ｎ型又はｐ型の不純物を１０¹²〜１０
¹³／ｃｍ²程度のオーダでドーピングすることができ、
１０¹⁶〜１０¹⁷／ｃｍ³程度のオーダーの不純物濃度の
チャネル領域を形成することができる。

【００２９】工程(iv)において、半導体基板に対して垂
直方向から不純物をイオン注入して、半導体層中にソー
ス／ドレイン領域として機能する高濃度不純物領域を形
成する。この際のイオン注入は、公知の方法、例えば半
導体層が３０〜７０ｎｍ程度の場合には、ｎ型又はｐ型
の不純物を１５〜５０ｋｅＶ程度の加速エネルギーで、
１０¹⁴〜１０¹⁵／ｃｍ²程度のオーダで行うことができ
る。このイオン注入の際、他の領域へのイオン注入を防
止するために、レジスト等によるマスクを使用してもよ
い。

【００３０】なお、本発明の薄膜トランジスタの製造方
法においては、上記したように、薄膜トランジスタが、
半導体基板と凸部との間に、ゲート電極と接続されるゲ
ート配線層を有している場合には、まず、上記工程工程
（ｉ）の前に、半導体基板上にゲート配線層を形成し、
このゲート配線層を含む半導体基板上に絶縁層を形成す
る。ゲート配線層の形成は、通常の配線層の形成と同様
に行うことができる。例えば、ゲート配線層となる導電
層を、半導体基板上に、好ましくは絶縁膜を介して形成
し、フォトリソグラフィ及びエッチング工程によって所
望の形状のパターニングする方法が挙げられる。

【００３１】次に、工程（ｉ）の後かつ工程(ii)の前
に、絶縁層に、ゲート配線層に達するコンタクトホール
を形成する。この際のコンタクトホールは、凸部を含む
絶縁層上に、例えばフォトリソグラフィ及びエッチング
工程によりエッチングマスク層を形成し、このエッチン
グマスク層に凸部を含む開口を形成する。ここで形成す
る開口は、凸部を完全に含むものであることが好まし
く、例えば、凸部より若干大きい程度の形状及び大きさ
であることが好ましい。このエッチングマスク層をマス
クとして用いて、絶縁層を、例えば、ウェットエッチン
グ又はドライエッチング等によってエッチングすること
により形成することができる。

【００３２】また、本発明の薄膜トランジスタの製造方
法において、薄膜トランジスタがチャネル領域の一方に
隣接する部分に低濃度不純物領域を備える場合には、ま
ず、工程（iv)の前に、半導体基板に対して垂直方向か
ら不純物をイオン注入して半導体層中に低濃度不純物領
域を形成する。なお、この際の垂直方向からのイオン注
入は、工程(iii)におけるチャネルドーピングの前又は
後のいずれに行ってもよい。ここでの垂直方向からのイ
オン注入は、ｎ型又はｐ型の不純物を１０¹³／ｃｍ²程
度のオーダでイオン注入することにより１０¹⁷／ｃｍ³
程度のオーダーの不純物濃度の低濃度不純物領域を形成
することができる。

【００３３】次いで、ゲート電極の側面に対応する半導
体層上にサイドウォール絶縁膜を形成する。ここでのサ
イドウォール絶縁膜の形成は、公知の方法、例えば、膜
厚１５０〜３００ｎｍ程度の絶縁膜をＣＶＤ法等により
形成し、この絶縁膜をエッチバックすることにより形成
することができる。なお、この際形成する絶縁膜の膜厚
は、最終的に得られる薄膜トランジスタにおける低濃度
不純物領域のサイズを決定するものであるため、得よう
とする低濃度不純物領域のサイズを考慮して適宜調整す
ることができる。

【００３４】その後、工程(iv)において、上記したよう
に半導体基板に対して垂直方向から不純物をイオン注入
することにより、半導体層中、特に半導体基板上方、凸
部及びゲート電極の上方に配置する半導体層中に高濃度
不純物領域を形成することができるとともに、サイドウ
ォール絶縁膜で被覆されている側壁には、チャネル領域
を形成することができ、さらに、半導体基板上であっ
て、サイドウォール絶縁膜が載置されている領域に低濃
度不純物領域をセルフアラインで形成することができ
る。

【００３５】本発明の薄膜トランジスタの製造方法にお
いては、上記した工程により、半導体基板上にゲート電
極と、ゲート絶縁膜と、ソース／ドレイン領域、チャネ
ル領域、任意に低濃度不純物領域が形成された半導体層
とを形成した後、任意に、層間絶縁膜の形成、コンタク
トホールの形成、配線層の形成等を行うことにより、薄
膜トランジスタを完成することができる。以下に、本発
明の半導体装置及びその製造方法について、図面を用い
て説明する。

【００３６】図１（ａ）及び（ｂ）は本発明の薄膜トラ
ンジスタの平面図及びＡ−Ａ’線断面図である。この薄
膜トランジスタは、主として、シリコン基板１上に第１
絶縁膜である酸化シリコン膜２を介して形成されたゲー
ト配線層３と、このゲート配線層３上に、第２絶縁膜で
あるＣＶＤ酸化シリコン膜４を介して形成され、ＣＶＤ
酸化シリコン膜５及び窒化シリコン膜６からなる凸部
と、この凸部に対してサイドウォールスペーサ状に、か
つコンタクトホール１１を通してゲート配線層３と接続
するように形成されたボトムゲート電極７と、ゲート絶
縁膜８を介してシリコン基板１上から凸部及びボトムゲ
ート電極７を被覆するように配設された薄膜状のポリシ
リコン膜からなる活性層９とから構成される。また、活
性層９が垂直方向に配置する部分の上には、ＣＶＤ酸化
シリコン膜により、サイドウォール絶縁膜１０が形成さ
れている。

【００３７】活性層９は、チャネル領域９１、低濃度領
域（オフセット領域）９２及びソース／ドレイン領域９
３、９４からなり、垂直方向に配置する部分がチャネル
領域９１として、シリコン基板１上の水平方向に配置す
る部分であって、サイドウォール絶縁膜１０に被覆され
た部分が低濃度領域９２として、シリコン基板１上及び
凸部とボトムゲート電極７との上の水平方向に配置する
部分であって、低濃度領域９２以外の部分がソース／ド
レイン領域９３、９４として形成されている。上記の半
導体装置は、以下の方法によって形成することができ
る。

【００３８】まず、図２（ａ）に示したように、シリコ
ン基板１上に、酸化シリコン膜２を５０〜２００ｎｍ程
度の膜厚で形成し、その上に第１ポリシリコン膜３ａを
５０〜１００ｎｍ程度の膜厚で堆積する。その後、全面
にホウ素を１×１０¹⁵〜５×１０¹⁵ｃｍ^-2程度のドーズ
でイオン注入し、フォトエッチによりゲート配線層３を
形成する。続いて、得られたシリコン基板１上全面に、
ＣＶＤ酸化シリコン膜４を８０〜１５０ｎｍ程度の膜厚
で、さらにＣＶＤ酸化シリコン膜５ａを２００〜５００
ｎｍ程度の膜厚で、窒化シリコン膜６ａを１００〜１５
０ｎｍ程度の膜厚で堆積する。その後、フォトエッチに
より、窒化シリコン膜６ａとＣＶＤ酸化シリコン膜５ａ
とをパターニングして、ゲート配線層３上に、窒化シリ
コン膜６とＣＶＤ酸化シリコン膜５とからなる凸部を形
成する。なお、この際のエッチング量は、窒化シリコン
膜６とＣＶＤ酸化シリコン膜５とを合わせた膜厚相当分
とし、このＣＶＤ酸化シリコン膜５の膜厚が概ね後の工
程で形成される薄膜トランジスタのゲート長に相当す
る。

【００３９】次に、凸部が形成されたシリコン基板１上
全面にレジストを塗布し、このレジストに、凸部を含む
開口を形成し、レジストパターンを形成する。このレジ
ストパターンと、凸部の表面に存在する窒化シリコン膜
６とをマスクとして用いて、ＣＶＤ酸化シリコン膜４
を、ゲート配線層３が露出するまでエッチングして、コ
ンタクトホール１１を形成する。その後、得られたシリ
コン基板１上全面に、第２ポリシリコン膜７ａを５０〜
２００ｎｍ程度の膜厚で堆積し、全面にホウ素を１×１
０¹⁵〜５×１０¹⁵ｃｍ^-2程度のドーズでイオン注入す
る。続いて、第２ポリシリコン膜７ａをエッチバックす
ることにより、図２（ｂ）に示したように、コンタクト
ホール１１を完全に埋設することによりゲート配線層３
と接続し、凸部に対してサイドウォールスペーサ状に、
セルフアラインで、ボトムゲート電極７を形成する。な
お、この際の第２ポリシリコン膜７ａのエッチバック
は、ボトムゲート電極７のゲート長をＣＶＤ酸化シリコ
ン膜５の膜厚に対応する長さとし、ゲート端におけるド
レイン領域の電界を緩和してオフ電流の増加を抑えるた
めに、後工程で形成するゲート絶縁膜と第３ポリシリコ
ン膜との膜厚相当分、例えば、５０〜１２０ｎｍ程度、
ＣＶＤ酸化シリコン膜４をオーバーエッチする。

【００４０】続いて、図２（ｃ）に示したように、得ら
れたシリコン基板１の全面に、膜厚２０〜５０ｎｍ程度
のＣＶＤ酸化シリコン膜からなるゲート絶縁膜８を形成
し、さらに、ＣＶＤ法により５５０℃程度以下の温度で
アモルファスシリコン薄膜９ａを３０〜７０ｎｍ程度の
膜厚で堆積する。続いて、６００℃以下の窒素雰囲気中
で熱処理することにより、固相成長によりアモルファス
シリコン薄膜９ａを結晶化させて、ポリシリコン膜９ｂ
を形成する。次に、このポリシリコン膜９ｂに、チャネ
ルドーピングとしてイオン注入によって２×１０¹²〜３
×１０¹³ｃｍ^-2程度の燐イオンを斜め方向から注入して
チャネル領域９１を形成する。その後、ポリシリコン膜
９ｂに、垂直方向から１×１０¹³〜２×１０¹⁴ｃｍ^-2程
度のホウ素イオンを注入してチャネル領域９１となる垂
直部分以外の領域に比較的低濃度の不純物領域９２ａを
形成し、フォトエッチにより活性層９を形成する。

【００４１】次に、図２（ｄ）に示したように、得られ
たシリコン基板１上全面にＣＶＤ酸化シリコン膜１０ａ
を１５０〜３００ｎｍ程度の膜厚で形成し、このＣＶＤ
酸化シリコン膜１０ａをエッチバックして、凸部の側壁
上に形成したチャネル領域９１を取り囲むようにサイド
ウォール絶縁膜１０を形成する。続いて、得られたシリ
コン基板１上全面に、２×１０¹⁴〜３×１０¹⁵ｃｍ^-2程
度のドーズでホウ素イオンを垂直方向から注入すること
により、活性層９にソース／ドレイン領域９３、９４を
形成する。この際、サイドウォール絶縁膜１０の下部に
存在する活性層９にはイオンが注入されないため、ドレ
イン領域９４側にのみ、セルフラインで、低濃度領域
（オフセット領域）９２を形成することができる。な
お、オフセット領域の長さは、サイドウォール絶縁膜１
０の幅、つまり、ＣＶＤ酸化シリコン膜１０ａの膜厚に
て概ね決定される。

【００４２】次いで、図１（ｂ）に示したように、得ら
れたシリコン基板１上全面にＣＶＤ酸化シリコン膜によ
る層間絶縁膜１２を積層して平坦化し、ソース／ドレイ
ン領域９３、９４上に、これらソース／ドレイン領域９
３、９４に至るコンタクトホール１３を形成する。これ
らコンタクトホール１３を含むシリコン基板１上全面に
アルミニウム等の金属膜を形成した後、フォトエッチに
より配線層１４を形成する。なお、ボトムゲート電極７
の取り出しは、活性層９に覆われていない領域上のＣＶ
Ｄ酸化シリコン膜４に、ゲート配線層３に至るコンタク
トホールを形成することにより行うことができる。この
ようにして、ボトムゲート構造の薄膜トランジスタを形
成することができる。

【００４３】図１の構造を有する本実施例の薄膜トラン
ジスタを、図４の構造を有する従来の薄膜トランジスタ
と、ゲート幅における比較を行う。なお、ここでの比較
は、図３（ａ）に示したように、最小の加工寸法を有す
る絶縁膜による凸部５と図３（ｂ）に示したように、最
小の加工寸法を有するゲート電極１６とを、それぞれフ
ォトリソグラフィ工程における最小加工寸法である０．
５μとし、さらに、トランジスタを構成する各層の膜厚
は、本実施例で用いた膜厚と同一の膜厚として行う。

【００４４】本実施例の薄膜トランジスタにおいては、
図３（ａ）に示したように、中央に位置する凸部５の一
辺を０．５μｍ、側壁に形成されたゲート電極７を０．
１０００Å、ゲート絶縁膜８を４００Å、活性層９を６
００Åとした場合、チャネル領域の一辺は０．９μｍと
なり、ゲート幅は３．６μｍとなる。一方、従来の薄膜
トランジスタにおいては、図３（ｂ）に示したように、
中央に位置するゲート電極１６の一辺を０．５μｍ、ゲ
ート絶縁膜１９を４００Å、活性層１７を６００Åとし
た場合、チャネル領域の一辺は０．７μｍとなり、ゲー
ト幅は２．８μｍとなる。

【００４５】このように、薄膜トランジスタを製造する
際のフォトリソグラフィ工程における最小加工寸法を使
用した場合は、若干の薄膜トランジスタの占有面積は増
加するものの、チャネル幅を約１．３倍に増大させるこ
とができ、トランジスタのドライブ電流を約１．３倍に
向上させることができる。

【００４６】この実施の形態によれば、下地の絶縁膜に
よる段差を利用して、絶縁膜段差を取り囲むようにセル
フアラインで、サイドウォールスペーサ状にボトムゲー
ト電極を形成することができるため、アライメントずれ
や製造工程の数が増大することもない。また、活性層
を、シリコン基板上からボトムゲート電極上にかけて配
置することにより、チャネル領域をボトムゲート電極の
側壁に配置させることができ、ゲート電極の占有面積を
増大させることなく、チャネル幅を増大することができ
る。このように、比較的簡便な手法で大きなオン電流を
持ち、スイッチング特性の改善された薄膜トランジスタ
を提供することができる。

【００４７】

【発明の効果】本発明によれば、半導体基板上に形成さ
れた絶縁膜からなる凸部の側面にゲート電極が形成され
ているため、薄膜トランジスタの占有面積の増大を抑制
しながら、チャネル幅を効果的に広げることにより、得
られる薄膜トランジスタのドライブ能力を向上させるこ
とができ、ドライブ電流（オン電流）を増大によるスイ
ッチング特性の改善された薄膜トランジスタを提供する
ことができる。しかも、半導体層が、ゲート電極の側面
に位置する部分にチャネル領域を有するため、チャネル
領域はゲート電極のみによって制御されることとなり、
ゲート電極端部での電界集中、ゲート酸化膜の信頼性を
向上させることができ、信頼性の高い薄膜トランジスタ
を得ることができる。

【００４８】また、本発明の製造方法によれば、ゲート
電極を、エッチバックという簡便な方法により、自己整
合的に実現することができるため、通常の加工において
問題となるフォト・エッチの加工精度、とりわけアライ
メントマージンの緩和を図ることができるとともに、設
計の自由度が向上し、微細化にも適した薄膜トランジス
タの製造方法を提供することが可能となる。さらに、半
導体基板上と凸部との間に、少なくともゲート配線層及
び絶縁層が形成されている場合には、この絶縁層を、ゲ
ート電極となる導電層のエッチバックの際、ゲート絶縁
膜と半導体層との膜厚に相当する膜厚分エッチング除去
することにより、簡便な方法により、ゲート電極端部に
おけるドレイン領域の電界集中を緩和させることがで
き、オフ電流を低減することが可能となる。

【００４９】また、半導体層に低濃度領域が形成されて
いる場合においても、半導体層上にサイドウォール絶縁
膜を形成し、このサイドウォール絶縁膜を利用するとい
う簡便な方法により、低濃度領域を自己整合的に形成す
ることができ、設計の自由度が向上し、微細化にも適し
た薄膜トランジスタの製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの（ａ）平面図及び
（ｂ）概略断面図である。

【図２】本発明の薄膜トランジスタの製造方法を説明す
るための要部の概略断面工程図である。

【図３】本発明の薄膜トランジスタと従来の薄膜トラン
ジスタとのゲート幅を比較するための、要部の概略平面
図である。

【図４】従来の薄膜トランジスタを示す概略断面図であ
る。

【図５】従来のダブルゲート構造の薄膜トランジスタを
示す概略平面図及び断面図である。

【図６】図５の薄膜トランジスタの製造工程図である。

【符号の説明】

１シリコン基板（半導体基板）２酸化シリコン膜３ゲート配線層３ａ第１のポリシリコン膜４ＣＶＤ酸化シリコン膜（絶縁層）５、５ａ、１０ａＣＶＤ酸化シリコン膜６、６ａ窒化シリコン膜７ボトムゲート電極（ゲート電極）７ａ第２のポリシリコン膜（導電層）８ゲート絶縁膜９活性層（半導体層）９ａアモルファスシリコン薄膜９ｂポリシリコン膜１０サイドウォール絶縁膜１１、１３コンタクトホール１２層間絶縁膜１４配線層９１チャネル領域９２低濃度領域９２ａ低濃度の不純物領域９３、９４ソース／ドレイン領域

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F110 AA06 AA07 AA30 BB03 BB04 BB05 CC08 DD01 DD05 DD13 EE09 EE22 EE24 EE32 EE37 EE45 FF02 FF03 FF12 FF29 GG13 GG22 GG25 GG29 GG34 GG44 HJ01 HJ04 HJ13 HL03 HM14 NN23 NN35 NN40 NN62 PP10 QQ08

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁膜からな
る凸部の側面に形成されたゲート電極と、少なくとも該
ゲート電極の表面上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜を介して前記半導体基板上から前記凸部を被
覆するように形成された半導体層とからなり、前記半導体層が、前記ゲート電極の側面に位置する部分
にチャネル領域を、該チャネル領域に隣接する部分に高
濃度不純物領域を備えることを特徴とする薄膜トランジ
スタ。
【請求項２】ゲート電極が、半導体基板と凸部との間
に埋め込まれたゲ―ト配線層に接続されてなる請求項１
に記載の薄膜トランジスタ。
【請求項３】半導体層が、チャネル領域の一方に隣接
する部分に低濃度不純物領域を備える請求項１又は２に
記載の薄膜トランジスタ。
【請求項４】低濃度不純物領域がチャネル領域の下部
に形成されてなる請求項１〜３のいずれか１つに記載の
薄膜トランジスタ。
【請求項５】（ｉ）半導体基板上に絶縁膜からなる凸
部を形成し、 (ii)該凸部の側面にゲート電極を形成し、 (iii)前記凸部及び該ゲート電極を含む半導体基板上に
ゲート絶縁膜及び半導体層を形成し、 (iv)前記半導体基板に対して垂直方向から不純物をイオ
ン注入して前記半導体層中に高濃度不純物領域を形成す
る工程を含む薄膜トランジスタの製造方法。
【請求項６】ゲート電極を、凸部を含む半導体基板上
に導電層を形成し、該導電層をエッチバックすることに
より形成する請求項５に記載の方法。
【請求項７】工程（ｉ）の前に、半導体基板上にゲー
ト配線層を形成し、該ゲート配線層を含む半導体基板上
に絶縁層を形成し、工程（ｉ）の後かつ工程(ii)の前に、前記絶縁層に前記
ゲート配線層に達するコンタクトホールを形成し、工程(ii)において、該コンタクトホールを通してゲート
配線層に接続するようにゲート電極を形成する工程を含
む請求項５に記載の方法。
【請求項８】コンタクトホールを、凸部を含む絶縁層
上にエッチングマスク層を形成し、該エッチングマスク
層に前記凸部を含む開口を形成し、該エッチングマスク
層をマスクとして用いて前記絶縁層の凸部外周領域をエ
ッチングすることにより形成する請求項７記載の方法。
【請求項９】ゲート電極を、凸部を含む半導体基板上
に導電層を形成し、該導電層をエッチバックすることに
より形成する請求項７又は８に記載の方法。
【請求項１０】導電層のエッチバックの際、ゲート絶
縁膜と半導体層との膜厚に相当する膜厚の絶縁層をエッ
チング除去する請求項９記載の方法。
【請求項１１】工程（iv)の前に、半導体基板に対し
て垂直方向から不純物をイオン注入して半導体層中に低
濃度不純物領域を形成し、ゲート電極の側面に対応する
前記半導体層上にサイドウォール絶縁膜を形成する工程
を含む請求項５〜１０のいずれか１つに記載の方法。