JP2017011906A

JP2017011906A - スイッチング電源回路

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Publication number: JP2017011906A
Application number: JP2015126048A
Authority: JP
Inventors: 耕亮早川; Kosuke Hayakawa
Original assignee: Torex Semiconductor Ltd
Current assignee: Torex Semiconductor Ltd
Priority date: 2015-06-23
Filing date: 2015-06-23
Publication date: 2017-01-12
Anticipated expiration: 2035-06-23
Also published as: JP6248066B2

Abstract

【課題】出力に設けられたコンデンサが大容量であっても、コストアップを招来することなく放電モードにおいては安全かつ円滑に所定の放電を行うことができるスイッチング電源回路を提供する。【解決手段】一端側が１次電源１に接続されたスイッチング素子である第１のトランジスタ８と、一端側が接地されたスイッチング素子である第２のトランジスタ９とを有し、他端側同士を介して直列に接続した前記第１のトランジスタ８と前記第２のトランジスタ９との間からコイル３および出力端子Ｖｏｕｔを介して得る所定の出力電圧Ｖｏを負荷５に印加するスイッチング電源回路であって、出力残留電荷を放電する放電モード時に前記第２のトランジスタ９が所定の一定電流を流す。【選択図】図１

Description

本発明はスイッチング電源回路に関し、特に同期整流方式によりプロセッサ等の負荷に供給する電流を遮断した際の残留電荷を処理する場合に適用して有用なものである。

電子機器の低消費電力要求に伴い処理用のプロセッサの低動作電圧化が進んでいる。かかるプロセッサの電源としては、同期整流方式で動作するＤＣ／ＤＣコンバータを有するスイッチング電源回路が汎用されている。ＤＣ／ＤＣコンバータは電源として一般的に用いられている技術であり、リニアレギュレータなどより電圧変換時の電力損失が少ないという特長を有している。したがって、動作に際して低電圧大電流を要するプロセッサの電源用途としては最適である。

機器内では、プロセッサ用の低電圧系統の他に、メモリ用、アナログ部品用、機械部品用と、幾つかの電源系統が備えられる。これらの電源系統の電圧は、おおもとの１つの電源から個別に所定電圧を生成するか、または電圧の高いものから低いものへと順に降圧することで生成する。機器内で使用する部品の中には、電圧値が異なる複数の電源系統を必要とするものもある。

複数電源を要する部品が半導体素子である場合、与える電源系統の順序が適正でないと、半導体素子内に存在する寄生素子が意図せず動作して部品に損傷を与える危険がある。よって、複数電源系統を持つ機器では、それぞれの電源系統に電圧を投入／遮断する、電源オンシーケンス／オフシーケンスが定められている。ここで、電源オンシーケンスは電圧の高い電源系統から投入され、電源オフシーケンスでは電圧の低い電源系統から遮断されていくのが一般的である。

電源オンシーケンスは、各電源系統を出力生成する電源部品を動作開始させるタイミングとそれら電源が所要の電圧値を出力するまでの時間で達成される。電源オフシーケンスは、各電源系統を出力生成する電源部品を動作停止させるタイミングと各電源系統の電圧値が低下するまでの時間で達成される。

電源オフシーケンスにおいては電源部品の出力動作を停止させる前に、各電源系統下にある負荷の動作が予め停止させられている。よって、電源部品が動作停止すると各電源系統から消費される電流は、高抵抗負荷やリーク電流などによるごく小さい電流である。各電源系統と接地の間には電圧安定化の為にコンデンサが設けられているが、電源部品の動作停止の後に各電源系統の負荷が低電流消費状態であると、これらの電源系統の電圧が低下するのに時間がかかってしまう。このため、電源部品には出力している電源系統に残留する電荷を放電する機構が備えられているものもある。放電する機構としては、例えば特許文献１で開示されているように、専用の放電回路を電源内に備えるものもある。しかしながら、専用回路を付加するためには追加のコストが必要になる。そこで、コスト増を回避しつつ所定の放電を行わせるために、ＤＣ／ＤＣコンバータが内蔵しているスイッチング用のトランジスタを用いる方法が、例えば特許文献２で提案されている。特許文献２では、電源部品に停止信号が与えられるとコイルと接地間のスイッチング用のトランジスタを導通状態にして出力の電荷を放電させている。

ところが、特許文献２に開示する技術では、安定化用のコンデンサの容量値が大きい場合、コンデンサに蓄えられる電荷も多くなるので、放電時に過大な電流が流れて放電経路中のコイルやスイッチング用のトランジスタを破損する恐れがある。

かかる問題を解決するものとして特許文献３に開示する技術が提案されている。特許文献３では放電電流を観測し、電流値がある値を超えると接地側のスイッチング用のトランジスタを導通状態から不導通状態として過大な電流が流れるのを防止している。

特許第４３８３９３６号公報特開２００８−１１３４９６号公報特開２００８−１６０９６７号公報

ところで、特許文献３に開示するように、放電電流の電流値が所定の閾値を超えたときに接地側のトランジスタを不導通とさせると、１次電源とコイルとの間の非接地側のトランジスタ、あるいは前記トランジスタのドレインをアノード、バックゲートをカソードとする寄生ダイオードを介して、出力安定化用のコンデンサからコイルおよび前記非接地側のスイッチング用のトランジスタ、あるいは寄生ダイオードを介して電源部品の１次電源へと放電経路が形成される場合がある。この場合には、前記出力安定化用のコンデンサから接地という放電経路を形成するフェーズと、出力用のコンデンサから１次電源という放電経路を形成するフェーズを交互に行き来しながら電荷を放電していく。

ここで負荷がプロセッサである場合、電源の変動による誤動作を防ぐ為に静的にも動的にも高い精度の電圧供給が求められ、急峻な駆動電流に起因する電源電圧の変動に対処する為に、容量値の大きい安定化用のコンデンサが出力側に設けられる。安定化用のコンデンサの出力容量値が大きくなると、放電する電荷も増えるので、出力用のコンデンサから１次電源という放電経路が生じる頻度も多くなる。電源部品の１次電源にも安定化のために容量が設けられているが、１次側への放電頻度が多くなるのに伴って与えられる電荷量も増えることにより、１次電圧が上昇する。放電によって上昇した１次側電圧が電源部品の定格電圧を超えると電源部品が破損する場合がある。この結果、１次電圧の過上昇を防止するために、電源部品の出力容量値が大きい場合には、１次側のコンデンサの容量値も大きくする必要があり、コストアップの原因となる。

本発明は、上記従来技術に鑑み、出力に設けられたコンデンサが大容量であっても、コストアップを招来することなく放電モードにおいては安全かつ円滑に所定の放電を行うことができるスイッチング電源回路を提供することを目的とする。

上記目的を達成する本発明の第１の態様は、
一端側が１次電源に接続されたスイッチング素子である第１のトランジスタと、一端側が接地されたスイッチング素子である第２のトランジスタとを有し、他端側同士を介して直列に接続した前記第１のトランジスタと前記第２のトランジスタとの間からコイルおよび出力端子を介して得る所定の出力電圧を負荷に印加するスイッチング電源回路であって、
出力残留電荷を放電する放電モード時に前記第２のトランジスタが所定の一定電流を流すことを特徴とするスイッチング電源回路にある。

本態様によれば、第２のトランジスタが放電回路を形成するので、放電に際して別途回路や素子を設ける必要が無く、また、第２のトランジスタを介して放電する電流を一定値に制限しているので放電回路を形成するコイルやトランジスタなどの損傷を防ぐことができる。さらに、出力端子から接地への経路を有する放電回路のみを用いるので１次電源等への電荷移動が無く、１次電圧の変動を抑制するための手段を簡素化することができる。

本発明の第２の態様は、
第１の態様に記載するスイッチング電源回路において、
前記放電モードを表す放電制御信号に基づき動作して前記第２のトランジスタが所定の一定電流を流すように制御する放電制御回路を有することを特徴とするスイッチング電源回路にある。

本様態によれば、放電制御回路を以って放電電流値を所定の一定値に制御することができる。

本発明の第３の様態は、
第２の様態に記載するスイッチング電源回路において、
前記放電制御回路は、前記第２のトランジスタとカレントミラー回路を形成することにより前記第２のトランジスタが所定の一定電流を流すように構成したものであることを特徴とするスイッチング電源回路にある。

本態様によれば、ミラー回路を利用しているので、第２のトランジスタが所定の一定電流を流すように容易且つ高精度に形成することができる。

本発明の第４の態様は、
第３の態様に記載するスイッチング電源回路において、
前記カレントミラー回路には、可変電流源が接続されていることを特徴とするスイッチング電源回路にある。

本態様によれば、第２のトランジスタを流す所定の一定電流を容易に調整することができる。この結果、一定電流を動的に設定して放電電流の制限値を動的に制御することもできる。

本発明の第５の態様は、
第３の態様に記載するスイッチング電源回路において、
前記カレントミラー回路は複数のミラー比を選択できることを特徴とするスイッチング電源回路にある。

本態様によれば、ミラー比を選択することにより、第２のトランジスタを介して流す放電電流の制限値を制御することができる。

本発明の第６の態様は、
第３の態様に記載するスイッチング電源回路において、
前記カレントミラー回路は、直列に接続した複数のカレントミラー回路を含むことを特徴とするスイッチング電源回路にある。

本態様によれば、相互のミラー比を適宜設定することで、第２のトランジスタを介して流す放電電流の制限値を調整することができる。

本発明の第７の態様は、
第２の態様に記載するスイッチング電源回路において、
前記放電制御回路は、前記出力端子から前記コイルおよび前記第２のトランジスタを介して接地に至る回路の電流を検出し、該電流に基づき所定の一定電圧を生成するとともに、前記一定電圧を前記第２のトランジスタのゲートまたはベースに印加して前記第２のトランジスタが所定の一定電流を流すように構成したものであることを特徴とするスイッチング電源回路にある。

本態様によれば、第２のトランジスタを介して接地に至る放電回路の電流を検出することで、放電時に第２のトランジスタを介して接地に流す放電電流を一定に制御することができる。

本発明の第８の態様は、
第７の態様に記載するスイッチング電源回路において、
前記一定電圧は、前記出力端子から接地に至る回路を構成する素子の端子間の電圧の差に基づき生成することを特徴とするスイッチング電源回路にある。

本様態によれば、放電回路を構成している素子の端子間電圧を観測することで放電電流を観測し、放電電流を制御することができる。

本発明の第９の様態は、
第８の態様に記載するスイッチング電源回路において、
前記一定電圧は、前記第２のトランジスタのドレイン電圧とソース電圧の差またはコレクタ電圧とエミッタ電圧との差に基づき生成することを特徴とするスイッチング電源回路にある。

本態様によれば、第２のトランジスタの端子間電圧を観測しているので、特に放電電流値を観測するための素子を要せずに放電電流を観測し、放電電流を制御することができる。

本発明によれば、スイッチング用のトランジスタのうち、コイルと接地との間に接続されている第２のトランジスタに、この第２のトランジスタを介して出力用のコンデンサから接地へ流れる放電電流を一定値に制限する機能を放電制御回路で実現することができる。すなわち、第２のトランジスタが出力用のコンデンサの放電回路を兼ねている。

この結果、別途放電を行わせるための回路や素子を付加する必要がなく、コストの低減に寄与し得るばかりでなく、出力用のコンデンサの電荷を接地に放電する際には、放電電流を一定値に制限しているので、放電電流が過大な値に至ることがなく、このときの放電回路を構成するコイルやスイッチング用のトランジスタなどの損傷を良好に防止し得る。

さらに、出力用のコンデンサから１次電源へという放電経路が形成されることがない。この結果、放電に伴う１次電源の電圧上昇を生起することもない。

本発明の第１の実施の形態に係るスイッチング電源回路を示す回路図である。図１に示す回路図の各部の波形を示す波形図である。本発明の第１の実施の形態の変形例に係るスイッチング電源回路を示す回路図である。本発明の第１の実施の形態の変形例に係るスイッチング電源回路を示す回路図である。本発明の第２の実施の形態に係るスイッチング電源回路を示す回路図である。図５に示す回路図の各部の波形を示す波形図である。

以下、本発明の実施の形態を図面に基づき詳細に説明する。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るスイッチング電源回路を示す回路図である。同図に示すように、本形態に係るスイッチング電源回路は、同期整流方式のＤＣ／ＤＣコンバータを構成している。さらに詳言すると、スイッチング素子である第１のトランジスタ８はＰ型のＭＯＳトランジスタであり、一端側のソースが１次電源１に接続されている。１次電源１には電圧安定化用のコンデンサ２が並列に接続してある。他のスイッチング素子である第２のトランジスタ９はＮ型のＭＯＳトランジスタであり、一端側であるソースが接地されている。トランジスタ８，９はそれぞれの他端側のドレイン同士を介して直列に接続してある。トランジスタ８，９のスイッチング動作に伴い生成される所定の電圧は、トランジスタ８，９の間からコイル３および出力端子Ｖｏｕｔを介して外部の負荷５に印加される。出力端子Ｖｏｕｔには、電圧安定化用のコンデンサ４が負荷５と並列に接続してある。

出力端子Ｖｏｕｔの電圧情報は、スイッチング制御回路７にフィードバックされる。スイッチング制御回路７にフィードバックされた出力端子Ｖｏｕｔの出力電圧Ｖｏは、分割抵抗７１，７２で、出力電圧Ｖｏと分割抵抗７１，７２の抵抗値で決定される分割比とで規定されるフィードバック電圧信号として増幅器７３に供給される。増幅器７３には分割抵抗７１，７２で規定されるフィードバック電圧信号とともに、基準電圧源７４から基準電圧Ｖｒｅｆが印加される。かくして増幅器７３は供給された２つの電圧信号の電圧値の差分を増幅した増幅信号を比較器７５の反転入力端子に印加する。比較器７５の非反転入力端子には三角波発生器７６が発生する三角波信号が印加される。かくして、比較器７５では増幅器７３の出力である前記増幅信号の電圧値と三角波発生器７６の出力である前記三角波信号の電圧値とを比較し、三角波信号の電圧値が高い場合はＨｉ信号を、増幅信号の電圧値が高い場合はＬｏ信号を出力する。比較器７５の出力信号はスイッチロジック７７を介してプリドライバ回路１０へ供給される。

プリドライバ回路１０は、トランジスタ８を駆動する為のプリドライバ１０１と、トランジスタ９を駆動するためのプリドライバ１０２で構成される。プリドライバ１０１の出力はトランジスタ８のゲートに接続され、プリドライバ１０２の出力はトランジスタ９のゲートに接続されており、それぞれスイッチング制御回路７から供給される信号に従ってトランジスタ８，９を駆動する。

プリドライバ１０２とトランジスタ９の間にはスイッチ１２が設けられている。このスイッチ１２は、放電制御信号ＤＩＳＣＨＧにより開閉される。放電制御信号ＤＩＳＣＨＧはスイッチロジック７７と、スイッチ１２と、スイッチ１３とに供給される。放電制御信号ＤＩＳＣＨＧがＬｏレベルである場合、スイッチロジック７７は比較器７５の出力信号と同論理の信号をプリドライバ回路１０へ供給するとともに、スイッチ１２を閉状態、スイッチ１３を開状態とする。すなわち、放電制御信号ＤＩＳＣＨＧがＬｏレベルである場合、ＤＣ／ＤＣコンバータ６は、出力端子Ｖｏｕｔを所定の電圧値に保つ降圧ＤＣ／ＤＣコンバータとして動作する。

一方、放電制御信号ＤＩＳＣＨＧがＨｉレベルである場合、スイッチロジック７７は比較器７５の出力信号に関わらず、トランジスタ８が不導通動作となる論理の信号をプリドライバ１０１へ与えるとともに、スイッチ１２が開状態となり、スイッチ１３が閉状態となる。このとき、出力端子Ｖｏｕｔの電圧値に関わらずトランジスタ８は不導通状態であり、トランジスタ９のゲートは放電制御回路１１により駆動される。

ここで、放電制御回路１１は電流源１１１とＮ型のＭＯＳトランジスタであるトランジスタ１１２とから成り、電流源１１１からはダイオード接続されたトランジスタ１１２のドレイン-ゲート共通端子へ定電流Ｉｄｉｓが与えられている。

トランジスタ１１２は、トランジスタ９とミラー回路を構成した際にドレイン電流が１：Ｎ（Ｎはミラー比）となるようにチャネル幅とチャネル長が決定されている。かくして、放電制御信号ＤＩＳＣＨＧがＨｉである場合、トランジスタ８はオフ状態であり、トランジスタ９とトランジスタ１１２がミラー回路を構成する。したがって、トランジスタ９のドレイン電流はＮ×Ｉｄｉｓである。

次に、上述の如き構成の本形態に係るスイッチング電源回路の動作に伴う各部の波形を図面に基づき説明する。図２は図１に示すスイッチング電源回路の動作を表す各部の波形を示す波形図で、同図（ａ）はトランジスタ８のゲート電圧、（ｂ）はトランジスタ９のゲート電圧、（ｃ）は増幅器７３の出力信号と三角波発生器７６の出力信号、（ｄ）は比較器７５の出力信号、（ｅ）はコイル３の電流（出力端子Ｖｏｕｔへ向かう方向を正とする）、（ｆ）は出力電圧Ｖｏ、（ｇ）は放電制御信号、（ｈ）はトランジスタ９のドレイン電流(ドレインからコイル３へ向かう方向を正とする)を示す。

図２では、出力側のコンデンサ４の放電動作開始直前であって負荷電流が０の平衡状態からの波形を示している。ここで、図２（ｇ）に示す放電制御信号ＤＩＳＣＨＧがＬｏレベルの期間は通常動作期間であり、Ｈｉレベルの期間は出力放電動作期間である。

＜通常動作期間＞
通常動作期間中は、出力端子Ｖｏｕｔの電圧は分割抵抗７１，７２の抵抗値と、基準電圧源７４が与える基準電圧Ｖｒｅｆにより決定されている。ここで、分割抵抗７１の抵抗値をＲ７１、分割抵抗７２の抵抗値をＲ７２とすると、出力端子Ｖｏｕｔの出力電圧Ｖｏ＝Ｖｒｅｆ×（Ｒ７１＋Ｒ７２）／Ｒ７２である。すなわち、出力端子Ｖｏｕｔの出力電圧Ｖｏは分割抵抗７１，７２で分圧されて増幅器７３に供給されている。増幅器７３には基準電圧源７４から基準電圧Ｖｒｅｆも与えられている。この結果、増幅器７３では両方の電圧の差分を増幅して比較器７５へ出力している。

比較器７５は増幅器７３の出力信号と、三角波発生器７６が生成する三角波とを比較し、すなわち入力される両者の電圧値を比較して、三角波の電圧値が高い場合にＨｉレベルの信号を出力し、増幅器７３の出力信号の電圧値が高い場合にＬｏレベルの信号を出力する（図２（ｃ）参照）。

ここで、比較器７５の出力信号（図２（ｄ）参照）はＤＣ／ＤＣコンバータ６のスイッチングデューティにほぼ等しく、入力電圧をＶｉｎ、比較器７５の出力信号のＨｉ期間をＴ_Ｈｉ、比較器７５の出力信号のＬｏ期間をＴ_Ｌｏ、としたときに、
［数１］

なる関係が成立する。

比較器７５の出力信号はスイッチロジック７７を介してプリドライバ１０１，１０２へデューティ信号として与えられる。プリドライバ１０１，１０２は与えられたデューティ信号に則り図２（ａ）および図２（ｂ）に示すパルス信号を生成するとともに、スイッチング用のトランジスタ８，９に供給して所定のスイッチング動作を行わせる。すなわち、比較器７５の出力信号がＬｏレベルであるとき、プリドライバ１０１はＰＭＯＳトランジスタであるトランジスタ８のゲートをＬｏレベルに駆動してトランジスタ８を導通状態とさせる。プリドライバ１０２はＮＭＯＳトランジスタであるトランジスタ９のゲートをＬｏレベルに駆動してトランジスタ９を不導通状態とさせる。トランジスタ８が導通状態でトランジスタ９が不導通状態であると、トランジスタ８，９のドレインに共通接続されているコイル３の端子に対しては電圧Ｖｉｎが印加される。ここで、コイル３の一方の端子は出力端子Ｖｏｕｔに接続されており、Ｖｉｎ＞Ｖｏであるので、コイル３を通して出力端子Ｖｏｕｔへ流れる電流は増加する（チャージフェーズ（図２（ｅ）参照））。

比較器７５の出力信号がＨｉレベルであるとき、プリドライバ１０１はトランジスタ８のゲートをＨｉレベルに駆動してトランジスタ８を不導通状態とさせ、プリドライバ１０２はトランジスタ９のゲートをＨｉレベルに駆動してトランジスタ９を導通状態とさせる。トランジスタ８が不導通状態でトランジスタ９が導通状態であると、トランジスタ８，９のドレインに共通接続されているコイル３の端子に対しては接地電位が与えられ、コイル３を通して出力端子Ｖｏｕｔへ流れる電流は減少する（トランスファーフェーズ（図２（ｅ）参照））。

平衡状態かつ無負荷状態であるとき、チャージフェーズにおけるコイル電流の増加量とトランスファーフェーズにおけるコイル電流の減少量は等しく、コイル電流の平均値は０であるので、出力端子Ｖｏｕｔに対しては電荷の授受はない。

増幅器７３と比較器７５の入力端子の極性は、ＤＣ／ＤＣコンバータ６が出力端子Ｖｏｕｔの出力電圧Ｖｏを用いた負帰還回路を構成するように設定されている。例えば外部擾乱で出力端子Ｖｏｕｔの出力電圧Ｖｏが平衡状態より上がった場合、増幅器７３の出力レベルは平衡状態より下がり、比較器７５が出力するＬｏ信号の期間Ｔ＿Ｌｏは平衡状態より短くなる。よって、平衡状態に比べてチャージフェーズが短く、トランスファーフェーズが長くなり、１次側から出力側へ供給される電力量が平衡状態より減少する。この結果、出力電圧Ｖｏを低下させる作用が働く、出力電圧Ｖｏの電圧値が平衡状態時の値に近づくにつれて増幅器７３の出力レベルや比較器７５のＨｉレベル出力期間も平衡状態時の値に近づき最終的には平衡時の値となる。

＜出力放電動作期間＞
当該出力放電動作期間中、放電制御信号ＤＩＳＣＨＧは、図２（ｇ）に示すように、Ｈｉレベルである。かかるＨｉレベルの信号はスイッチロジック７７と、スイッチ１２，１３に与えられる。スイッチロジック７７は、放電制御信号ＤＩＳＣＨＧがＬｏレベルのときは比較器７５の出力信号をプリドライバ１０１，１０２に与え、放電制御信号ＤＩＳＣＨＧがＨｉレベルのときは比較器７５の出力信号に関わらずプリドライバ１０１の出力がＨｉレベルとなる信号を与える。プリドライバ１０１の出力がＨｉレベルのとき、ＰＭＯＳトランジスタであるトランジスタ８のゲートもＨｉレベルに駆動されているので、トランジスタ８は不導通状態となる。

スイッチ１２は、放電制御信号ＤＩＳＣＨＧがＬｏレベルのときは閉状態であり、Ｈｉレベルのときは開状態である。一方、スイッチ１３は、放電制御信号ＤＩＳＣＨＧがＬｏレベルのときは開状態であり、Ｈｉレベルのときは閉状態である。よって、放電期間中は、トランジスタ９のゲートにはトランジスタ１１２のゲートが接続される。

トランジスタ１１２とトランジスタ９はゲート電位が等しく、ともにソースも接地電位であるので、トランジスタ１１２のゲート−ソース間電圧はトランジスタ９のゲート−ソース間電圧に等しく、トランジスタ１１２とトランジスタ９とはミラー回路を構成する。このとき、トランジスタ８は不導通状態であって、トランジスタ９は導通状態であるので、コイル３、トランジスタ９を介して出力端子Ｖｏｕｔから接地への放電回路が形成される。放電回路が形成されると、この放電回路を通して放電電流が流れて出力端子Ｖｏｕｔの電荷を接地へ放電する。このときコイル３に流れる電流とトランジスタ９のドレイン電流は等しい。

放電回路にはコイルが含まれているので放電電流は回路形成からの時間に比例して漸増する。このときのｔ秒後の放電電流値はコイル３のインダクタンスをＬとすると、（Ｖｏ×ｔ）÷Ｌで示される。

漸増する放電電流はあるレベルで制限される（図２（ｅ）参照）。このときの制限値は電流源１１１から供給される定電流Ｉｄｉｓとトランジスタ９とトランジスタ１１２のミラー比で決定される。本形態では、トランジスタ１１２とトランジスタ９のドレイン電流比が１：Ｎとなるようにトランジスタ９のチャネル幅とチャネル長を設定しているので、放電電流制限値はＩｄｉｓ×Ｎである。

放電期間中は、出力端子Ｖｏｕｔの電荷を接地へ放電する回路が形成される一方で、出力端子Ｖｏｕｔに対して電荷を供給する回路は形成されないので、図２（ｆ）に示すように、出力端子Ｖｏｕｔにおける出力電圧Ｖｏは漸減する。出力電圧Ｖｏの減少に伴い、比較器７５が出力するデューティ信号は、Ｌｏの時間Ｔ＿Ｌｏが長く、Ｈｉの時間Ｔ＿Ｈｉが短くなっていくが、スイッチロジック７７は、放電期間中には前記デューティ信号をプリドライバ回路１０に与えないので、デューティ信号の変調に関わらず、トランジスタ８は不導通状態である。一方、トランジスタ９は放電回路を形成する。

以上のように、図１に示した本形態ではスイッチング用のトランジスタ９が放電回路を形成するので放電に際して別途回路や素子を設ける必要が無く、また、図２（ｅ）に示すように、出力放電動作期間中はトランジスタ９を介して放電する電流をＩｄｉｓ×Ｎに制限しているので放電回路を形成するコイルやトランジスタなどの損傷を防ぐことができる。さらに、出力端子Ｖｏｕｔから接地への経路を有する放電回路のみを用いるので１次電源１等への電荷移動が無く、１次電圧の変動を抑制するための手段を講じる必要もない。

なお、図１において、スイッチング制御回路７はＰＷＭ変調方式の回路例を示しているが、これはＰＦＭ変調方式や、その他のスイッチングデューティ信号を生成する手段で代替することができる。

また、トランジスタ８はＰＭＯＳトランジスタを示しているが、これはＮＭＯＳトランジスタで代替することもできる。また、ＭＯＳトランジスタをバイポーラトランジスタで代替しても構わない。

本形態では、放電制御信号ＤＩＳＣＨＧをＤＣ／ＤＣコンバータ６の外部から与えているが、これは内部で生成される信号で兼ねることもできる。例えば入力低電圧保護機能を有している場合、保護動作が必要なレベルまで入力電圧が低下した際にＤＣ／ＤＣコンバータ６が出力動作を停止すると同時に出力電荷を放電する動作を開始させることもできる。また、ＤＣ／ＤＣコンバータ６が外部から供給される信号に従って動作を開始/停止しているような場合は、この信号で放電制御信号ＤＩＳＣＨＧを兼用することもできる。

プリドライバ１０１は放電動作時にＨｉレベルの信号を出力するものとして説明しているが、放電動作時に出力フロートとするスリーステートバッファにすると共に、トランジスタ８のソース-ドレイン間にスイッチを設けて放電動作時にトランジスタ８を不導通状態とさせる構造としても良い。

プリドライバ１０２は放電動作時でもＬｏ／Ｈｉレベルの信号を出力してスイッチ１２を開状態にすることでトランジスタ９のゲートとプリドライバ１０２の出力を絶縁しているが、放電動作時にプリドライバ１０２の出力フロートとするスリーステートバッファとすればプリドライバ１０２の出力とトランジスタ９のゲートを絶縁する必要がなくスイッチ１２を省略することもできる。

さらに、上記実施の形態において、電流源１１１は定電流源としているが、これは可変電流源としても良い。

可変電流源とすることで定電流Ｉｄｉｓを動的に設定して放電電流の制限値を動的に制御することができる。同様に、放電制御回路とトランジスタ９とのミラー比を変えて放電電流の制限値を制御することや、トランジスタ１１２とトランジスタ９とで構成するミラー回路とは異なるミラー回路を直列に接続して放電制御回路１１を構成することができる。

図３には、トランジスタ９とのミラー比を変えて放電電流の制限値を制御する放電制御回路の一例を示す。図３の放電制御回路１１Ａは、トランジスタ１１２と、トランジスタ１１２と並列に接続されるトランジスタ１１３を具備する。トランジスタ１１３はトランジスタ１１２と同様にゲートとドレインが共通接続となっている。トランジスタ１１３のゲート-ドレイン接続部とトランジスタ１１２のゲート-ドレイン接続部との間にはスイッチ１１４が配されており、トランジスタ１１３のゲート-ドレイン接続部と接地の間にはスイッチ１１５が配されている。スイッチ１１４とスイッチ１１５は相補的に開状態／閉状態となる。

トランジスタ１１２はトランジスタ９とミラー回路を構成した際にドレイン電流が１：Ｎ（Ｎはミラー比）となるようなチャネル幅とチャネル長に設定されており、トランジスタ１１３はトランジスタ１１２と同じチャネル幅とチャネル長に設定されている。

スイッチ１１４が開状態でスイッチ１１５が閉状態である場合、電流源１１１が与える定電流Ｉｄｉｓはトランジスタ１１２に流れ、トランジスタ９とトランジスタ１１２とはミラー比が１：Ｎとなるミラー回路を構成しているので、トランジスタ９に流れる電流の制限値はＩｄｉｓ×Ｎである。

スイッチ１１４が閉状態でスイッチ１１５が開状態である場合、電流源１１１が与える定電流Ｉｄｉｓはトランジスタ１１２と１１３に流れる。

この場合は同じチャネル幅とチャネル長のトランジスタ１１２と１１３が並列に接続されているので、放電制御回路１１Ａとトランジスタのミラー比は２：Ｎとなる。ミラー比は１：（１／２）×Ｎと表すことができ、トランジスタ９に流れる電流の制限値は（１／２）×Ｉｄｉｓ×Ｎである。

以上のように、放電制御回路１１Ａとトランジスタ９とのミラー比を変えて、トランジスタ９の制限値を制御することができる。トランジスタ１１２と並列に接続するトランジスタを複数設けることにより、トランジスタ９の制限値を数段階に設定することもできる。

また、図４は、トランジスタ１１２とトランジスタ９とで構成するミラー回路とは異なるミラー回路を直列に接続した放電制御回路の一例を示す。図４の放電制御回路１１Ｂは、トランジスタ９とトランジスタ１１２とで構成するミラー回路と、このミラー回路に直列にトランジスタ１１６及びトランジスタ１１７とから構成されるミラー回路を接続した構成を有する。これによれば、ミラー比を比較的容易に大きくすることができ、例えば、トランジスタ９とトランジスタ１１２とから成るミラー回路のミラー比が１：Ｎであり、トランジスタ１１６とトランジスタ１１７とから成るミラー回路のミラー比が１：Ｍである場合、トランジスタ９の制限値は、Ｉｄｉｓ×Ｎ×Ｍとなる。ミラー回路を直列に付加することにより、トランジスタ９の制限値を設定するために要するＩｄｉｓの値を付加した回路のミラー比分だけ小さく設定することができるので、回路の低消費電流化を図ることもできる。

また、出力安定化用のコンデンサ４の容量値が大きい場合には、放電時に生じる熱にも配慮する必要がある。放電期間中、放電回路には、Ｐ＝Ｖｏ×Ｉｄｉｓで表される電力損出が単位時間に発生しており、かかる熱量に起因する温度上昇によりＤＣ／ＤＣコンバータ６の焼損や、周辺部品であるコンデンサ２，４およびコイル３の特性劣化を防ぐ為に、通常ＤＣ／ＤＣコンバータが有している過熱保護機能を放電動作時にも有効とし、ＤＣ／ＤＣコンバータの温度が保護レベルまで到った際には放電電流値を下げて単位時間で生じる熱量を下げる、などの対処が必要になる。

＜第２の実施の形態＞
図５は本発明の第２の実施の形態に係るスイッチング電源回路である。同図に示すように、本形態は図１に示す第１の実施の形態に対し、放電制御回路２１の構成が異なるだけである。そこで、図１と同一部分には同一番号を付し、重複する説明は省略する。

本形態における放電制御回路２１は、トランスコンダクタンスアンプ２１１、抵抗２１２、基準電圧源２１３および増幅器２１４で構成されている。トランスコンダクタンスアンプ２１１はトランジスタ９のドレインとソースの電位差を増幅し、これを電流に変換して出力する。トランスコンダクタンスアンプ２１１から出力された電流は抵抗２１２で電圧に変換されて増幅器２１４に印加される。増幅器２１４に対しては、前記の変換電圧信号と、基準電圧源２１３の出力である所定の基準電圧Ｖｒｅｆ_２が印加される。増幅器２１４の出力はスイッチ１３を介してトランジスタ９のゲートに接続されている。ここで、放電動作時には、スイッチ１２が開状態でスイッチ１３は閉状態となるので、トランジスタ９のゲートは増幅器２１４の出力電圧により制御される。増幅器２１４がトランジスタ９を駆動しているモードでは、放電制御回路２１とトランジスタ９とは帰還回路を構成している。また、トランスコンダクタンスアンプ２１１と増幅器２１４の入力端子の極性は帰還回路が負帰還回路となるように設定されている。トランスコンダクタンスアンプ２１１の出力電流と抵抗２１２により生じる電圧をＶｄｉｓ、抵抗２１２の抵抗値をＲ２１２、トランスコンダクタンスアンプ２１１のトランスコンダクタンスをＧｍ、トランジスタ９のオン抵抗をＲｏｎとするとき、放電電流の制限値Ｉｄｉｓ_２は、Ｉｄｉｓ_２×Ｒｏｎ×Ｇｍ×Ｒ２１２＝Ｖｄｉｓから、Ｉｄｉｓ_２＝Ｖｄｉｓ／（Ｒｏｎ×Ｇｍ×Ｒ２１２）と表される。ここで、放電制御回路２１とトランジスタ９が負帰還回路として安定していて、放電電流の制限値Ｉｄｉｓ_２に制限されている場合、基準電圧源２１３が与える基準電圧Ｖｒｅｆ_２と電圧Ｖｄｉｓは等しいので、Ｉｄｉｓ_２＝Ｖｒｅｆ_２／（Ｒｏｎ×Ｇｍ×Ｒ２１２）となる。

次に、上述のごとき構成の本形態に係るスイッチング電源回路の動作を図面に基づき説明する。図６は図５に示すスイッチング電源回路の動作に伴う各部の波形を示す波形図である。図２に示す各部の波形に対しては、放電制御回路の構成が異なることに起因して出力放電動作期間におけるトランジスタ９のゲート電圧の波形が異なるが、その他の各部の波形は同様である。図６中、（ａ）はトランジスタ８のゲート電圧、（ｂ）はトランジスタ９のゲート電圧、（ｃ）はコイル３の電流（出力端子Ｖｏｕｔへ向かう方向を正とする）、（ｄ）は出力電圧Ｖｏ、（ｅ）は放電制御信号、（ｆ）は放電制御回路２１中のトランスコンダクタンスアンプ２１１の出力する電流と抵抗２１２とで生成される電圧、（ｇ）はトランジスタ９のドレイン電流(ドレインからコイル３へ向かう方向を正とする)をそれぞれ示す。

同図に示すように、通常動作時期間の波形は図２に示した動作波形と同様である。

一方、出力放電動作期間中には、放電制御回路２１とトランジスタ９とで構成される負帰還回路が、トランジスタ９のドレイン−ソース電流ＩＤＳが制限値Ｉｄｉｓ_２より小さい場合はトランジスタ９のゲート電圧を上げ、トランジスタ９のオン抵抗を低減してドレイン−ソース電流ＩＤＳを増大させる。ドレイン−ソース電流ＩＤＳが制限値Ｉｄｉｓ_２より大きい場合はトランジスタ９のゲート電圧を下げ、オン抵抗を増やしてドレイン-ソース電流ＩＤＳを低減させる。

さらに詳言すると、放電動作開始直後には、０Ａより時間に比例してコイル３を流れる放電電流が増加するため、トランジスタ９のドレイン−ソース電流ＩＤＳは制限値Ｉｄｉｓ_２より小さくなり、放電制御回路２１がトランジスタ９のゲート電圧をＨｉレベルに上げる。この結果、ゲート電圧が上昇し、トランジスタ９が導通状態となって放電回路が形成されるので、出力端子Ｖｏｕｔから放電が開始される。

放電電流が増加して制限値Ｉｄｉｓ_２に漸近すると、トランジスタ９のゲート電圧もある値に漸減する。放電電流が制限値Ｉｄｉｓ_２であるとき、トランジスタ９のゲート電圧をＶＧＳとすると、以下に示す関係が成立する。

［数２］

但し、Ｌはトランジスタ９のチャネル長、Ｗはチャネル幅、μｎはトランジスタ９のキャリア移動度、Ｃｏｘはトランジスタ９の単位面積あたりのゲート容量、Ｖｔｈはトランジスタ９の閾値である。

これより、ゲート電圧ＶＧＳは以下のように求められる。

［数３］

このように、図５に示した実施の形態では、放電電流を観測し、放電経路中のトランジスタ９のゲートを駆動することで放電電流を制限している。

なお、図５に示す実施の形態では、トランジスタ９のドレインとソースの電位差から放電電流値を観測しているが、電流値の観測は出力端子Ｖｏｕｔから接地の間の放電経路中の何処で行ってもよい。また、電流観測手段も他の手段で代替可能である。例えば、電流センス抵抗が放電経路中に設けられていれば、センス抵抗間電圧を、増幅回路を介してトランジスタ９のゲートへ増幅出力することで図５に示した場合と同様の機能を実現できる。

本発明は、プロセッサ等を負荷とする電源装置を製造・販売する産業分野において有効に利用することができる。

１１次電源
２，４コンデンサ
３コイル
５負荷
８，９，１１２，１１３，１１６，１１７トランジスタ
１１，２１放電制御回路
１２，１３スイッチ
Ｖｏｕｔ出力端子
Ｖｏ出力電圧
ＤＩＳＣＨＧ放電制御信号

Claims

一端側が１次電源に接続されたスイッチング素子である第１のトランジスタと、一端側が接地されたスイッチング素子である第２のトランジスタとを有し、他端側同士を介して直列に接続した前記第１のトランジスタと前記第２のトランジスタとの間からコイルおよび出力端子を介して得る所定の出力電圧を負荷に印加するスイッチング電源回路であって、
出力残留電荷を放電する放電モード時に前記第２のトランジスタが所定の一定電流を流すことを特徴とするスイッチング電源回路。
請求項１に記載するスイッチング電源回路において、
前記放電モードを表す放電制御信号に基づき動作して前記第２のトランジスタが所定の一定電流を流すように制御する放電制御回路を有することを特徴とするスイッチング電源回路。
請求項２に記載するスイッチング電源回路において、
前記放電制御回路は、前記第２のトランジスタとカレントミラー回路を形成することにより前記第２のトランジスタが所定の一定電流を流すように構成したものであることを特徴とするスイッチング電源回路。
請求項３に記載するスイッチング電源回路において、
前記カレントミラー回路には、可変電流源が接続されていることを特徴とするスイッチング電源回路。
請求項３に記載するスイッチング電源回路において、
前記カレントミラー回路は複数のミラー比を選択できることを特徴とするスイッチング電源回路。
請求項３に記載するスイッチング電源回路において、
前記カレントミラー回路は、直列に接続した複数のカレントミラー回路を含むことを特徴とするスイッチング電源回路。
請求項２に記載するスイッチング電源回路において、
前記放電制御回路は、前記出力端子から前記コイルおよび前記第２のトランジスタを介して接地に至る回路の電流を検出し、該電流に基づき所定の一定電圧を生成するとともに、前記一定電圧を前記第２のトランジスタのゲートまたはベースに印加して前記第２のトランジスタが所定の一定電流を流すように構成したものであることを特徴とするスイッチング電源回路。
請求項７に記載するスイッチング電源回路において、
前記一定電圧は、前記出力端子から接地に至る回路を構成する素子の端子間の電圧の差に基づき生成することを特徴とするスイッチング電源回路。
請求項８に記載するスイッチング電源回路において、
前記一定電圧は、前記第２のトランジスタのドレイン電圧とソース電圧の差またはコレクタ電圧とエミッタ電圧との差に基づき生成することを特徴とするスイッチング電源回路。