JP2017162876A - 半導体パッケージの製造方法 - Google Patents

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Abstract

【課題】生産性が向上し、高い品質の半導体パッケージを製造することができる半導体パッケージの製造方法を提供する。【解決手段】支持基板の第1面側に間隔を置いて複数の半導体装置を配置し、前記複数の半導体装置の各々に接続される配線を形成すると共に前記複数の半導体装置を埋設する第1絶縁樹脂層を形成し、前記複数の半導体装置間の領域において、前記第1面側から切削加工を施し、前記第1絶縁樹脂層を貫通し前記支持基板を露出させる第1溝部を形成することと、前記第1面とは反対側の第2面に、前記第1溝部に対応する位置に開口部を有するレジストパターンを形成し、前記第2面側から前記開口部にエッチング加工を施し、前記第2面側に第2溝部を形成することとによって、個々の前記半導体パッケージに個片化することを含む半導体パッケージの製造方法である。【選択図】図2D

Description

本発明は、半導体パッケージの製造方法に関する。特に、金属基板を有する半導体パッケージの製造方法に関する。
従来、携帯電話やスマートフォン等の電子機器において、支持基板上にICチップ等の半導体装置を搭載する半導体パッケージ構造が知られている(例えば、特許文献1)。このような半導体パッケージは、一般的には、支持基板上に接着層を介してICチップやメモリ等の半導体装置を接着し、その半導体装置を封止体(封止用樹脂材料)で覆って、半導体装置を保護する構造を採用している。
半導体パッケージに用いる支持基板としては、プリント基材、セラミックス基材等の様々な基板が用いられている。特に、近年では、金属基板を用いた半導体パッケージの開発が進められている。金属基板上に半導体装置を搭載し、再配線によりファンアウトする半導体パッケージは、電磁シールド性や熱特性に優れるといった利点を有し、信頼性の高い半導体パッケージとして注目されている。また、このような半導体パッケージは、パッケージデザインの自由度が高いという利点も有する。
また、支持基板上に半導体装置を搭載する構造とした場合、大型の支持基板上に複数の半導体装置を搭載することにより、同一プロセスで複数の半導体パッケージを製造することが可能である。この場合、支持基板上に形成された複数の半導体パッケージは、製造プロセスの終了後に個片化され、個々の半導体パッケージが完成する。このように支持基板上に半導体装置を搭載する半導体パッケージ構造は、量産性が高いという利点も有している。
特開2010−278334号公報
しかしながら、従来用いられるレーザダイシング装置を用いた個片化は、加工サイズの制約が有り、小型の半導体パッケージの加工には適していない。一方、従来用いられるブレードダイシング装置を用いた個片化は、ダイシングラインに沿って絶縁樹脂部および金属支持板を同時に切断するが、加工速度が著しく遅く、品質面でも切断面に金属バリが発生する問題がある。
このような問題に鑑み、本発明の一実施形態は、生産性が向上し、高い品質の半導体パッケージを製造することができる半導体パッケージの製造方法を提供することを目的の一つとする。
本発明の一実施形態によれば、支持基板の第1面側に間隔を置いて複数の半導体装置を配置し、前記複数の半導体装置の各々に接続される配線を形成すると共に前記複数の半導体装置を埋設する第1絶縁樹脂層を形成し、前記複数の半導体装置間の領域において、前記第1面側から切削加工を施し、前記第1絶縁樹脂層を貫通し前記支持基板を露出させる第1溝部を形成することと、前記第1面とは反対側の第2面に、前記第1溝部に対応する位置に開口部を有するレジストパターンを形成し、前記第2面側から前記開口部にエッチング加工を施し、前記第2面側に第2溝部を形成することとによって、個々の前記半導体パッケージに個片化することを含む半導体パッケージの製造方法が提供される。
本発明の一実施形態によれば、支持基板の第1面側に間隔を置いて配置される複数の半導体装置間の領域において、前記第1面と反対側の第2面に有底の溝部を形成し、前記支持基板の第1面側に間隔を置いて複数の半導体装置を配置し、前記複数の半導体装置の各々に接続される配線を形成すると共に前記複数の半導体装置を埋設する絶縁樹脂層を形成し、前記第1面側から前記境界に沿って、機械的処理により切削することによって個片化することとを含む半導体パッケージの製造方法が提供される。
本発明の一実施形態によれば、生産性が向上し、高い品質の半導体パッケージを製造することができる半導体パッケージの製造方法を提供することができる。
本発明の一実施形態に係る半導体パッケージの構成を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態の変形例に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態に係る半導体パッケージの製造方法を説明する断面図である。 本発明の一実施形態の変形例に係る半導体パッケージの製造方法を説明する断面図である。
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本明細書において、ある部材又は領域が、他の部材又は領域の「上に(又は下に)」あるとする場合、特段の限定がない限り、これは他の部材又は領域の直上(又は直下)にある場合のみでなく、他の部材又は領域の上方(又は下方)にある場合を含み、すなわち、他の部材又は領域の上方(又は下方)において間に別の構成要素が含まれている場合も含む。
<第1実施形態>
[半導体パッケージ100の構成]
本実施形態に係る半導体パッケージ100の構成について、図面を参照して説明する。
図1は、本実施形態に係る半導体パッケージ100の構成を説明する断面図である。本実施形態に係る半導体パッケージ100は、支持基板102と、半導体装置104と、配線106と、第1絶縁樹脂層108と、第2絶縁樹脂層110と、複数の半田ボール112とを備えている。
支持基板102は、厚さが200μm以上500μm以下が好ましい。本実施形態においては、支持基板102の厚さとして300μmを想定している。
本実施形態においては、支持基板102は、第2面102bの端部が、第1面102aの端部よりも内側に配置されている。
支持基板102としては、金属基板を用いることができる。金属基板の材料としては、ステンレス(SUS)基板、銅(Cu)基板、アルミニウム(Al)基板、チタン(Ti)基板等の金属材料を用いることができる。
また、支持基板102として、金属基板の他にシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又はガラス基板、石英基板、サファイア基板、樹脂基板などの絶縁性基板を用いることができる。
半導体装置104は、支持基板102の第1面102a側に配置されている。半導体装置104は、接着剤(図示せず)を介して第1面102a側に固定されて配置されている。接着剤としては、例えばエポキシ系樹脂、ポリイミド系樹脂等を用いることができる。半導体装置104の上部には、半導体装置104が含む電子回路に接続された外部端子(図示せず)が設けられている。また、本実施形態においては、半導体パッケージ100が1個の半導体装置104を備える態様を示したが、これに限られるものではなく、少なくとも1個の半導体装置104を備えていればよい。
半導体装置104としては、例えば、中央演算処理装置(Central Processing Unit;CPU)、メモリ、微小電気機械システム(Micro Electro Mechanical Systems;MEMS)等を用いることができる。
第1絶縁樹脂層108は、半導体装置104を埋設するように支持基板102上に配置されている。第1絶縁樹脂層108には、半導体装置104が有する外部端子に達する開口部が設けられている。
第1絶縁樹脂層108の材料としては、有機樹脂を用いることができる。有機樹脂としては、例えば、ポリイミド、エポキシ樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリアミド、フェノール樹脂、シリコーン樹脂、フッ素樹脂、液晶ポリマー、ポリアミドイミド、ポリベンゾオキサゾール、シアネート樹脂、アラミド、ポリオレフィン、ポリエステル、BTレジン、FR−4、FR−5、ポリアセタール、ポリブチレンテレフタレート、シンジオタクチック・ポリスチレン、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、ポリエーテルニトリル、ポリカーボネート、ポリフェニレンエーテルポリサルホン、ポリエーテルスルホン、ポリアリレート、ポリエーテルイミドなどを用いることができる。
配線106は、上記の第1絶縁樹脂層108に設けられた開口部を介して、半導体装置104の上部に設けられた外部接続端子に接続されている。配線106は、第1絶縁樹脂層108によって、支持基板102から電気的にも物理的にも分離されている。
配線106の材料としては、銅(Cu)、金(Au)、銀(Ag)、白金(Pt)、ロジウム(Rh)、スズ(Sn)、アルミニウム(Al)、ニッケル(Ni)、パラジウム(Pd)、クロム(Cr)等の金属またはこれらを用いた合金などから選択することができる。また、配線106は、複数の材料を含む積層構造であってもよく、上記の材料の中から各層の材料を選択することができる。
第2絶縁樹脂層110は、第1絶縁樹脂層108を覆うように配置されている。また、第2絶縁樹脂層110には、複数の開口部110aが設けられている。複数の開口部110aの各々は、配線106に達している。換言すると、複数の開口部110aは、配線106を露出するように設けられている。第2絶縁樹脂層110は、配線106と半田ボール112とが導通することを防ぐことができればよいため、配線106と半田ボール112とのギャップが十分に確保できていればよい。
第2絶縁樹脂層110の材料としては、上記の第1絶縁樹脂層108の材料と同様のものを用いることができる。
半田ボール112は、第2絶縁樹脂層110の開口部110aの内部及び上面に配置されており、配線106に接続されている。半田ボール112の上面は、第2絶縁樹脂層110の上面から上方に突出している。半田ボール112の突出部は上に凸の湾曲形状を有している。
尚、以下の説明においては、第1絶縁樹脂層108及び第2絶縁樹脂層110を合わせて絶縁樹脂層111と呼ぶことがある。
半田ボール112の材料としては、例えばSnに少量のAg、Cu、Ni、
ビスマス(Bi)、又は亜鉛(Zn)を添加したSn合金で形成された球状の物体を用いることができる。また、半田ボール112以外にも、一般的な導電性粒子を使用することができる。例えば、導電性粒子として、粒子状の樹脂の周囲に導電性の膜が形成されたものを使用することができる。
[半導体パッケージ100の製造方法]
本実施形態に係る半導体パッケージ100の製造方法について、図面を参照して説明する。
図2A乃至図2Gは、本実施形態に係る半導体パッケージ100の製造方法を説明する断面図である。
図2Aは、半導体パッケージ100の製造方法において、第2絶縁樹脂層110の形成までを行った状態の断面図である。
ここまでの製造工程について簡単に説明しておく。支持基板102の第1面102a側に、間隔を置いて複数の半導体装置104を配置する。半導体装置104は、接着剤(図示せず)を介して支持基板102の第1面102a側に固定されて配置される。接着剤としては、前述の材料を用いることができる。
次いで、支持基板102の第1面102a側に、当該複数の半導体装置104の各々に接続された配線を形成すると共に、当該複数の半導体装置を埋設する第1絶縁樹脂層108を形成する。
次いで、図2Aの状態から個々の半導体パッケージ100に個片化する工程について詳細に説明する。個々の半導体パッケージ100に個片化する工程は、次の工程(a)及び工程(b)を含む。
工程(a):複数の半導体装置間の領域において、第1面から切削加工を施し、第1溝部102cを形成する。ここで、第1溝部102cは、絶縁樹脂層111を貫通し、支持基板102を露出させる。
工程(b):第1面とは反対側の第2面に、第1溝部102cに対応する位置に開口部を有するレジストパターンを形成し、第2面側から当該開口部にエッチング加工を施し、第2面側に第2溝部102dを形成する。
切削加工とは、例えばダイシングソーを用いた切削加工を適用することができる。ダイシングソー用いた切削加工は、ダイヤモンド製の円形刃であるダイシングブレードを高速回転させ、純水で冷却・切削屑の洗い流しを行いながら切削する。他の方法として、金型を用いたパンチング加工を適用してもよい。いずれにしても、工程(a)は、機械的な加工を行うことが好ましい。それにより、異なる部材である絶縁樹脂層111と支持基板102とを、一括して切削加工することができる。
エッチング加工としては、支持基板の部材をエッチングできる薬液を用いたウェットエッチング処理、又はエッチングガスを用いたドライエッチング処理を行うことができる。エッチング速度の観点からは、ウェットエッチングが好ましい。エッチング加工を用いることで、支持基板の一面を一括して処理することができる。
このように、本実施形態によれば、異なる部材で構成される半導体パッケージを個片化するときに、機械的な加工と化学的な加工を組み合わせて行うことで、生産性を向上させ、製造コストを削減することができる。すなわち、機械的な加工により、絶縁樹脂111層及び支持基板の一部を切削加工することで、化学的な加工の際の切削量を削減することができる。更に化学的な加工により、支持基板の一部がエッチングされ、機械的な加工の際に装置にかかる負荷を低減することができる。
これらの2つの工程を組み合わせて行うことによって、個々の半導体パッケージ100に個片化する。工程(a)及び工程(b)の順序は任意である。本実施形態においては、工程(b)を行い、その後に工程(a)を行う態様について説明する。
先ず、上記工程(b)を行う前に、図2Aの状態から、支持基板102の第1面102a側に保護フィルム114を貼り付けてもよい(図2B)。これによって、支持基板102上に形成された配線106が、工程(b)の処理の間保護される。
保護フィルム114は、後続する工程(b)が含むエッチング処理で使用される薬品へ耐性を有する材料であればよい。そのような材料として、例えばアクリル系ドライフィルムレジスト等を用いることができる。
次いで、上記工程(b)を行う。つまり、第1面とは反対側の第2面に、複数の半導体装置間の領域に開口部を有するレジストパターンを形成し、第2面側から当該開口部にエッチング加工を施し、第2面側に第2溝部102dを形成する。
本実施形態においては、支持基板102の第2面102b側に、フォトリソグラフィ法によりレジストパターン116を形成する(図2C)。
このレジストパターン116をマスクとして支持基板102をウェットエッチングする。ここで、支持基板102の第1面102aに達するまでエッチングを行わず、有底の第2溝部102dを形成する(図2D)。第2溝部102dの深さとしては、支持基板102の第2面102bから、支持基板102の厚さの3分の2程度の深さまでが好ましい。本実施形態においては、支持基板102の厚さは300μmであるため、200μm程度をエッチングし、第1面102aから100μm程度の支持基板102を残存させることが好ましい。
有底の第2溝部102dがこれよりも深すぎると、エッチング時間が長期化し、生産性が悪化する。また、取り扱い性の問題を発生する。有底の第2溝部102dがこれよりも浅すぎると、後の工程(a)においてダイシングブレードの摩耗の進行が速くなり、製造コストが増加する。
ここで、図2Dに示すように、第2面をエッチングする工程において、レジストパターン116によって露出された領域よりも広い領域に第2溝部102dが広がっている。これは、エッチングする工程において、サイドエッチングが進行することによる。
支持基板102の第2面102b側をエッチングする工程の後、保護フィルム114及びレジストパターン116を除去する(図2E)。
次いで、第2絶縁樹脂層110の開口部110aに対して半田ボール112を配置する。なお、本実施形態においては、1つの開口部110aに対して1つの半田ボール112が配置された例を示したが、これに限定されず、1つの開口部110aに複数の半田ボール112が配置されてもよい。
次いで、上記工程(a)を行う。つまり、複数の半導体装置間の領域において、第1面側から切削加工を行い、絶縁樹脂層111を貫通し支持基板を露出させる第1溝部102cを形成する。
本実施形態においては、支持基板102の第2面102bをウェットエッチングにより切削する工程(工程(b))の後、且つ上記工程(a)の前に、支持基板102の第2面102b側にサポート部材を設ける。本実施形態においては、サポート部材としてダイシングテープ118を用い、第2面102b側に貼り付ける(図2F)。
前述の工程(b)によって、支持基板102に有底の第2溝部102dが形成されているため、図2Eの状態は機械的強度が低下している。そこで、本実施形態のように、サポート部材を設けることによって、ダイシング処理の間、支持基板102が安定的に固定される。
この状態で、ダイシングソーによって、絶縁樹脂層111及び支持基板102の一部を同時に切削する。ここでは、ダイシングブレードを高速回転させ、純水で冷却・切削屑の洗い流しを行いながら切削する。これによって、個々の半導体パッケージ100に個片化される(図2G)。以上の工程によって、図1に示した半導体パッケージ100を得ることができる。
以上、本実施形態に係る半導体パッケージ100の製造方法について説明した。本実施形態に係る半導体パッケージ100の製造方法によれば、従来用いられていたレーザダイシングによる加工を用いず、ウェットエッチングを用いた処理とダイシングソーを用いた処理を組み合わせて個片化する。これによって、特に、小型の半導体パッケージの製造において加工速度が向上し、コスト低減効果が見込める。また、特に、支持基板102が金属基板である場合には、従来問題となっていた切断面の金属バリの発生を抑制することができ、高品質の半導体パッケージを提供することができる。
ここで、例えばウェットエッチングのみを用いて個片化を行う場合を考えると、絶縁樹脂層111及び支持基板102の各々に対応するエッチング処理が必要になる。これによれば、支持基板102を一括でエッチングすることが必要であるため、処理速度が低下することが懸念される。更に、各々のエッチング処理のための薬液が必要になるため、製造コストが増加する。
一方、例えばダイシングソーを用いて絶縁樹脂層111及び支持基板102を一括で切断することによる個片化の場合は、従来問題となっている金属バリ等の発生により、半導体パッケージの歩留まりが低下することが懸念される。更に、支持基板を一括で切断する処理により、ダイシングブレードの摩耗が早く進行するため、製造コストが増加する。
本実施形態によれば、ウェットエッチングを用いた処理とダイシングソーを用いた処理を組み合わせて個片化を行うため、上記の様な問題が生じず、製造コストを低減させ、かつ加工速度を向上させることができる。
<変形例1>
本実施形態に係る半導体パッケージ100の製造方法の変形例として、図2Hに示したダイシングテープ118に替えて、ダイシング治具120を用いてもよい。ダイシング治具には、個片化される半導体パッケージ100の各々に対応する位置に、吸着孔120cが設けられている。この吸着孔120cを介して真空引きすることによって支持基板102を固定し、工程(a)を行ってもよい。
<第2実施形態>
[半導体パッケージ200の製造方法]
本実施形態に係る半導体パッケージ200の製造方法について、図面を参照して説明する。尚、本実施形態に係る半導体パッケージ200の構成は、第1実施形態に係る半導体パッケージ100の構成と同一であるため、その説明を省略する。
図3A乃至図3Dは、本実施形態に係る半導体パッケージ200の製造方法を説明する断面図である。
本実施形態に係る半導体パッケージ200の製造方法は、第1実施形態に係る半導体パッケージ100の製造方法と比較すると、個片化の工程において、前述の工程(a)及び工程(b)の順序のみが異なっている。つまり、本実施形態においては、工程(a)を行い、その後に工程(b)を行う。
図3Aは、半導体パッケージ200の製造方法において、半田ボール112の形成までを行った状態の断面図である。ここまでは、図2Aの状態に対し、前述の工程によって、第2絶縁樹脂層110上に半田ボール112を形成すればよい。
次いで、上記工程(a)を行う。つまり、複数の半導体装置間の領域において、第1面側から切削加工を行い、絶縁樹脂層111を貫通し支持基板を露出させる第1溝部102cを形成する。ここで、絶縁樹脂層111及び支持基板102の一部を同時に切削する。
ここで、支持基板102の第2面102bに達するまでエッチングを行わず、有底の第1溝部102cを形成する。第1溝部102cの深さとしては、支持基板102の第2面102bから、支持基板102の厚さの3分の1程度の深さまでが好ましい。本実施形態においては、支持基板102の厚さは300μmであるため、100μm程度を切削し、第2面102aから200μm程度の支持基板102を残存させることが好ましい。
有底の第1溝部102cがこれよりも浅すぎると、後の工程(b)においてエッチング時間が長期化し、生産性が悪化する。また、取り扱い性の問題を発生する。有底の第1溝部102cがこれよりも深すぎると、ダイシングブレードの摩耗の進行が速くなり、製造コストが増加する。
次いで、上記工程(b)を行うが、その前に、支持基板102の第1面102a側に保護フィルム114を貼り付けてもよい(図3B)。これによって、支持基板102上に形成された配線106が、工程(b)の間保護される。
次いで、上記工程(b)を行う。つまり、第1面とは反対側の第2面に、第1溝部102cに対応する位置に開口部を有するレジストパターンを形成し、第2面側から開口部にエッチング加工を施し、第2面側に第2溝部102dを形成する。
本実施形態においても、第1実施形態と同様に、支持基板102の第2面102b側にフォトリソグラフィ法によりレジストパターン116を形成する(図3C)。
このレジストパターン116をマスクとして支持基板102をエッチングする。ここで、支持基板102の第1面102a側の、工程(a)によって形成された第1溝部102cに達するまでエッチングすることによって、個々の半導体パッケージ200に個片化される(図3D)。以上の工程によって、図1に示した半導体パッケージ100と同様の構成を有する半導体パッケージ200を得ることができる。
以上、本実施形態に係る半導体パッケージ200の製造方法について説明した。本実施形態に係る半導体パッケージ200の製造方法によれば、従来用いられていたレーザダイシングによる加工を用いず、ウェットエッチングを用いた処理とダイシングソーを用いた処理を組み合わせて個片化する。これによって、特に、小型の半導体パッケージの製造において加工速度が向上し、コスト低減効果が見込める。また、特に、支持基板102が金属基板である場合には、従来問題となっていた切断面の金属バリの発生を抑制することができ、高品質の半導体パッケージを提供することができる。
ここで、例えばウェットエッチングのみを用いて個片化を行う場合を考えると、絶縁樹脂層111及び支持基板102の各々に対応するエッチング処理が必要になる。これによれば、支持基板102を一括でエッチングすることが必要であるため、処理速度が低下することが懸念される。更に、各々のエッチング処理のための薬液が必要になるため、製造コストが増加する。
一方、例えばダイシングソーを用いて絶縁樹脂層111及び支持基板102を一括で切断することによる個片化の場合は、従来問題となっている金属バリ等の発生により、半導体パッケージの歩留まりが低下することが懸念される。更に、支持基板を一括で切断する処理により、ダイシングブレードの摩耗が早く進行するため、製造コストが増加する。
本実施形態によれば、ウェットエッチングを用いた処理とダイシングソーを用いた処理を組み合わせて個片化を行うため、上記の様な問題が生じず、製造コストを低減させ、かつ加工速度を向上させることができる。
<第3実施形態>
[半導体パッケージ300の製造方法]
本実施形態に係る半導体パッケージ300の製造方法について、図面を参照して説明する。尚、本実施形態に係る半導体パッケージ300の構成は、第1実施形態に係る半導体パッケージ100と同一であるため、その説明を省略する。
図4A乃至図4Eは、本実施形態に係る半導体パッケージ300の製造方法を説明する断面図である。
本実施形態においては、先ず、支持基板の第1面側に間隔を置いて配置される複数の半導体装置間の領域において、第1面と反対側の第2面に有底の第2溝部を形成する。
本実施形態においては、支持基板102の第2面102b側に、フォトリソグラフィ法によりレジストパターン116を形成し、このレジストパターン116をマスクとして支持基板102をウェットエッチングする。ここで、支持基板102の第1面102aに達するまでエッチングを行わず、有底の第2溝部102dを形成する(図4A)。第2溝部102dの深さとしては、支持基板102の第2面102bから、支持基板102の厚さの3分の2程度の深さまでが好ましい。本実施形態においては、支持基板102の厚さは300μmであるため、200μm程度をエッチングし、第1面102aから100μm程度の支持基板102を残存させることが好ましい。
有底の第2溝部102dがこれよりも深すぎると、エッチング時間が長期化し、生産性が悪化する。また、取り扱い性の問題を発生する。有有底の第2溝部102dがこれよりも浅すぎると、後の工程(a)においてダイシングブレードの摩耗の進行が速くなり、製造コストが増加する。
ここで、第2溝部102dを形成するには、エッチング処理に限られず、ダイシングブレードによる切削によって行ってもよい。
支持基板102の第2面102b側をエッチングする工程の後、レジストパターン116を除去する(図4B)。
次いで、図4Bの状態から、支持基板102の第2面102b側に、半導体装置104、配線106、絶縁樹脂111層及び半田ボール112の形成までを行う(図4C)。これらの工程は、前述した工程を用いればよい。
次いで、上記工程(a)を行う。つまり、第1面側から切削加工を行い、絶縁樹脂111層を貫通し支持基板を露出させる第1溝部102cを形成する。
本実施形態においては、支持基板102の第2面102bをエッチングする工程(工程(b))の後、且つ上記工程(b)の前に、支持基板102の第2面102b側にサポート部材を設ける。本実施形態においては、サポート部材としてダイシングテープ118を用い、第2面102b側に貼り付ける(図4D)。
前述の工程によって、支持基板102に有底の第2溝部102dが形成されているため、図4Cの状態は機械的強度が低下している。そこで、本実施形態のように、サポート部材を設けることによって、ダイシング処理の間、支持基板102が安定的に固定される。
この状態で、ダイシングブレードによって、絶縁樹脂層111及び支持基板102の残存部を同時に切削する。ここでは、ダイシングブレードを高速回転させ、純水で冷却・切削屑の洗い流しを行いながら切断することで行われる。これによって、個々の半導体パッケージ300に個片化される(図4E)。以上の工程によって、図1に示した半導体パッケージ100と同様の構成を有する半導体パッケージ300を得ることができる。
以上、本実施形態に係る半導体パッケージ300の製造方法について説明した。本実施形態に係る半導体パッケージ300の製造方法によれば、従来用いられていたレーザダイシングによる加工を用いず、ウェットエッチングを用いた処理とダイシングソーを用いた処理を組み合わせて個片化する。これによって、特に、小型の半導体パッケージの製造において加工速度が向上し、コスト低減効果が見込める。また、特に、支持基板102が金属基板である場合には、従来問題となっていた切断面の金属バリの発生を抑制することができ、高品質の半導体パッケージを提供することができる。
ここで、例えばウェットエッチングのみを用いて個片化を行う場合を考えると、絶縁樹脂層111及び支持基板102の各々に対応するエッチング処理が必要になる。これによれば、支持基板102を一括でエッチングすることが必要であるため、処理速度が低下することが懸念される。更に、各々のエッチング処理のための薬液が必要になるため、製造コストが増加する。
一方、例えばダイシングソーを用いて絶縁樹脂層111及び支持基板102を一括で切断することによる個片化の場合は、従来問題となっている金属バリ等の発生により、半導体パッケージの歩留まりが低下することが懸念される。更に、支持基板を一括で切断する処理により、ダイシングブレードの摩耗が早く進行するため、製造コストが増加する。
本実施形態によれば、ウェットエッチングを用いた処理とダイシングソーを用いた処理を組み合わせて個片化を行うため、上記の様な問題が生じず、製造コストを低減させ、かつ加工速度を向上させることができる。
<変形例2>
本実施形態に係る半導体パッケージ300の製造方法の変形例として、図4Eに示したダイシングテープ118に替えて、ダイシング治具120を用いてもよい。ダイシング治具には、個片化される半導体パッケージ300の各々に対応する位置に、吸着孔120cが設けられている。この吸着孔120cを介して真空引きすることによって支持基板102を固定し、工程(a)を行ってもよい。
以上、本発明の好ましい実施形態による半導体パッケージの製造方法について説明した。しかし、これらは単なる例示に過ぎず、本発明の技術的範囲はそれらには限定されない。実際、当業者であれば、特許請求の範囲において請求されている本発明の要旨を逸脱することなく、種々の変更が可能であろう。よって、それらの変更も当然に、本発明の技術的範囲に属すると解されるべきである。
100、200、300:半導体パッケージ
102:支持基板
102a:第1面
102b:第2面
102c:第1溝部
102d:第2溝部
104:半導体装置
106:配線
108:第1絶縁樹脂層
110:第2絶縁樹脂層
111:絶縁樹脂層
112:半田ボール
114:保護フィルム
116:レジストパターン
118:ダイシングテープ
120:ダイシング治具
120c:吸着孔

Claims (11)

  1. 支持基板の第1面側に間隔を置いて複数の半導体装置を配置し、
    前記複数の半導体装置の各々に接続される配線を形成すると共に前記複数の半導体装置を埋設する第1絶縁樹脂層を形成し、
    前記複数の半導体装置間の領域において、前記第1面側から切削加工を施し、前記第1絶縁樹脂層を貫通し前記支持基板を露出させる第1溝部を形成することと、前記第1面とは反対側の第2面に、前記第1溝部に対応する位置に開口部を有するレジストパターンを形成し、前記第2面側から前記開口部にエッチング加工を施し、前記第2面側に第2溝部を形成することとによって、個々の前記半導体パッケージに個片化することを含む半導体パッケージの製造方法。
  2. 前記エッチング加工は、
    ウェットエッチング加工であることを特徴とする請求項1に記載の半導体パッケージの製造方法。
  3. 前記切削加工は、
    ダイシングブレードを用いて前記絶縁樹脂層及び前記支持基板を切削することを特徴とする請求項1に記載の半導体パッケージの製造方法。
  4. 前記ダイシングブレードを用いて切削することは、
    前記第2面をエッチングすることの後に、前記支持基板の前記第2面側にサポート部材を設け、
    前記絶縁樹脂層及び前記支持基板の一部を同時に切削することを特徴とする請求項1に記載の半導体パッケージの製造方法。
  5. 前記サポート部材は、ダイシングテープ又はダイシングジグのいずれかであることを特徴とする請求項4に記載の半導体パッケージの製造方法。
  6. 前記支持基板は、金属基板を用い、
    前記絶縁樹脂層は、有機樹脂を用いて形成することを特徴とする請求項1に記載の半導体パッケージの製造方法。
  7. 前記機械的処理により切削すること及び前記化学的処理により切削することの順序は任意であることを特徴とする請求項1に記載の半導体パッケージの製造方法。
  8. 前記第2の開口部の幅は、前記第1の開口部の幅よりも広いことを特徴とする請求項1に記載の半導体パッケージの製造方法。
  9. 支持基板の第1面側に間隔を置いて配置される複数の半導体装置間の領域において、前記第1面と反対側の第2面に有底の溝部を形成し、
    前記支持基板の第1面側に間隔を置いて複数の半導体装置を配置し、
    前記複数の半導体装置の各々に接続される配線を形成すると共に前記複数の半導体装置を埋設する絶縁樹脂層を形成し、
    前記第1面側から前記境界に沿って、機械的処理により切削することによって個片化することとを含む半導体パッケージの製造方法。
  10. 前記溝部を形成することは、
    エッチングによる切削又はダイシングブレードによる切削のいずれかによって溝部を形成することを特徴とする請求項9に記載の半導体パッケージの製造方法。
  11. 支持基板と、
    前記支持基板の第1面に配置された少なくとも1つの半導体装置と、
    前記第1面側に、前記半導体装置を覆うように配置され、前記少なくとも1つの半導体パッケージに接続された絶縁樹脂層とを備え、
    前記支持基板は、前記第1面とは反対側の第2面の端部が、前記第1面の端部よりも内側に配置されていることを特徴とする半導体パッケージ。
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KR1020170023668A KR20170104376A (ko) 2016-03-07 2017-02-22 반도체 패키지의 제조 방법 및 반도체 패키지
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019155959A1 (ja) * 2018-02-06 2019-08-15 アオイ電子株式会社 半導体装置の製造方法
JP2020009791A (ja) * 2018-07-02 2020-01-16 株式会社ディスコ ウエーハの加工方法
JP2023138115A (ja) * 2022-03-18 2023-09-29 株式会社ディスコ 加工方法及び封止基板の製造方法
JP2025078770A (ja) * 2022-03-31 2025-05-20 日本碍子株式会社 仮固定基板

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410922B2 (en) * 2017-02-23 2019-09-10 Nxp B.V. Semiconductor device with six-sided protected walls
CN109037081B (zh) * 2018-07-17 2020-11-06 深圳市仕力半导体科技有限公司 一种芯片及其封装方法
JP7339819B2 (ja) 2019-09-04 2023-09-06 株式会社東芝 半導体装置の製造方法および半導体装置
CN111226313A (zh) 2020-01-07 2020-06-02 长江存储科技有限责任公司 用于多晶圆堆叠和切割的方法
US20230106612A1 (en) * 2021-10-05 2023-04-06 Advanced Semiconductor Engineering, Inc. Method of manufacturing electrical package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289742A (ja) * 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007116141A (ja) * 2005-09-26 2007-05-10 Advanced Chip Engineering Technology Inc Wlpのパッケージ分離方法
JP2008177548A (ja) * 2006-12-07 2008-07-31 Advanced Chip Engineering Technology Inc 金属カバーを備えたwl−csp構造体および工程
JP2016025281A (ja) * 2014-07-23 2016-02-08 株式会社ジェイデバイス 半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007902A (ja) * 2001-06-21 2003-01-10 Shinko Electric Ind Co Ltd 電子部品の実装基板及び実装構造
TW498443B (en) * 2001-06-21 2002-08-11 Advanced Semiconductor Eng Singulation method for manufacturing multiple lead-free semiconductor packages
JP2003078094A (ja) * 2001-08-31 2003-03-14 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP2003124421A (ja) * 2001-10-15 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP4410486B2 (ja) * 2003-05-12 2010-02-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 機械翻訳装置及びプログラム
JP4288229B2 (ja) * 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
JP4544143B2 (ja) * 2005-06-17 2010-09-15 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板及び電子機器
EP1764834B1 (en) * 2005-09-15 2009-03-04 Infineon Technologies AG Electromagnetic shielding of packages with a laminate substrate
EP2011537A1 (en) * 2007-07-06 2009-01-07 Vectura Delivery Devices Limited Inhaler
JP2009060004A (ja) * 2007-09-03 2009-03-19 Nec Electronics Corp 半導体装置の製造方法
US8110441B2 (en) * 2008-09-25 2012-02-07 Stats Chippac, Ltd. Method of electrically connecting a shielding layer to ground through a conductive via disposed in peripheral region around semiconductor die
US8211781B2 (en) * 2008-11-10 2012-07-03 Stanley Electric Co., Ltd. Semiconductor manufacturing method
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
JP5232185B2 (ja) * 2010-03-05 2013-07-10 株式会社東芝 半導体装置の製造方法
US9196537B2 (en) * 2012-10-23 2015-11-24 Nxp B.V. Protection of a wafer-level chip scale package (WLCSP)
US9508623B2 (en) * 2014-06-08 2016-11-29 UTAC Headquarters Pte. Ltd. Semiconductor packages and methods of packaging semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289742A (ja) * 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007116141A (ja) * 2005-09-26 2007-05-10 Advanced Chip Engineering Technology Inc Wlpのパッケージ分離方法
JP2008177548A (ja) * 2006-12-07 2008-07-31 Advanced Chip Engineering Technology Inc 金属カバーを備えたwl−csp構造体および工程
JP2016025281A (ja) * 2014-07-23 2016-02-08 株式会社ジェイデバイス 半導体装置及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019155959A1 (ja) * 2018-02-06 2019-08-15 アオイ電子株式会社 半導体装置の製造方法
JP2019140150A (ja) * 2018-02-06 2019-08-22 アオイ電子株式会社 半導体装置の製造方法
KR20200094780A (ko) * 2018-02-06 2020-08-07 아오이 전자 주식회사 반도체 장치의 제조 방법
CN111684585A (zh) * 2018-02-06 2020-09-18 青井电子株式会社 半导体装置的制造方法
KR102407800B1 (ko) * 2018-02-06 2022-06-10 아오이 전자 주식회사 반도체 장치의 제조 방법
US11521948B2 (en) 2018-02-06 2022-12-06 Aoi Electronics Co., Ltd. Method of manufacturing semiconductor device
JP2020009791A (ja) * 2018-07-02 2020-01-16 株式会社ディスコ ウエーハの加工方法
JP2023138115A (ja) * 2022-03-18 2023-09-29 株式会社ディスコ 加工方法及び封止基板の製造方法
JP7833930B2 (ja) 2022-03-18 2026-03-23 株式会社ディスコ 封止基板の製造方法
JP2025078770A (ja) * 2022-03-31 2025-05-20 日本碍子株式会社 仮固定基板
JP2025091423A (ja) * 2022-03-31 2025-06-18 日本碍子株式会社 仮固定基板

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