JP2017167403A - 表示装置 - Google Patents

Abstract

【課題】狭額縁化が可能な表示装置を提供する。【解決手段】駆動部と、平面視で前記駆動部から離間し、前記駆動部と電気的に接続された第１画素回路と、平面視で前記駆動部から前記第１画素回路よりも離間し、前記駆動部と電気的に接続された第２画素回路と、平面視で前記駆動部と重なる第１画素電極と、平面視で前記第１画素回路と重なる第２画素電極と、前記第１画素回路と前記第１画素電極とを電気的に接続する第１中継配線と、前記第２画素回路と前記第２画素電極とを電気的に接続する第２中継配線と、を備えている表示装置。【選択図】 図２

Description

本発明の実施形態は、表示装置に関する。

サイネージ用途などの表示装置において、スケールアップのために、複数の表示装置をタイルのように並べて表示するマルチディスプレイシステムが知られている（例えば、特許文献１参照）。ところで、表示装置は、駆動部やダミー電極などを遮光するために、枠状の非表示部分（額縁）に、額縁遮光膜を備えている。上記のようなマルチディスプレイシステムにおいては、隣接する表示装置間に存在する額縁で表示画像が途切れてしまうため、表示品位の改善のために、表示装置のそれぞれの狭額縁化が要求されている。

特開２０１０−４８９１８号公報 特開２０１２−２４７６６２号公報

本実施形態の目的は、狭額縁化が可能な表示装置を提供することにある。

本実施形態によれば、
駆動部と、平面視で前記駆動部から離間し、前記駆動部と電気的に接続された第１画素回路と、平面視で前記駆動部から前記第１画素回路よりも離間し、前記駆動部と電気的に接続された第２画素回路と、平面視で前記駆動部と重なる第１画素電極と、平面視で前記第１画素回路と重なる第２画素電極と、前記第１画素回路と前記第１画素電極とを電気的に接続する第１中継配線と、前記第２画素回路と前記第２画素電極とを電気的に接続する第２中継配線と、を備えている表示装置が提供される。

本実施形態によれば、
駆動部と、それぞれ前記駆動部と電気的に接続された第１乃至第３画素回路で構成され、平面視で前記駆動部から離間した第１回路群と、第１画素電極と、前記第１画素電極よりも面積が大きい第２画素電極と、前記第２画素電極よりも面積が大きい第３画素電極とで構成され、平面視で前記駆動部と重なる第１電極群と、前記第１画素回路と前記第１画素電極とを電気的に接続する第１中継配線と、前記第２画素回路と前記第２画素電極とを電気的に接続する第２中継配線と、前記第３画素回路と前記第３画素電極とを電気的に接続する第３中継配線と、を備えている、表示装置が提供される。

図１は、表示装置ＤＳＰの構成例を示す平面図である。 図２は、図１に示した表示装置ＤＳＰの領域ＣＡを拡大して示した平面図である。 図３は、図２に示した画素電極ＰＥ１及びＰＥ３を含む領域を拡大した平面図である。 図４は、図３中のＡ−Ａ’線に沿った第１基板ＳＵＢ１の断面図である。 図５は、図３中のＢ−Ｂ’線に沿った第１基板ＳＵＢ１の断面図である。 図６は、図３中のＣ−Ｃ’線に沿った第１基板ＳＵＢ１の断面図である。 図７Ａは、表示パネルＰＮＬの断面を示した図である。 図７Ｂは、図７Ａに示した散乱層ＦＳの断面図である。 図７Ｃは、図７Ｂで図示した異方性散乱層ＡＳ１の平面図である。 図７Ｄは、散乱層ＦＳにおける散乱が等方的である場合の、入射光の光路の一例を示した表示パネルＰＮＬの断面図である。 図７Ｅは、図７Ｄに示した散乱層ＦＳの断面図である。 図７Ｆは、図７Ｅに示した等方性散乱層ＩＳの平面図である。 図８は、セグメントＳＧの一構成例を示す図である。 図９は、図８に示したセグメントＳＧの動作を説明するためのタイミングチャートを示す図である。 図１０は、主画素ＰＸ、及び主画素回路ＣＲの一構成例を示す平面図である。 図１１は、図１０に示した主画素ＰＸ１における画素電極とカラーフィルタとの位置関係を説明するための平面図である。 図１２は、図１０に示した主画素ＰＸ１における電極群ＥＧ１乃至ＥＧ４の一構成例を示す平面図である。 図１３は、図１０に示した主画素回路ＣＲ１における回路群ＣＧ１乃至ＣＧ４の一構成例を示す模式図である。 図１４は、表示パネルＰＮＬにおける主画素ＰＸ、及び主画素回路ＣＲの配置例を示す図である。 図１５は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第１変形例を示す図である。 図１６は、図１２に示した電極群ＥＧ１乃至ＥＧ４の構成の第１変形例を示す図である。 図１７は、図１２に示した電極群ＥＧ１乃至ＥＧ４の構成の第２変形例を示す図である。 図１８は、図１２に示した電極群ＥＧ１乃至ＥＧ４の構成の第３変形例を示す図である。 図１９は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第２変形例を示す図である。 図２０は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第３変形例を示す図である。 図２１は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第４変形例を示す図である。 図２２は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第５変形例を示す図である。 図２３は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第６変形例を示す図である。 図２４は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第７変形例を示す図である。 図２５は、マルチディスプレイシステムの構成例を示す図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

本実施形態の説明では、表示装置ＤＳＰの一例として、反射型の液晶表示装置を開示する。反射型の液晶表示装置は、液晶層の光学特性を変調させることによって、外光や補助光といった表示面側からの入射光を選択的に反射させ画像を表示するものである。本実施形態は、反射型に限定されるものではなく、表示面とは反対側からの入射光を選択的に透過させる透過型の機能と、反射型の機能とを併せ持った半透過型の表示装置であってもよい。また、入射光を選択的に反射又は透過させる機能は、液晶方式に限定されるものではなく、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）方式や電気泳動方式など、液晶以外の手段によって達成されてもよい。

［実施の形態１］
図１は、表示装置ＤＳＰの構成例を示す平面図である。
図中において、第１方向Ｘ及び第２方向Ｙは、互いに交差し、一例では、互いに直交している。第３方向Ｚは、第１方向Ｘ及び第２方向Ｙと交差し、一例では第１方向Ｘ及び第２方向Ｙと直交している。また、第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面に対して、直交する法線方向から表示装置ＤＳＰ又は表示パネルＰＮＬを視認することを平面視という。

表示装置ＤＳＰは、表示パネルＰＮＬ、駆動部ＤＲなどを備えている。表示パネルＰＮＬは、一例では、第１方向Ｘに沿った一対の長辺Ｌ１及びＬ２と、第２方向Ｙに沿った一対の短辺Ｓ１及びＳ２とを有する長方形状に形成されているが、その形状は図示した例に限らず、他の多角形状、円形状、楕円形状などの形状であっても良い。

表示パネルＰＮＬは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２を備えている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、シール材ＳＥによって貼り合せられている。シール材ＳＥは、短辺Ｓ１及びＳ２、及び、長辺Ｌ１及びＬ２に沿ってそれぞれ配置されている。表示パネルＰＮＬは、シール材ＳＥの内側に、画像を表示する表示領域ＤＡを備えている。表示パネルＰＮＬは、表示領域ＤＡの外側に、枠状の非表示領域ＮＤＡを備えている。表示領域ＤＡには、後に詳述するが、複数の、画素電極や画素回路などが備えられている。第１基板ＳＵＢ１は、表示領域ＤＡにおいて、信号線ＳＬ、走査線ＧＬ、図示しない各種電圧を供給するための配線や電源線などを備えている。複数の信号線ＳＬは、それぞれ第１方向Ｘに並んでいる。複数の走査線ＧＬは、それぞれ第２方向Ｙに並んでいる。

駆動部ＤＲは、複数の画素回路へそれぞれに応じた映像信号等の各種電圧を供給し、複数の画素電極を駆動する機能を有している。駆動部ＤＲは、シール材ＳＥで囲まれた領域に位置する周辺回路Ｃｒ１乃至Ｃｒ４を備えている。周辺回路Ｃｒ１乃至Ｃｒ４は、第１基板ＳＵＢ１に配置され、非表示領域ＮＤＡから表示領域ＤＡ内の周縁部に亘って位置している。一例では、周辺回路Ｃｒ１は、短辺Ｓ１に沿って配置され、信号線駆動回路などを備えている。周辺回路Ｃｒ２は、長辺Ｌ１に沿って配置され、走査線駆動回路、極性反転回路、コモン駆動回路などを備えている。周辺回路Ｃｒ３は、短辺Ｓ２に沿って配置され、保護回路などを備えている。周辺回路Ｃｒ４は、長辺Ｌ２に沿って配置され、走査線駆動回路、極性反転回路、コモン駆動回路などを備えている。信号線ＳＬは、周辺回路Ｃｒ１及びＣｒ３に電気的に接続されている。走査線ＧＬは、周辺回路Ｃｒ２またはＣｒ４に電気的に接続されている。なお、駆動部ＤＲは、さらに、駆動タイミング発生回路や電源回路などを備えていても良い。

図示した例では、表示パネルＰＮＬは、非表示領域ＮＤＡに駆動ＩＣチップＣＰを備えている。駆動ＩＣチップＣＰは、短辺Ｓ１に沿った第１基板ＳＵＢ１の実装部ＭＴに実装されている。駆動ＩＣチップＣＰは、駆動部ＤＲを構成する各種回路の一部を備えている。

図２は、図１に示した表示装置ＤＳＰの領域ＣＡを拡大して示した平面図である。
図示した例では、表示装置ＤＳＰは、それぞれの画素の表示に関する情報が記憶されるメモリとして、複数のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を表示領域ＤＡに備えている、いわゆるＭＩＰ（Ｍｅｍｏｒｙ Ｉｎ Ｐｉｘｅｌ）駆動方式の表示装置である。図中において、画素回路ＰＣがＳＲＡＭに相当し、画素電極ＰＥが各画素の表示領域に相当する。なお、メモリは、ＳＲＡＭに限定されるものではなく、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の構成を適用してもよい。

表示領域ＤＡには、複数の、画素回路ＰＣ、画素電極ＰＥ、及び中継配線ＲＬが配置されている。また、周辺回路Ｃｒ１及びＣｒ４の一部は、表示領域ＤＡに位置している。なお、図示した様に、表示領域ＤＡには、光遮光性を有する遮光部ＳＨが配置されていてもよい。図示した例では、非表示領域ＮＤＡには、シール材ＳＥ、ダミー電極ＤＭ、遮光層ＢＭが配置されており、周辺回路Ｃｒ１及びＣｒ４の一部も位置している。なお、表示領域ＤＡの非表示領域ＮＤＡに臨む外縁部のうち、第１方向Ｘに延在し第２方向Ｙで非表示領域ＮＤＡに対向する部分を外縁部ＤＡＹとし、第２方向Ｙに延在し第１方向Ｘで非表示領域ＮＤＡに対向する部分を外縁部ＤＡＸとする。

次に、表示領域ＤＡの構成について説明する。
画素回路ＰＣは、平面視で、周辺回路Ｃｒ１及びＣｒ４（駆動部ＤＲ）から離間し、駆動部ＤＲの内側に配置されている。また、複数の画素回路ＰＣが遮光部ＳＨと重なっているが、幾つかの画素回路ＰＣは遮光部ＳＨと重なっていなくてもよい。画素回路ＰＣは、それぞれ、図１で図示した信号線ＳＬや走査線ＧＬで駆動部ＤＲと電気的に接続されている。平面視で、幾つかの画素電極ＰＥは、駆動部ＤＲと重なっており、幾つかの画素電極ＰＥは、画素回路ＰＣと重なっている。また、幾つかの画素電極ＰＥは、遮光部ＳＨと重なっている。中継配線ＲＬは、それぞれ、画素回路ＰＣと画素電極ＰＥとを一対一で電気的に接続している。中継配線ＲＬは、第３方向Ｚで、画素回路ＰＣと画素電極ＰＥとの間、及び駆動部ＤＲと画素電極ＰＥとの間に位置している。遮光部ＳＨは、平面視で、駆動部ＤＲの内側に配置され、中継配線ＲＬから離間している。遮光部ＳＨは、第３方向Ｚで画素回路ＰＣと画素電極ＰＥとの間に位置している。遮光部ＳＨは、第３方向Ｚの矢印の位置する側からの画素回路ＰＣへの入射光を遮光する。なお、図示した例では、画素回路ＰＣや画素電極ＰＥは、それぞれ第１方向Ｘ及び第２方向Ｙに配列されているが、それらの配列は特に限定されるものではなく、別の方向に配列されていてもよく、千鳥で配列されていてもよい。

画素回路ＰＣ１乃至ＰＣ４、画素電極ＰＥ１乃至ＰＥ４、中継配線ＲＬ１乃至ＲＬ４を例に挙げ、画素回路及び画素電極の位置関係及び接続関係について、より詳しく説明する。

画素回路ＰＣ１は、周辺回路Ｃｒ１から離間して第１方向Ｘで隣り合っている。画素電極ＰＥ１は、周辺回路Ｃｒ１と重なっており、第１方向Ｘで画素回路ＰＣ１から離間している。画素電極ＰＥ１は、第１方向Ｘで画素回路ＰＣ１とシール材ＳＥの間に位置し、画素回路ＰＣ１よりも外縁部ＤＡＸに近接する側に位置している。中継配線ＲＬ１は、画素回路ＰＣ１と画素電極ＰＥ１とを電気的に接続している。中継配線ＲＬ１は、第１方向Ｘに延在し、平面視で画素回路ＰＣ１と画素電極ＰＥ１との間に位置する複数の画素電極ＰＥと重なっている。

画素回路ＰＣ２は、第１方向Ｘで画素回路ＰＣ１と並んでおり、画素回路ＰＣ１よりも周辺回路Ｃｒ１から離間する側に位置している。画素電極ＰＥ２は、第１方向Ｘで画素回路ＰＣ２から離間し、第１方向Ｘで画素電極ＰＥ１と並んでいる。画素電極ＰＥ２は、画素電極ＰＥ１よりも外縁部ＤＡＸから離間する側に位置し、周辺回路Ｃｒ１から離間している。画素電極ＰＥ２は、画素回路ＰＣ２と画素電極ＰＥ１との間に位置し、画素回路ＰＣ１と重なっている。中継配線ＲＬ２は、画素回路ＰＣ２と画素電極ＰＥ２とを電気的に接続している。中継配線ＲＬ２は、中継配線ＲＬ１やその他の中継配線ＲＬと重ならない様に配置されている。

画素回路ＰＣ３は、画素回路ＰＣ２よりも周辺回路Ｃｒ１から離間する側に位置しており、平面視で遮光部ＳＨと重なっている。画素電極ＰＥ３は、画素回路ＰＣ３と重なっており、図示した例では中継配線を介さずに画素回路ＰＣ３と電気的に接続されている。但し、画素電極ＰＥ３と画素回路ＰＣ３とは、互いに中継配線を介して接続されていてもよい。

画素回路ＰＣ４は、第２方向Ｙで画素回路ＰＣ３と並んでおり、画素回路ＰＣ３よりも周縁回路Ｃｒ４に近接する側に位置している。画素回路ＰＣ４は、周辺回路Ｃｒ４から離間し、第２方向Ｙで隣り合っている。画素電極ＰＥ４は、周辺回路Ｃｒ４と重なっており、第２方向Ｙで画素回路ＰＣ４から離間している。画素電極ＰＥ４は、第２方向Ｙで画素回路ＰＣ４とシール材ＳＥの間に位置し、画素回路ＰＣ４よりも外縁部ＤＡＹに近接する側に位置している。中継配線ＲＬ４は、画素回路ＰＣ４と画素電極ＰＥ４とを電気的に接続している。中継配線ＲＬ４は、第２方向Ｙに延在し、平面視で画素回路ＰＣ４と画素電極ＰＥ４との間に位置する複数の画素電極ＰＥと重なっている。

次に、非表示領域ＮＤＡの構成について説明する。
シール材ＳＥは、表示領域ＤＡの外縁部ＤＡＸ及びＤＡＹに沿って配置され、外縁部ＤＡＸ及びＤＡＹと間隔を空けて配置されている。図示した例では、シール材ＳＥは、平面視で周辺回路Ｃｒ１及びＣｒ４から離間している。

ダミー電極ＤＭは、外縁部ＤＡＸ及びＤＡＹに沿って配置され、外縁部ＤＡＸと遮光層ＢＭとの間、及び外縁部ＤＡＹと遮光層ＢＭとの間に位置している。図示した例では、平面視で、ダミー電極ＤＭは外縁部ＤＡＸ及びＤＡＹに隣接し、ダミー電極ＤＭの一部がシール材ＳＥに重なっている。但し、ダミー電極ＤＭは、平面視で外縁部ＤＡＸ及びＤＡＹやシール材ＳＥから離間していてもよい。ダミー電極ＤＭは、図１に示した第１基板ＳＵＢ１に配置され、図示を省略する一定電位の電源線と電気的に接続されている。ここでの電源線とは、例えば、コモン駆動回路に接続されたコモン電位の電源線である。ダミー電極ＤＭは、イオン性不純物の取り込み等のために配置される。表示装置ＤＳＰは、ダミー電極ＤＭを備えていなくてもよい。
遮光層ＢＭは、図１に示した第２基板ＳＵＢ２に配置されている。遮光層ＢＭは、平面視で、外縁部ＤＡＸ及びＤＡＹに隣接し、シール材ＳＥ及びダミー電極ＤＭと重なっている。図示した例では、遮光層ＢＭは、周辺回路Ｃｒ１及びＣｒ４の全体とは重なっておらず、周辺回路Ｃｒ１及びＣｒ４の一部のみと重なっている。遮光層ＢＭは、平面視で周辺回路Ｃｒ１及びＣｒ４と離間していてもよい。但し、遮光層ＢＭは、いずれの画素電極ＰＥとも重ならない。

図３は、図２に示した画素電極ＰＥ１及びＰＥ３を含む領域を拡大した平面図である。
複数の画素回路ＰＣと複数の画素電極ＰＥとは、それぞれ、下接続部ＣＴａ及び上接続部ＣＴｂを介して電気的に接続されている。下接続部ＣＴａは、後述する絶縁膜１３を第３方向Ｚに貫通している。上接続部ＣＴｂは、後述する絶縁膜１４を第３方向Ｚに貫通している。画素回路ＰＣと画素電極ＰＥとが中継配線ＲＬを介して電気的に接続されている場合は、下接続部ＣＴａは中継配線ＲＬの一端側に位置し、上接続部ＣＴｂは中継配線ＲＬの一端側とは反対の他端側に位置している。画素回路ＰＣと画素電極ＰＥとが重なっており中継配線ＲＬを介さずに電気的に接続されている場合は、平面視で上接続部ＣＴｂの少なくとも一部が下接続部ＣＴａと重なっている。このとき、下接続部ＣＴａ及び上接続部ＣＴｂは、一体に形成されていてもよい。

画素回路ＰＣ１と画素電極ＰＥ１との間では、下接続部ＣＴａ１を介して画素回路ＰＣ１と中継配線ＲＬ１とが電気的に接続され、上接続部ＣＴｂ１を介して中継配線ＲＬ１と画素電極ＰＥ１とが電気的に接続されている。上接続部ＣＴｂ１は、平面視で下接続部ＣＴａ１から第１方向Ｘに離間している。画素回路ＰＣ２と画素電極ＰＥ２との間では、下接続部ＣＴａ２を介して画素回路ＰＣ２と中継配線ＲＬ２とが電気的に接続され、上接続部ＣＴｂ２を介して中継配線ＲＬ２と画素電極ＰＥ２とが電気的に接続されている。上接続部ＣＴｂ２は、平面視で、下接続部ＣＴａ２から第１方向Ｘに離間し、第２方向Ｙにも離間している。画素回路ＰＣ３と画素電極ＰＥ３との間では、互いに平面視で重なった下接続部ＣＴａ３及び上接続部ＣＴｂ３を介して、画素回路ＰＣ３と画素電極ＰＥ３とが電気的に接続されている。

図示した例では、複数の下接続部ＣＴａは、第１方向Ｘに並び、第２方向Ｙに並んでいる。それぞれの下接続部ＣＴａは、等しい配列ピッチで並んでいてもよく、位置によって異なる配列ピッチで並んでいてもよい。図示した例では、下接続部ＣＴａの第２方向Ｙの配列ピッチは、位置に因らず一定であり、下接続部ＣＴａの第１方向Ｘの配列ピッチは、周辺回路Ｃｒ１からの距離に応じて異なっている。複数の下接続部ＣＴａのうち最も周辺回路Ｃｒ１に近接している下接続部ＣＴａ１は、ピッチＰＴ１で他の下接続部ＣＴａと第１方向Ｘで隣り合っている。周辺回路Ｃｒ１から下接続部ＣＴａ１よりも離間する側に配置された下接続部ＣＴａ３は、ピッチＰＴ２で他の下接続部ＣＴａと第１方向Ｘで隣り合っている。ピッチＰＴ２は、ピッチＰＴ１よりも大きい。

次に、図４〜図６において、周辺回路Ｃｒ１、画素回路ＰＣ、及び画素電極ＰＥ、などの第３方向Ｚの位置関係を説明する。なお、図４〜図６には、説明に必要な構成のみを図示している。また、第３方向Ｚの矢印の指す側を上（上方）とし、第３方向Ｚの矢印とは反対側を下（下方）とする。

図４は、図３中のＡ−Ａ’線に沿った第１基板ＳＵＢ１の断面図である。
図示した領域において、第１基板ＳＵＢ１は、絶縁基板１０、アンダーコート層ＵＣ、絶縁膜１１，１２，１３，１４、周辺回路Ｃｒ１、中継配線ＲＬ１、及び画素電極ＰＥ１などを備えている。
絶縁基板１０は、例えば、第３方向Ｚで対向する一対の平坦な主面を有する絶縁基板である。アンダーコート層ＵＣは、絶縁基板１０の上に位置している。アンダーコート層ＵＣは、複数の絶縁膜によって形成された多層構造であってもよい。また、アンダーコート層ＵＣは、省略されてもよい。絶縁膜１１はアンダーコート層ＵＣの上方に位置し、絶縁膜１２は絶縁膜１１の上方に位置し、絶縁膜１３は絶縁膜１２の上方に位置し、絶縁膜１４は絶縁膜１３の上方に位置している。絶縁膜１１，１２，１４は、例えばシリコン窒化物やシリコン酸化物などの無機系材料によって形成されている。絶縁膜１３は、例えば樹脂などの有機系材料によって形成されている。但し、絶縁膜１１乃至１４の材料は特に限定されるものではなく、例えば、絶縁膜１３が無機系材料によって形成され、絶縁膜１４が有機系材料によって形成されていてもよい。

周辺回路Ｃｒ１は、アンダーコート層ＵＣの上面（アンダーコート層ＵＣが省略される場合は絶縁基板１０の上面）と、絶縁膜１３の下面と間の領域に位置している。なお、図示しないが、周辺回路Ｃｒ１は、上記の走査線や信号線などの各種配線、及び、ｎチャネルＭＯＳトランジスタやｐチャネルＭＯＳトランジスタなどの各種回路素子、などを備えている。

中継配線ＲＬ１は、絶縁膜１３と絶縁膜１４との間に位置している。すなわち、中継配線ＲＬ１は、絶縁膜１３の第３方向Ｚの厚さの分だけ、周辺回路Ｃｒ１から離間している。中継配線ＲＬ１（ＲＬ）は、例えばモリブデン、タングステン、アルミニウム、チタン、などの金属材料やそれらの合金材料によって形成されているが、導電性材料であれば特に限定されるものではなく、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成されていてもよい。

絶縁膜１４には、上接続部ＣＴｂ１が形成されている。上接続部ＣＴｂ１は、絶縁膜１４を貫通し、中継配線ＲＬ１を絶縁膜１４から露出させている。
画素電極ＰＥ１は、絶縁膜１４の上に位置している。画素電極ＰＥ１は、上接続部ＣＴｂ１の内部にも配置され、上接続部ＣＴｂ１内部で中継配線ＲＬ１と接触している。画素電極ＰＥ１と間隔を空けて隣り合う画素電極ＰＥは、絶縁膜１４を介して第３方向Ｚで中継配線ＲＬ１と対向している。画素電極ＰＥは、第３方向Ｚに周辺回路Ｃｒ１から離間している。図示した例では、画素電極ＰＥは、反射電極ＲＥと、透明電極ＴＥと、を備えている。反射電極ＲＥは、それぞれ画素電極ＰＥの下側に位置し、透明電極ＴＥ１は、反射電極ＲＥを覆っている。反射電極ＲＥは、アルミニウムや銀などの光反射性を有する金属材料によって形成されている。透明電極ＴＥは、ＩＴＯやＩＺＯなどの光透過性を有する透明導電材料によって形成されており、反射電極ＲＥの腐食を抑制することができる。

図５は、図３中のＢ−Ｂ’線に沿った第１基板ＳＵＢ１の断面図である。
図示した領域において、第１基板ＳＵＢ１は、図４で説明した構成の他に、スイッチ部ＳＷ２、ノード電極ＥＮ、コンタクト電極ＥＣ１、等を備えている。また、画素電極ＰＥ１，ＰＥ２に替わり、画素電極ＰＥを備えている。

スイッチ部ＳＷ２は、半導体層ＳＣ、ゲート電極ＧＥ、ソース・ドレインに相当するノード電極ＥＮを備えている。半導体層ＳＣは、絶縁基板１０の上方に位置し、絶縁膜１１によって覆われている。ゲート電極ＧＥは、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。ゲート電極ＧＥは、図８で後述するラッチ部ＬＴと図示しない領域で電気的に接続されている。なお、図示した例では、スイッチ部ＳＷ２は、ゲート電極ＧＥが半導体層ＳＣよりも上方に位置するトップゲート型であるが、ゲート電極ＧＥが半導体層ＳＣよりも下方に位置するボトムゲート型であっても良い。また、図示したスイッチ部ＳＷ２は、１個のゲート電極ＧＥが半導体層ＳＣと対向するシングルゲート構造であるが、２個のゲート電極ＧＥが半導体層ＳＣと対向するダブルゲート構造であっても良い。
ノード電極ＥＮは、絶縁膜１２の上に位置し、半導体層ＳＣにコンタクトし、第３絶縁膜１３によって覆われている。ノード電極ＥＮは、図８で後述する出力ノードＮｏｕｔに相当し、図８で後述するスイッチ部ＳＷ３の半導体層とも図示しない領域で電気的に接続されている。

画素回路ＰＣ１は、アンダーコート層ＵＣの上面（アンダーコート層ＵＣが省略される場合は絶縁基板１０の上面）と、絶縁膜１３の下面と間の領域に位置している。すなわち、画素回路ＰＣ１は、周辺回路Ｃｒ１と同一の層に位置している。他の画素回路ＰＣも同様に、周辺回路Ｃｒ１乃至Ｃｒ４と同一の層に位置している。画素回路ＰＣは、スイッチ部ＳＷ２を含んでいる。

絶縁膜１３には、下接続部ＣＴａ１が形成されている。下接続部ＣＴａ１は、絶縁膜１３を貫通し、ノード電極ＥＮを絶縁膜１３から露出させている。
コンタクト電極ＥＣ１は、下接続部ＣＴａ１の内部に形成されており、下接続部ＣＴａ１内部のノード電極ＥＮを覆っている。
中継配線ＲＬ１は、下接続部ＣＴａ１の内部にも配置され、コンタクト電極ＥＣ１の少なくとも一部と接触している。つまり、中継配線ＲＬ１は、コンタクト電極ＥＣ１を介して、画素回路ＰＣ１（ノード電極ＥＮ）と電気的に接続されている。
画素電極ＰＥは、コンタクト電極ＥＣ１及び中継配線ＲＬ１と、絶縁膜１４を介して対向し、画素回路ＰＣ１から電気的に離間している。

図６は、図３中のＣ−Ｃ’線に沿った第１基板ＳＵＢ１の断面図である。
図示した領域における断面は、遮光部ＳＨが備えられ、中継配線ＲＬが配置されておらず、下接続部ＣＴａ１の内部に上接続部ＣＴｂ３が位置している点で、図５に図示した断面と相違している。

図示した領域の断面では、第１基板ＳＵＢ１は、画素回路ＰＣ３、コンタクト電極ＥＣ３、遮光部ＳＨ、画素電極ＰＥ３、などを備えている。
コンタクト電極ＥＣ３は、下接続部ＣＴａ３の内部に配置され、下接続部ＣＴａ３内のノード電極ＥＮを覆っている。遮光部ＳＨは、絶縁膜１３と絶縁膜１４との間に位置しており、中継配線ＲＬと同一層（絶縁膜１３）上に位置している。遮光部ＳＨは、例えば遮光性を有する金属材料などの、中継配線ＲＬを形成する材料によって形成されていることが望ましい。この場合、中継配線ＲＬと遮光部ＳＨとは、同じプロセスで同時に形成することが可能となる。遮光部ＳＨは、絶縁膜１４を介して画素電極ＰＥ３と対向している。また、遮光部ＳＨは、隣り合う画素電極ＰＥの隙間にも配置されている。これにより、遮光部ＳＨは、隣り合う画素電極ＰＥの隙間を通り第１基板ＳＵＢ１の上方から画素回路ＰＣへ入射する光を遮光する。

絶縁膜１４は、絶縁膜１３、コンタクト電極ＥＣ３、及び遮光部ＳＨの上に位置している。上接続部ＣＴｂ３は、絶縁膜１３の下接続部ＣＴａ３内部に位置する領域を貫通する様に形成され、コンタクト電極ＥＣ３を絶縁膜１３から露出させている。
画素電極ＰＥ３は、上接続部ＣＴｂ３の内部にも配置され、コンタクト電極ＥＣ３の少なくとも一部と接触している。つまり、画素電極ＰＥ３は、コンタクト電極ＥＣ３を介して、画素回路ＰＣ３（ノード電極ＥＮ）と電気的に接続されている。

図７Ａは、表示パネルＰＮＬの断面を示した図である。
ここでは、表示領域ＤＡにおける表示パネルＰＮＬの断面において、説明に必要な構成のみを図示している。表示パネルＰＮＬは、第１基板ＳＵＢ１、第２基板ＳＵＢ２、液晶層ＬＣ、及び、光学素子ＯＤを備えている。

第１基板ＳＵＢ１は、図４乃至図６で説明した構成の他に、配向膜ＡＬ１を備えている。配向膜ＡＬ１は、画素電極ＰＥを覆っている。
第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタ層ＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、配向膜ＡＬ２などを備えている。遮光層ＢＭは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。遮光層ＢＭは、図示した表示領域ＤＡにおいては隣り合う画素電極ＰＥの隙間に対向している。また、遮光層ＢＭは、図２に示した様に、非表示領域ＮＤＡにも配置されている。カラーフィルタ層ＣＦは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置し、それらの一部が遮光層ＢＭと重なっている。カラーフィルタ層ＣＦは、図２で図示した画素電極ＰＥ１乃至ＰＥ４と対向しており、本構成例においては全ての画素電極ＰＥと対向している。カラーフィルタ層ＣＦは、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタなどを含んでいる。赤色カラーフィルタは、赤色を表示する副画素（赤色画素）の画素電極に対向配置される。緑色カラーフィルタは、緑色を表示する副画素（緑色画素）の画素電極に対向配置される。青色カラーフィルタは、青色を表示する副画素（青色画素）の画素電極に対向配置される。カラーフィルタ層ＣＦが、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタを含んで構成されている場合、主画素は、赤色画素、緑色画素、青色画素を、それぞれ少なくとも１つ含んで構成される。なお、カラーフィルタ層ＣＦは、さらに他の色のカラーフィルタを含んでいても良く、一例では、白色を表示する副画素に配置される白色のカラーフィルタ、あるいは、透明層を含んでいても良い。オーバーコート層ＯＣは、カラーフィルタ層ＣＦを覆っている。共通電極ＣＥは、オーバーコート層ＯＣの第１基板ＳＵＢ１と対向する側に位置している。共通電極ＣＥは、複数の画素電極ＰＥと対向している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明導電材料によって形成されている。配向膜ＡＬ２は、共通電極ＣＥを覆っている。

なお、第２基板ＳＵＢ２において、互いに異なる色を表示する副画素の境界においては、異なる色の複数のカラーフィルタが積層されることで、透過率を低減することができるため、遮光層ＢＭを省略しても良い。モノクロ表示タイプの表示パネルＰＮＬにおいては、カラーフィルタ層ＣＦは省略される。

液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持され、配向膜ＡＬ１と配向膜ＡＬ２との間に位置した液晶分子ＬＭを含んでいる。

光学素子ＯＤは、第２基板ＳＵＢ２の液晶層ＬＣに接する面とは反対側に位置している。光学素子ＯＤは、例えば散乱層ＦＳ、位相差板ＲＴ、偏光板ＰＬなどを備えている。図示した例では、散乱層ＦＳは絶縁基板２０に接着され、位相差板ＲＴは散乱層ＦＳに積層され、偏光板ＰＬは位相差板ＲＴに積層されている。なお、光学素子ＯＤの構成は、図示した例に限らない。

散乱層ＦＳは、画素電極ＰＥへの入射光、若しくは画素電極ＰＥで反射された反射光を散乱させるものであれば、その構成は特に限定されるものではない。また、散乱層ＦＳは、図示した例では光学素子ＯＤに備えられ第２基板ＳＵＢ２に配置されているが、画素電極ＰＥの中継配線ＲＬと対向する側とは反対側に配置され、画素電極ＰＥと対向していれば、その位置は特に限定されるものではない。散乱層ＦＳは、画素電極ＰＥでの反射光を拡散することで、画素電極ＰＥの凹凸などによって生じる表示ムラを抑制することができ、また、視野角を拡大することができる。図示した例では、散乱層ＦＳは、特定方向からの入射光を散乱させる異方性散乱層である。異方性散乱層である散乱層ＦＳは、図中の光源ＬＳ側からの入射光をほとんど散乱させずに透過し、特定方向、つまり、画素電極ＰＥでの反射光を散乱させる機能を有している。なお、異方性散乱層である散乱層ＦＳは、拡散範囲の拡大、虹色の防止などの目的のために複数枚を積層することが望ましい。位相差板ＲＴは、１／４波長板としての機能を有している。一例では、位相差板ＲＴは、１／４波長板と１／２波長板とを積層した積層体であり、波長依存性を低減し、カラー表示に利用される波長範囲において所望の位相差が得られるように構成されている。偏光板ＰＬは、透過軸を有し、透過軸と平行な偏光成分を透過させ、透過軸と直交する偏光成分を吸収、又は反射する。

このような表示パネルＰＮＬにおいて、光源ＬＳに近接する側が表示面側に相当する。図示した例では、光学素子ＯＤの表面が表示面に相当するが、光学素子ＯＤの表面にカバー部材が配置された場合には、カバー部材の表面が表示面に相当する。光源ＬＳから表示パネルＰＮＬへ入射した光は、偏光板ＰＬを透過する際に、直線偏光となる。この直線偏光は、画素電極ＰＥで反射される前後において、表示パネルＰＮＬの液晶層ＬＣを通過する。

図７Ｂは、図７Ａに示した散乱層ＦＳの断面図である。
図示した例では、散乱層ＦＳは、積層配置された異方性散乱層ＡＳ１及びＡＳ２を備えている。異方性散乱層ＡＳ１は、光源ＬＳに近接する側に上面ＡＳ１ａを有し、上面ＡＳ１ａとは反対側に下面ＡＳ１ｂを有している。異方性散乱層ＡＳ２は、光源ＬＳに近接する側に上面ＡＳ２ａを有し、上面ＡＳ２ａとは反対側に下面ＡＳ２ｂを有している。異方性散乱層ＡＳ２は、異方性散乱層ＡＳ１の画素電極ＰＥと対向する側に位置しており、異方性散乱層ＡＳ１及びＡＳ２は、例えば互いに接着されている。

異方性散乱層ＡＳ１は、複数の透明部材ＴＰ１と、複数の透明部材ＴＰ２と、を備えている。透明部材ＴＰ１の屈折率は、透明部材ＴＰ２の屈折率と異なる。透明部材ＴＰ１及びＴＰ２は、それぞれ、上面ＡＳ１ａから下面ＡＳ１ｂに亘って配置され、第３方向Ｚから同一方向に傾いている。複数の透明部材ＴＰ１及びＴＰ２は、上面ＡＳ１ａ（下面ＡＳ１ｂ）と平行な方向に交互に並んでいる。なお、異方性散乱層ＡＳ２も、透明部材ＴＰ１及びＴＰ２を備え、異方性散乱層ＡＳ１と同様の構成を備えている。図示した例では、下面ＡＳ１ｂにおける異方性散乱層ＡＳ１の透明部材ＴＰ２は、上面ＡＳ２ａにおける異方性散乱層ＡＳ２の透明部材ＴＰ２からずれて配置されている。

図７Ｃは、図７Ｂで図示した異方性散乱層ＡＳ１の平面図である。
透明部材ＴＰ１及びＴＰ２は、例えば、第２方向Ｙにストライプ状に延在し、第１方向Ｘに交互に配置されている。透明部材ＴＰ１及びＴＰ２の第１方向Ｘの幅は、特に限定されるものではなく、例えば、透明部材ＴＰ１の第１方向Ｘの幅は、透明部材ＴＰ２の第１方向Ｘの幅よりも大きい。

なお、図７Ｃでは、透明部材ＴＰ１及びＴＰ２は第２方向Ｙに延在する例を示したが、これに限定されない。透明部材ＴＰ１及びＴＰ２は、第１方向Ｘに延在する構成であってもよい。
また、図７Ｂ及び図７Ｃは、複数の板状の透明部材ＴＰ２が、透明部材ＴＰ１中に所定間隔で配列された、ルーバー構造を示しているが、これに限定されない。異方性散乱層ＡＳ１は、複数の円柱状の透明部材ＴＰ２が、透明部材ＴＰ１中に配列された、ピラー構造（円柱状構造）であってもよい。

図７Ｄは、散乱層ＦＳにおける散乱が等方的である場合の、入射光の光路の一例を示した表示パネルＰＮＬの断面図である。
図示した例では、散乱層ＦＳは、どのような方向からの入射光でも散乱させる等方性散乱層である。この様な散乱層ＦＳは、図中の光源ＬＳ側から画素電極ＰＥへの入射光を散乱させ、画素電極ＰＥでの反射光を散乱させる機能を有している。散乱層ＦＳは、例えば、光散乱性を有する粘着剤である。

図７Ｅは、図７Ｄに示した散乱層ＦＳの断面図である。
散乱層ＦＳは、等方性散乱層ＩＳを備えている。等方性散乱層ＩＳは、透明部材ＴＰ３と、複数の透明部材ＴＰ４と、を備えている。透明部材ＴＰ４の屈折率は、透明部材ＴＰ３の屈折率と異なる。透明部材ＴＰ４は、例えば球状に形成されているが、その形状は特に限定されるものではなく、柱状や円盤状などの他の形状であってもよい。複数の透明部材ＴＰ４は、透明部材ＴＰ３の中に分散して配置されている。

図７Ｆは、図７Ｅに示した等方性散乱層ＩＳの平面図である。
図７Ｅ及び図７Ｆに図示した様に、複数の透明部材ＴＰ４は、透明部材ＴＰ３の中に分散配置されている。図示した例では、透明部材ＴＰ３中の透明部材ＴＰ４の密度は、第１方向Ｘ及び第２方向Ｙで略均一である。

本構成例において、表示装置ＤＳＰは、平面視で、周辺回路Ｃｒ１から離間した画素回路ＰＣ１と、周辺回路Ｃｒ１と重なる画素電極ＰＥ１と、画素回路ＰＣ１と画素電極ＰＥ１とを電気的に接続する中継配線ＲＬ１と、を備えている。このため、周辺回路Ｃｒ１と重なる領域であっても、表示に寄与することができる。また、周辺回路Ｃｒ１と重なる画素電極ＰＥであっても一対一でそれぞれ個別の画素回路ＰＣに接続されているため、周辺回路Ｃｒ１と重なる領域の画素電極ＰＥは、周辺回路Ｃｒ１から離間する領域の画素電極ＰＥと同等の制御が可能である。さらに、画素電極ＰＥが反射電極ＲＥを備え、駆動部ＤＲと重なる画素電極ＰＥもカラーフィルタ層ＣＦに対向している場合、表示装置ＤＳＰは、周辺回路Ｃｒ１と重なる領域においても、周辺回路Ｃｒ１の内側に位置する領域と同等の表示性能を発揮することができる。これにより、外縁部ＤＡＸ及びＤＡＹの近接する領域においても表示領域ＤＡ中央付近の表示性能を維持した状態で表示領域ＤＡを拡大することができる。

また、例えば、画素回路ＰＣと画素電極ＰＥとの間には絶縁膜１３，１４が位置し、中継配線ＲＬは、絶縁膜１３と絶縁膜１４との間に位置している。この場合、中継配線ＲＬは、下接続部ＣＴａ及び上接続部ＣＴｂの位置でのみ画素回路ＰＣ及び画素電極ＰＥと接触する。このため、中継配線ＲＬは、平面視で駆動部ＤＲ、画素回路ＰＣ、及び画素電極ＰＥと重なって配置されることができる。すなわち、中継配線ＲＬは、平面視で画素回路ＰＣ及び画素電極ＰＥを迂回しなくてもよく、画素回路ＰＣ及び画素電極ＰＥの位置に因らず配置可能である。例えば、画素電極ＰＥ２は、画素回路ＰＣ２から第１方向Ｘに離間し、下接続部ＣＴａ２は、上接続部ＣＴｂ２から第２方向Ｙにも離間している。中継配線ＲＬ２は、他の中継配線ＲＬと接触しない様に第１方向Ｘ及び第２方向Ｙに延在して配置され、複数の画素電極ＰＥと重なっている。すなわち、中継配線ＲＬは、画素回路ＰＣと画素電極ＰＥとが互いに離間している方向だけではなく、画素回路ＰＣと画素電極ＰＥとが互いに離間している方向と交差する方向にも延在してもよいため、中継配線ＲＬは、互いにより離れた位置に配置された画素回路ＰＣと画素電極ＰＥとを接続可能である。

下接続部ＣＴａ１及びＣＴａ２が第１方向Ｘに並んでいる場合、中継配線ＲＬ１及びＲＬ２の屈曲箇所を減らすことができる。これにより、中継配線ＲＬを密に配置することができ、周辺回路Ｃｒ１乃至Ｃｒ４と重なる位置に配置可能な画素電極ＰＥの数を増加させることが可能となる。
また、ピッチＰＴ１がピッチＰＴ２よりも小さい場合、周辺回路Ｃｒ１乃至Ｃｒ４よりも内側の領域に配置可能な画素回路ＰＣの数が増加させることができるため、周辺回路Ｃｒ１乃至Ｃｒ４と重なる位置に配置可能な画素電極ＰＥの数を増加させることが可能となる。

表示装置ＤＳＰは、平面視で、周辺回路Ｃｒ４から離間した画素回路ＰＣ４と、周辺回路Ｃｒ４と重なる画素電極ＰＥ４と、画素回路ＰＣ４と画素電極ＰＥ４とを電気的に接続する中継配線ＲＬ４と、を備えていてもよい。この場合、周辺回路Ｃｒ４と重なる領域であっても、表示に寄与することができる。すなわち、表示領域ＤＡを第１方向Ｘだけではなく第２方向Ｙにも拡大することができる。

なお、表示装置ＤＳＰは、中継配線ＲＬと同じく絶縁膜１３と絶縁膜１４との間に位置する遮光部ＳＨを備えている。遮光部ＳＨは、画素回路ＰＣのトランジスタに入射して誤作動の原因となる外光を遮光することができるため、表示装置ＤＳＰは、表示品位の改善が可能となる。

以上説明した様に、本実施形態によれば、狭額縁化が可能な表示装置ＤＳＰを提供することができる。

次に、画素を構成するセグメントＳＧの一構成例について説明する。ここでのセグメントＳＧとは、画像を表示するために独立して駆動される最小単位に相当し、本実施形態においては、画素電極ＰＥの数と同数のセグメントＳＧが構成されている。例えば、実施の形態２で後述する様に、主画素ＰＸが複数の副画素Ｐを備え、それぞれの副画素Ｐが複数の画素電極ＰＥを備えている場合、それぞれの副画素Ｐは複数のセグメントＳＧによって構成される。

図８は、セグメントＳＧの一構成例を示す図である。
セグメントＳＧは、液晶容量ＣＬＣ、及び、画素回路ＰＣを備えている。液晶容量ＣＬＣは、画素電極ＰＥと共通電極ＣＥとの間で発生する液晶層ＬＣの容量成分を意味している。画素電極ＰＥは、画素回路ＰＣと電気的に接続されている。共通電極ＣＥは、画素電極ＰＥと対向し、図示しないコモン駆動回路と電気的に接続され、コモン電圧Ｖｃｏｍが印加される。

画素回路ＰＣは、３つのスイッチ部ＳＷ１〜ＳＷ３、及び、ラッチ部ＬＴを備えている。スイッチ部ＳＷ１は、例えば、単一のｎチャネルＭＯＳトランジスタによって構成されている。スイッチ部ＳＷ１は、その一端が信号線ＳＬと電気的に接続され、その他端がラッチ部ＬＴと電気的に接続されている。スイッチ部ＳＷ１のオン及びオフは、走査線ＧＬから供給される走査信号によって制御される。すなわち、スイッチ部ＳＷ１は、図１に示した周辺回路Ｃｒ２またはＣｒ４に含まれる走査線駆動回路から走査線ＧＬを介して走査信号φＶが与えられることによってオン（閉）状態となり、図１に示した周辺回路Ｃｒ１またはＣｒ３に含まれる信号線駆動回路から信号線ＳＬを介して供給されるデータ（階調に対応した信号電位）ＳＩＧを取り込む。

ラッチ部ＬＴは、互いに逆向きに並列接続されたインバータＩＶ１及びＩＶ２を備えている。インバータＩＶ１及びＩＶ２の各々は、例えば、ＣＭＯＳインバータによって構成されている。ラッチ部ＬＴは、スイッチ部ＳＷ１によって取り込まれたデータＳＩＧに応じた電位を保持（ラッチ）する。すなわち、ラッチ部ＬＴは、データを保持可能なメモリ部として機能する。

スイッチ部ＳＷ２及びＳＷ３の各々は、例えば、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタが並列に接続されてなるトランスファスイッチによって構成されているが、他の構成のトランジスタを用いて構成することも可能である。スイッチ部ＳＷ２の一端には、コモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが与えられる。スイッチ部ＳＷ３の一端には、コモン電圧Ｖｃｏｍと同相の電圧ＦＲＰが与えられる。スイッチ部ＳＷ２及びＳＷ３の各々の他端は、互いに接続され、且つ、画素電極ＰＥと電気的に接続され、画素回路ＰＣの出力ノードＮｏｕｔとなる。スイッチ部ＳＷ２及びＳＷ３は、ラッチ部ＬＴの保持電位の極性に応じていずれか一方がオン状態となる。これにより、共通電極ＣＥにコモン電圧Ｖｃｏｍが印加されている液晶容量ＣＬＣにおいて、画素電極ＰＥに同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。

図９は、図８に示したセグメントＳＧの動作を説明するためのタイミングチャートを示す図である。
ここでは、液晶層ＬＣに対して電圧が印加されない状態で黒を表示するノーマリーブラックモードを適用した場合を例に説明する。

画素回路ＰＣにおいては、スイッチ部ＳＷ１に対して走査信号φＶが与えられたタイミングで、信号線ＳＬに供給されたデータＳＩＧを取り込み、取り込んだデータＳＩＧに応じた電位をラッチ部ＬＴで保持する。画素回路ＰＣが論理“０”に相当するデータＳＩＧを取り込んだ場合には、ラッチ部ＬＴの保持電位は負極性となる。この場合、スイッチ部ＳＷ２はオフ（開）状態であって、スイッチ部ＳＷ３がオン（閉）状態となり、画素電極ＰＥに対してコモン電圧Ｖｃｏｍと同相の電圧ＦＲＰが印加される。これにより、画素電極ＰＥの画素電位は、共通電極ＣＥのコモン電圧Ｖｃｏｍと同等となる。このため、液晶層ＬＣに対して電圧が印加されず、セグメントＳＧは黒を表示する。

一方、画素回路ＰＣが論理“１”に相当するデータＳＩＧを取り込んだ場合には、ラッチ部ＬＴの保持電位は正極性となる。この場合、スイッチ部ＳＷ３はオフ（開）状態であって、スイッチ部ＳＷ２がオン（閉）状態となり、画素電極ＰＥに対してコモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが印加される。これにより、画素電極ＰＥの画素電位と、共通電極ＣＥのコモン電圧Ｖｃｏｍとの間に電位差が生ずる。つまり、液晶層ＬＣに電圧が印加される。このため、液晶層ＬＣを透過する光が変調され、その一部が表示に寄与するため、セグメントＳＧは白を表示する。

上記の通り、本実施形態においては、画素回路ＰＣ内のメモリ部は、２値のデータ（論理“１”／論理“０”）を記憶することができ、この２値データに基づいてデジタル的に階調を表示することができる。このような２値データを用いたＭＩＰ方式の表示装置で階調表現を行おうとした場合、例えば、１つの副画素を複数のセグメントＳＧによって構成し、複数のセグメントＳＧの面積の組み合わせによって階調表示を実現する面積階調方式が適用され得る。ここで、面積階調方式とは、一例として、面積比を２^０，２^１，２^２，…，２^ｎ−１、という具合に重み付けしたＮ個のセグメントＳＧにより、２^ｎ個の階調を表現する階調表現方式である。

このようなＭＩＰ方式によれば、メモリ部に保持されているデータを用いて副画素の階調が表現されるため、階調を反映した信号電位を画素毎に書き込む書込み動作をフレーム周期で実行する必要がない。このため、表示装置ＤＳＰの消費電力を低減することができる。

また、表示領域ＤＡに表示される表示画面のうち、一部の画素だけを書き換えたい、というニーズがある。この場合、部分的にセグメントＳＧの信号電位を書き換えれば良い。すなわち、書き換える必要のあるセグメントＳＧの画素回路ＰＣのみにデータを転送し、書き換え不要のセグメントＳＧの画素回路ＰＣについてはデータを転送する必要がなくなる。したがって、データ転送量を減らすことができるため、表示装置ＤＳＰの更なる省電力化を図ることができる、という利点もある。

また、ＭＩＰ方式を適用した構成においては、ラッチ部ＬＴの保持電位の極性に応じてスイッチ部ＳＷ２及びＳＷ３のいずれか一方がオン状態となることにより、画素電極ＰＥに対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。これにより、セグメントＳＧには常に一定電圧が印加されることになるため、シェーディングを抑制することができる。

次に、本実施形態において面積階調方式を適用した場合の、表示装置ＤＳＰの構成例について説明する。なお、以下において、実施の形態１と重複する構成については、説明を省略する。また、実施の形態２、及びその変形例は、実施の形態１で説明したのと同様の効果を得ることができる。

［実施の形態２］
図１０は、主画素ＰＸ、及び主画素回路ＣＲの一構成例を示す平面図である。
本図は、表示領域ＤＡの外縁部近傍の領域を拡大して図示した拡大図である。
表示装置ＤＳＰは、複数の主画素ＰＸと、複数の主画素ＰＸをそれぞれ駆動する複数の主画素回路ＣＲと、を備えている。主画素ＰＸは、表示の最小単位を構成する領域に相当する。主画素ＰＸは、図示した例では第１方向Ｘ及び第２方向Ｙに沿ったそれぞれの長さがほぼ等しい正方形状であるが、特に限定されるものではなく、多角形や円形などの他の形状であってもよい。

主画素ＰＸは複数の画素電極ＰＥを備え、主画素回路ＣＲは複数の画素回路ＰＣを備えている。主画素ＰＸの画素電極ＰＥと、主画素ＰＸに対応する主画素回路ＣＲの画素回路ＰＣとは、それぞれ中継配線ＲＬを介して一対一で電気的に接続されている。図示した例では、下接続部ＣＴａは第１方向Ｘに並んでおり、上接続部ＣＴｂも第１方向Ｘに並んでいる。下接続部ＣＴａと上接続部ＣＴｂとは第２方向Ｙで離間しており、複数の下接続部ＣＴａと複数の上接続部ＣＴｂとの間の配線領域ＷＲに中継配線ＲＬが配置され、配線領域ＷＲは第１方向Ｘに延在している。
主画素ＰＸ１は、平面視で周辺回路Ｃｒ１と重なっている。主画素ＰＸ１を駆動する主画素回路ＣＲ１は、平面視で周辺回路Ｃｒ１（駆動部ＤＲ）から離間している。周辺回路ＣＲ１は、第１方向Ｘで主画素ＰＸから離間し、主画素ＰＸに対して第２方向Ｙにもずれている。

図１１は、図１０に示した主画素ＰＸ１における画素電極とカラーフィルタとの位置関係を説明するための平面図である。
主画素ＰＸ１は、面積階調によって輝度が制御される副画素Ｐ１，Ｐ２，Ｐ３，Ｐ４を備えている。副画素Ｐ１乃至Ｐ４は、それぞれ主画素ＰＸ１の中で同じ色を表示する領域に相当し、それぞれ異なる色を表示する。主画素ＰＸ１は、遮光層ＢＭによって区画されている。副画素Ｐ１乃至Ｐ４も、それぞれ遮光層ＢＭによって区画されている。副画素Ｐ１乃至Ｐ４は、長方形（正方形）状であり、副画素Ｐ１乃至Ｐ４の面積はほぼ等しい。図示した例では、副画素Ｐ１乃至Ｐ４は、第１方向Ｘ及び第２方向Ｙに沿ったそれぞれの長さがほぼ等しい正方形状である。

副画素Ｐ１及び副画素Ｐ２は、第１方向Ｘに並んでいる。副画素Ｐ３及び副画素Ｐ４は、第１方向Ｘに並んでいる。また、副画素Ｐ１及び副画素Ｐ３は、第２方向Ｙに並んでいる。副画素Ｐ２及び副画素Ｐ４は、第２方向Ｙに並んでいる。図示した例では、副画素Ｐ１は緑色（Ｇ）を表示するＧ画素であり、副画素Ｐ２は、赤色（Ｒ）を表示するＲ画素であり、副画素Ｐ３は青色（Ｂ）を表示するＢ画素であり、副画素Ｐ４は白色（Ｗ）を表示するＷ画素である。

副画素Ｐ１は、第１方向Ｘで副画素Ｐ２と隣り合い、第２方向Ｙで副画素Ｐ３と隣り合っている。副画素Ｐ４は、副画素Ｐ１の対角に位置し、第１方向Ｘで副画素Ｐ３と隣り合い、第２方向Ｙで副画素Ｐ２と隣り合っている。なお、図１１に示す副画素Ｐ１乃至Ｐ４に対応する色は、一例であり、それぞれ対応する色が別の色であってもよい。ただし、Ｂ画素及びＷ画素は隣り合っていることが好ましい。さらに、Ｒ画素及びＧ画素は隣り合っていることが好ましい。

副画素Ｐ１乃至Ｐ４は、それぞれ３ビットの階調を表現するための３つのセグメントＳＧを備えている。本構成例において、各セグメントＳＧの表示領域とは、各セグメントＳＧに対応する画素電極ＰＥが配置され、遮光層ＢＭによって区画された領域に相当するものとする。各セグメントＳＧの面積とは、各セグメントＳＧの表示領域の面積であるものとする。

主画素ＰＸ１において、副画素Ｐ１乃至Ｐ４は、それぞれ同様の構成を有している。各副画素の構成について、以下により詳細に説明する。なお、副画素Ｐ１を例に説明し、他の副画素Ｐ２乃至Ｐ４についての詳細な説明を省略する。

副画素Ｐ１は、３ビットの階調を表示するための３つのセグメントＳＧ１１乃至ＳＧ１３で構成されている。副画素Ｐ１は、３つの画素電極ＰＥ１１乃至ＰＥ１３で構成された電極群ＥＧ１を備えている。画素電極ＰＥ１１はセグメントＳＧ１１の表示領域に配置され、画素電極ＰＥ１２はセグメントＳＧ１２の表示領域に配置され、画素電極ＰＥ１３はセグメントＳＧ１３の表示領域に配置されている。平面視で、それぞれの画素電極ＰＥ１１乃至画素電極ＰＥ１３は、互いに遮光層ＢＭを介して対向している。

セグメントＳＧ１１の面積は、３ビットの面積階調における最下位のビット（例えば２^０）に相当する表示領域である。セグメントＳＧ１３の面積は、３ビットの面積階調における最上位のビット（例えば２^２）に相当する表示領域である。セグメントＳＧ１２の面積は、３ビットの面積階調における中間のビット（例えば２¹）に相当する表示領域である。これらのセグメントＳＧ１１乃至ＳＧ１３の組み合わせにより、３ビットの面積階調表示が可能となる。

セグメントＳＧ１２の面積はセグメントＳＧ１１の面積よりも大きく、セグメントＳＧ１３の面積はセグメントＳＧ１２の面積よりも大きい。同様に、画素電極ＰＥ１２の面積は画素電極ＰＥ１１の面積よりも大きく、画素電極ＰＥ１３の面積は画素電極ＰＥ１２の面積よりも大きい。セグメントＳＧ１１、セグメントＳＧ１２、及び、セグメントＳＧ１３の面積比は、例えば、１：２：４（＝２^０：２^１：２^２）である。または、画素電極ＰＥ１１、画素電極ＰＥ１２、及び、画素電極ＰＥ１３の面積比が、１：２：４（＝２^０：２^１：２^２）である。なお、画素電極ＰＥ１１乃至ＰＥ１３の面積比の組み合わせ、またはセグメントＳＧ１１乃至セグメントＳＧ１３の面積比の組み合わせは、上記の例に限定されるものではない。

副画素Ｐ１は、カラーフィルタＣＦ１１乃至ＣＦ１３で構成されたカラーフィルタＣＦ１を備えており、カラーフィルタＣＦ１は例えば緑色カラーフィルタである。第３方向Ｚにおいて、カラーフィルタＣＦ１は、電極群ＥＧ１と対向しており、カラーフィルタＣＦ１１乃至ＣＦ１３は、それぞれ画素電極ＰＥ１１乃至ＰＥ１３と対向している。平面視で、それぞれのカラーフィルタＣＦ１１乃至ＣＦ１３の間には遮光層ＢＭが配置されている。カラーフィルタＣＦ１１乃至ＣＦ１３は、互いに離間していてもよく、一体に形成されていてもよい。なお、電極群ＥＧ１及びカラーフィルタＣＦ１は、図１０で図示した周辺回路Ｃｒ１と平面視で重なっている。

副画素Ｐ２は、セグメントＳＧ２１乃至２３で構成されており、画素電極ＰＥ２１乃至ＰＥ２３で構成された電極群ＥＧ２を備えている。副画素Ｐ２は、カラーフィルタＣＦ２１乃至ＣＦ２３で構成され、且つ電極群ＥＧ２と重なる赤色のカラーフィルタＣＦ２を備えている。副画素Ｐ３は、セグメントＳＧ３１乃至３３で構成されており、画素電極ＰＥ３１乃至ＰＥ３３で構成された電極群ＥＧ３を備えている。副画素Ｐ３は、カラーフィルタＣＦ３１乃至ＣＦ３３で構成され、且つ電極群ＥＧ３と重なる青色のカラーフィルタＣＦ３を備えている。副画素Ｐ４は、セグメントＳＧ４１乃至４３で構成されており、画素電極ＰＥ４１乃至ＰＥ４３で構成された電極群ＥＧ４を備えている。副画素Ｐ４は、カラーフィルタＣＦ４１乃至ＣＦ４３で構成され、且つ電極群ＥＧ４と重なる白色のカラーフィルタＣＦ４を備えている。

なお、副画素Ｐ１乃至Ｐ４の色がＲＧＢＷとは異なる場合、それぞれのカラーフィルタＣＦ１乃至ＣＦ４の色を変えればよい。

図１２は、図１０に示した主画素ＰＸ１における電極群ＥＧ１乃至ＥＧ４の一構成例を示す平面図である。
主画素ＰＸ１は、第１方向Ｘに延在し、副画素Ｐ１とＰ３との間、及び副画素Ｐ２とＰ４との間に位置する境界線Ｂ１を有している。また、主画素ＰＸ１は、第２方向Ｙに延在し、副画素Ｐ１とＰ２との間、及び副画素Ｐ２とＰ４との間に位置する境界線Ｂ２を有している。電極群ＥＧ１乃至ＥＧ４のレイアウトは特に限定されるものではないが、図示した例では、電極群ＥＧ３及びＥＧ４は、境界線Ｂ１を対称軸として、それぞれ電極群ＥＧ１及びＥＧ２と線対称なレイアウトの構成を有している。また、電極群ＥＧ２及びＥＧ４は、境界線Ｂ２を対称軸として、それぞれ電極群ＥＧ１及びＥＧ３と線対称なレイアウトの構成を有している。また、電極群ＥＧ１乃至ＥＧ４は、それぞれ、境界線Ｂ１と境界線Ｂ２との交点ＸＰを対称点として、点対称なレイアウトの構成を有している。

次に、副画素Ｐ１を例に挙げて電極群ＥＧ１の構成を説明する。他の電極群ＥＧ２乃至ＥＧ４の構成の説明については省略する。

画素電極ＰＥ１１は四角形状であり、画素電極ＰＥ１１の交差する２辺がそれぞれ境界線Ｂ１及びＢ２に近接している。画素電極ＰＥ１２は、画素電極ＰＥ１１の４辺のうち境界線Ｂ１及びＢ２から離間する側に位置し交差する２辺に沿って配置されたＬ字型である。画素電極ＰＥ１３は、画素電極ＰＥ１２の画素電極ＰＥ１１に隣接する２辺に対向する他の２辺に沿って配置されたＬ字形である。画素電極ＰＥ１１は、画素電極ＰＥ１２の交点ＸＰに近接する側に配置され、画素電極ＰＥ１３は、画素電極ＰＥ１２の交点ＸＰから離間する側に配置されている。

画素電極ＰＥ１１及びＰＥ１２で形成される図形（長方形）は、画素電極ＰＥ１１の相似形である。画素電極ＰＥ１１乃至ＰＥ１３で形成される図形（長方形）は、画素電極ＰＥ１１及びＰＥ１２で形成される図形（長方形）の相似形である。このため、中間階調における副画素Ｐ１の発光領域の形状の変化を抑制することができる。

上接続部ＣＴｂ１１は、画素電極ＰＥ１１と図１０に図示した中継配線ＲＬ１１とを電気的に接続する。上接続部ＣＴｂ１２は、画素電極ＰＥ１２と図１０に図示した中継配線ＲＬ１２とを電気的に接続する。上接続部ＣＴｂ１３は、画素電極ＰＥ１３と図１０に図示した中継配線ＲＬ１３とを電気的に接続する。上接続部ＣＴｂ１１乃至ＣＴｂ１３は、それぞれ画素電極ＰＥ１１乃至ＰＥ１３の、電極群ＥＧ３に隣接する側の端部に配置され、境界線Ｂ１に沿って第１方向Ｘに並んでいる。

電極群ＥＧ２に配置された上接続部ＣＴｂ２１乃至ＣＴｂ２３は、電極群ＥＧ２の電極群ＥＧ４に隣接する側の端部に配置され、境界線Ｂ１に沿って第１方向Ｘに並んでいる。上接続部ＣＴｂ１１乃至ＣＴｂ１３、及び上接続部ＣＴｂ１１乃至ＣＴｂ１３は、同一直線上に位置している。画素電極ＥＧ３に配置された上接続部ＣＴｂ３１乃至ＣＴｂ３３は、電極群ＥＧ１及びＥＧ３の構成が境界線Ｂ１を挟んで線対称であるため、電極群ＥＧ３の電極群ＥＧ１に隣接する側の端部に配置され、境界線Ｂ１に沿って第１方向Ｘに並んでいる。画素電極ＥＧ４に配置された上接続部ＣＴｂ４１乃至ＣＴｂ４３についても、上接続部ＣＴｂ３１乃至ＣＴｂ３３と同様である。上接続部ＣＴｂ３１乃至ＣＴｂ３３、及びＣＴｂ４１乃至ＣＴｂ４３は、同一直線上に位置している。

以上のことから、図示した例において、上接続部ＣＴｂは、副画素Ｐ１乃至Ｐ４の第２方向Ｙにおける端部に配置され、主画素ＰＸ１の第２方向Ｙにおける中央部に配置され、第１方向Ｘに並んでいる。

図１３は、図１０に示した主画素回路ＣＲ１における回路群ＣＧ１乃至ＣＧ４の一構成例を示す模式図である。
ここでは、画素回路ＰＣは、図中の一点鎖線で示した領域に形成されるものとし、その具体的な構成の図示は省略するが、図８に示した等価回路を実現できれば如何なる構成であっても良い。図示した例において、第１方向Ｘに並ぶ画素回路ＰＣは、いずれも同一レイアウトの構成を有している。また、第２方向Ｙに隣り合う画素回路ＰＣは、第１方向Ｘに延在する直線を対称軸として、互いに線対称なレイアウトの構成を有している。図示した例では、信号線ＳＬ１乃至ＳＬ３が対称軸に相当する。一例では、１つの画素回路ＰＣは、隣り合う２本の信号線ＳＬと、隣り合う２本の走査線ＧＬとで区画された領域に形成されるが、この例に限らず、電圧ＦＲＰあるいは電圧ＸＦＲＰを供給するための配線などの他の配線によって区画されたものであっても良い。

画素回路ＰＣ１１乃至ＰＣ１３、及び、画素回路ＰＣ２１乃至ＰＣ２３は、それぞれ第１方向Ｘに沿った長さが第２方向Ｙに沿った長さより短い領域に形成され、且つ、第１方向Ｘに並んでいる。画素回路ＰＣ３１乃至ＰＣ３３、及び、画素回路ＰＣ４１乃至ＰＣ４３は、それぞれ第１方向Ｘに沿った長さが第２方向Ｙに沿った長さより短い領域に形成され、且つ、第１方向Ｘに並んでいる。

画素回路ＰＣ１１乃至ＰＣ１３は、副画素Ｐ１の電極群ＥＧ１を駆動する回路群ＣＧ１を構成している。画素回路ＰＣ２１乃至ＰＣ２３は、副画素Ｐ２の電極群ＥＧ２を駆動する回路群ＣＧ２を構成している。画素回路ＰＣ３１乃至ＰＣ３３は、副画素Ｐ３の電極群ＥＧ３を駆動する回路群ＣＧ３を構成している。画素回路ＰＣ４１乃至ＰＣ４３は、副画素Ｐ４の電極群ＥＧ４を駆動する回路群ＣＧ４を構成している。回路群ＣＧ２は回路群ＣＧ１と第１方向Ｘで隣り合い、回路群ＣＧ４は回路群ＣＧ３と第１方向Ｘで隣り合っている。回路群ＣＧ３は回路群ＣＧ１と第２方向Ｙで隣り合い、回路群ＣＧ４は回路群ＣＧ２と第２方向Ｙで隣り合っている。

画素回路ＰＣに対応する領域には、平面視で、図８で説明したラッチ部ＬＴと、図１０で説明した下接続部ＣＴａと、が配置されている。ラッチ部ＬＴと下接続部ＣＴａとは、例えば、第２方向Ｙに隣り合って並んでいる。次に、回路群ＣＧ１を例に、画素回路ＰＣの構成について説明する。

画素回路ＰＣ１１乃至ＰＣ１３は、それぞれ、ラッチ部ＬＴ１１乃至ＬＴ１３と、下接続部ＣＴａ１１乃至ＣＴａ１３と、を備えている。ラッチ部ＬＴ１１乃至ＬＴ１３は、平面視で、それぞれ画素回路ＰＣ１１乃至ＰＣ１３の中央部に配置されている。下接続部ＣＴａ１１は、画素回路ＰＣ１１と図１０に図示した中継配線ＲＬ１１とを電気的に接続している。下接続部ＣＴａ１２は、画素回路ＰＣ１２と図１０に図示した中継配線ＲＬ１２とを電気的に接続している。下接続部ＣＴａ１３は、画素回路ＰＣ１３と図１０に図示した中継配線ＲＬ１３とを電気的に接続している。下接続部ＣＴａ１１乃至ＣＴａ１３は、それぞれラッチ部ＬＴ１１乃至ＬＴ１３と第２方向Ｙで並び、平面視で信号線ＳＬ１にラッチ部ＬＴ１１乃至ＬＴ１３よりも近接する位置に配置されている。すなわち、下接続部ＣＴａ１１乃至ＣＴａ１３は、それぞれ画素回路ＰＣ１１乃至ＰＣ１３の第２方向Ｙにおける端部のうち、回路群ＣＧ３に隣接する側の端部に配置され、第１方向Ｘに並んでいる。

回路群ＣＧ２は回路群ＣＧ１と同じレイアウトの構成を有しており、回路群ＣＧ３及びＣＧ４は、信号線ＳＬ２を対称軸として、回路群ＣＧ３及びＣＧ４と線対称なレイアウトの構成を有している。すなわち、回路群ＣＧ２に配置された下接続部ＣＴａ２１乃至ＣＴａ２３は、信号線ＳＬ１にラッチ部ＬＴ２１乃至ＬＴ２３よりも近接する位置に配置され、第１方向Ｘに並んでいる。下接続部ＣＴａ１１乃至ＣＴａ１３、及びＣＴａ２１乃至ＣＴａ２３は、同一直線上に位置している。回路群ＣＧ３に配置された下接続部ＣＴａ３１乃至ＣＴａ３３は、信号線ＳＬ３にラッチ部ＬＴ３１乃至ＬＴ３３よりも近接する位置に配置されている。回路群ＣＧ４についても、回路群ＣＧ３と同様である。下接続部ＣＴａ３１乃至ＣＴａ３３、及びＣＴａ４１乃至ＣＴａ４３は、第１方向Ｘに並び、同一直線上に位置している。

以上のことから、図示した例では、主画素回路ＣＲ１に配置された下接続部ＣＴａは、回路群ＣＧ１乃至ＣＧ４において第２方向Ｙにおける端部に配置され、主画素回路ＣＲ１の第２方向Ｙにおける端部に配置され、第１方向Ｘに並んでいる。

本構成例においては、上接続部ＣＴｂ及び下接続部ＣＴａは、第１方向Ｘに並んでいる。下接続部ＣＴａ及び上接続部ＣＴｂは、それぞれ同一直線状に配置されており、第２方向Ｙに離間しているので、第１方向Ｘに延在する配線領域ＷＲを確保することができる。このため、配線領域ＷＲが分散している場合と比べて、より長い中継配線ＲＬを配置可能であり、電極群ＥＧ１をより回路群ＣＧ１から離れた位置に配置することができる。すなわち、表示領域ＤＡの平面視で駆動部ＤＲと重なる領域を拡大することができる。

一例として、主画素ＰＸ１に配置された上接続部ＣＴｂは、各電極群ＥＧ１乃至ＥＧ４の第２方向Ｙにおける端部において第１方向Ｘに並んで配置されており、主画素ＰＸ１の第２方向Ｙにおける中央部に相当する境界線Ｂ１近傍に境界線Ｂ１に沿って並んで配置されている。また、主画素回路ＣＲ１に配置された下接続部ＣＴａは、各回路群ＣＧ１乃至ＣＧ４の第２方向Ｙにおける端部に配置されており、主画素回路ＣＲ１の第２方向Ｙにおける端部に並んでいる。このため、配線領域ＷＲの第２方向Ｙの幅を広くすることができる。なお、図１０で図示した例では、主画素ＰＸ１が主画素回路ＣＲ１から第２方向Ｙにずれているため、電極群ＥＧ１は、回路群ＣＧ１から第２方向Ｙにずれている。この結果として、電極群ＥＧ１と回路群ＣＧ１とを接続する中継配線ＲＬ１１乃至ＲＬ１３が配置される配線領域ＷＲを更に広げることができる。

図１４は、表示パネルＰＮＬにおける主画素ＰＸ、及び主画素回路ＣＲの配置例を示す図である。
外縁部ＤＡＸの近傍において第１方向Ｘの額縁領域を狭小化する場合、表示領域ＤＡは、図示する様な領域Ｒ１及びＲ２を有していることが望ましい。２つの領域Ｒ１は、それぞれ外縁部ＤＡＸに沿って配置されている。領域Ｒ２は、第１方向Ｘにおいて、表示領域ＤＡの中央部に位置し、領域Ｒ１の間に位置している。

複数の主画素ＰＸが第１方向Ｘ及び第２方向Ｙに並んで配置され、複数の主画素回路ＣＲも第１方向Ｘ及び第２方向Ｙに並んで配置されている。領域Ｒ１では、主画素ＰＸは、平面視で対応する主画素回路ＣＲから第１方向Ｘにずれている。主画素ＰＸと主画素回路ＣＲとの第１方向Ｘのずれは、領域Ｒ２に近い位置では小さく、外縁部ＤＡＸに近い位置では大きい。周辺回路Ｃｒ１及びＣｒ３と重なる領域では、主画素ＰＸと主画素回路ＣＲとの第１方向Ｘのずれは、主画素ＰＸの第１方向の幅よりも大きくなり、前述した様に、主画素ＰＸが平面視で主画素回路ＣＲから離間している。一方、領域Ｒ２では、主画素ＰＸは、平面視で対応する主画素回路ＣＲから第１方向Ｘにずれていない。

図示した例では、領域Ｒ１の主画素ＰＸに配置された画素電極ＰＥのレイアウトの構成は、領域Ｒ２の主画素ＰＸに配置されたものと同様である。領域Ｒ１の主画素回路ＣＲのレイアウトの構成は領域Ｒ２のものと同様であり、第１方向Ｘに並んだ画素回路ＰＣのレイアウトの構成は、領域Ｒ１であっても領域Ｒ２であっても同様である。下接続部ＣＴａは、領域Ｒ１及びＲ２に亘って第１方向Ｘに並び、上接続部ＣＴｂは領域Ｒ１及びＲ２に亘って第１方向Ｘに並び、下接続部ＣＴａから第２方向Ｙに離間している。中継配線ＲＬのレイアウトの構成は、領域Ｒ１と領域Ｒ２とで異なっており、領域Ｒ１の中継配線ＲＬは第１方向Ｘ及び第２方向Ｙに延在するＬ字状に配置され、領域Ｒ２の中継配線ＲＬは第２方向Ｙに延在する直線状に配置されている。

領域Ｒ１において、中継配線ＲＬの密度が高い領域と低い領域とが、第２方向Ｙに交互に並んでいる。下接続部ＣＴａに近接する領域では、第１方向Ｘに延在する中継配線ＲＬの密度が高く、下接続部ＣＴａから離間する領域では、第１方向Ｘに延在する中継配線ＲＬの密度が低い。中継配線ＲＬの密度が高い領域では、中継配線ＲＬの密度が低い領域に比べて、画素電極ＰＥの中継配線ＲＬと対向する側とは反対側の表面が隆起する場合がある。すなわち、複数の画素電極ＰＥの表面に、第２方向Ｙに沿って周期的な凹凸形状が形成される場合がある。この場合、画素電極ＰＥの表面の凹凸によって反射ムラが生じ、領域Ｒ１にスジ状の表示ムラが生じる恐れがある。しかし、表示装置ＤＳＰは、図７Ａ乃至７Ｆに図示した散乱層ＦＳを備えることで、画素電極ＰＥで反射された反射光を散乱させることができるため、図１４に図示した構成例であっても、領域Ｒ１における表示ムラの発生を抑制することができる。

［変形例］
次に、実施の形態２で示した構成の変形例について説明する。以下の変形例においても、副画素Ｐ１を例に挙げて構成の説明を行い、副画素Ｐ２乃至Ｐ４の詳細な説明は省略する。なお、このような変形例においても、実施の形態２で説明したのと同様の効果が得られる。

［第１変形例］
図１５は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第１変形例を示す図である。
本変形例は、主画素ＰＸ１と主画素回路ＣＲ１とが第２方向Ｙにずれていない点で図１０に図示した構成例と相違している。本変形例においては、主画素回路ＣＲ１に配置された下接続部ＣＴａは、主画素ＰＸ１の画素電極ＰＥと第１方向Ｘで対向している。

図１６は、図１２に示した電極群ＥＧ１乃至ＥＧ４の構成の第１変形例を示す図である。
図１６で図示した電極群ＥＧ１乃至ＥＧ４は、図１５で図示した主画素ＰＸ１に備えられた電極群である。本変形例は、画素電極ＰＥ１１，ＰＥ２１，ＰＥ３１，ＰＥ４１の位置が、図１２に図示した構成例と相違している。
３つの画素電極ＰＥ１１乃至ＰＥ１３のうち最も小さい画素電極ＰＥ１１が、副画素Ｐ１の中央に配置されている。中間の大きさの画素電極ＰＥ１２は、画素電極ＰＥ１１の交差する２辺に沿って配置されている。最も大きい画素電極ＰＥ１３は、画素電極ＰＥ１１の他の交差する２辺に沿って配置されている。画素電極ＰＥ１２は、画素電極ＰＥ１１の交点ＸＰに近接する側に配置され、画素電極ＰＥ１３は、画素電極ＰＥ１１の交点ＸＰから離間する側に配置されている。
上接続部ＣＴｂ１１は、画素電極ＰＥ１１の中央部に配置されている。上接続部ＣＴｂ１１乃至ＣＴｂ１３は、電極群ＥＧ１の第２方向Ｙにおける中央部において第１方向Ｘに並び、同一直線上に位置している。

［第２変形例］
図１７は、図１２に示した電極群ＥＧ１乃至ＥＧ４の構成の第２変形例を示す図である。
本変形例は、画素電極ＰＥ１１，ＰＥ２１，ＰＥ３１，ＰＥ４１がそれぞれ副画素Ｐ１乃至Ｐ４の境界線Ｂ１と近接する側の反対側に位置している点で、図１２に図示した構成例と相違している。
画素電極ＰＥ１１は、境界線Ｂ２に隣接し、境界線Ｂ１から離間している。画素電極ＰＥ１２は、画素電極ＰＥ１１の交差する２辺に沿って配置されたＬ字形である。画素電極ＰＥ１１の画素電極ＰＥ１２と隣接する２辺は、境界線Ｂ１と対向する側の１辺、及び、境界線Ｂ２と隣接する側とは反対側の１辺である。画素電極ＰＥ１３は、画素電極ＰＥ１２の画素電極ＰＥ１１に隣接する２辺に対向する他の２辺に沿って配置されたＬ字形である。画素電極ＰＥ１３は、境界線Ｂ１及びＢ２に隣接している。
上接続部ＣＴｂ１１乃至ＣＴｂ１３は、それぞれ、画素電極ＰＥ１１乃至ＰＥ１３の、電極群ＥＧ３と隣接する側とは反対側の端部に配置されている。主画素ＰＸ１の上接続部ＣＴｂは、主画素ＰＸ１の第２方向Ｙにおける端部に配置され、第１方向Ｘに並んでいる。

［第３変形例］
図１８は、図１２に示した電極群ＥＧ１乃至ＥＧ４の構成の第３変形例を示す図である。
本変形例は、各画素電極ＰＥの形状がストライプ状である点で、図１２に図示した構成例と相違している。
画素電極ＰＥ１１乃至ＰＥ１３は、それぞれ、第１方向Ｘに並び、第２方向Ｙに延在して境界線Ｂ１に隣接している。画素電極ＰＥ１３は、境界線Ｂ２から離間して配置されている。画素電極ＰＥ１１は、画素電極ＰＥ１３と境界線Ｂ２との間に位置している。画素電極ＰＥ１２は、画素電極ＰＥ１１と境界線Ｂ２との間に位置している。
上接続部ＣＴｂ１１乃至ＣＴｂ１３は、図１７で説明した変形例同様、電極群ＣＧ１の電極群ＣＧ３に隣接する側とは反対側の端部に配置され、第１方向Ｘに並んでいる。

次に、上接続部ＣＴｂが第１方向Ｘに並んでいない変形例を図１９及び図２０に図示する。

［第４変形例］
図１９は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第４変形例を示す図である。
図１９では、複数の上接続部ＣＴｂの一部が、第１方向Ｘに並ばず、第２方向Ｙでずれている構成を示す。さらに具体的には、図１９は、領域Ｒ１において上接続部ＣＴｂが第１方向Ｘに並ばない構成の例である。また図１９の副画素のレイアウトは、図１６と同様である。
図１９に図示した変形例においては、中継配線ＲＬは、互いの干渉を避ける様に配置されている。本変形例においても、前述の様に、図１０で図示した構成例と同様の効果を得ることができる。

［第５変形例］
図２０は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第５変形例を示す図である。
図２０では、複数の上接続部ＣＴｂの一部が、第１方向Ｘに並ばず、第２方向Ｙでずれている構成を示す。さらに具体的には、図２０は、領域Ｒ１において上接続部ＣＴｂが第１方向Ｘに並ばない構成の例である。また図１９の副画素のレイアウトは、図１２と同様である。
図２０に図示した変形例においては、中継配線ＲＬは、互いの干渉を避ける様に配置されている。本変形例においても、前述の様に、図１０で図示した構成例と同様の効果を得ることができる。

［第６変形例］
図２１は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第６変形例を示す図である。
本変形例は、領域Ｒ２に配置された電極群ＥＧ５のレイアウトの構成が領域Ｒ１に配置された電極群ＥＧ１のレイアウトの構成と異なっている点で、図１４に図示した構成例と相違している。

主画素ＰＸ１は領域Ｒ１に配置され、主画素ＰＸ２は領域Ｒ２に配置されている。主画素ＰＸ１及びＰＸ２は、第１方向Ｘに並んでいる。電極群ＥＧ１は、主画素ＰＸ１に備えられた副画素Ｐ１を構成している。電極群ＥＧ５は、主画素ＰＸ５に備えられ、且つ、副画素Ｐ１と同じ色を表示する副画素Ｐ５を構成している。図示した例では、副画素Ｐ１及びＰ５はＧ画素であり、電極群ＥＧ１及びＥＧ５は共に緑色のカラーフィルタと重なっている。

図示した例では、電極群ＥＧ５は、図１６に図示したレイアウトで構成され、電極群ＥＧ１は、図１８に図示したレイアウトで構成されている。回路群ＣＧ５を構成する画素回路ＰＣ５１乃至ＰＣ５３は、電極群ＥＧ５のレイアウトに合う様に構成されている。したがって、副画素Ｐ５の下接続部ＣＴａ及び上接続部ＣＴｂは、副画素Ｐ５の第２方向Ｙにおける中央部に配置されている。下接続部ＣＴａは、領域Ｒ１及びＲ２に亘って第１方向Ｘに並んでいるが、上接続部ＣＴｂは、領域Ｒ１と領域Ｒ２とで第２方向Ｙにずれている。

本変形例によれば、それぞれの電極群ＥＧに対応する上接続部ＣＴｂの位置を、領域Ｒ１と領域Ｒ２とで変えることができる。この場合、領域Ｒ１における中継配線ＲＬのレイアウトの自由度を向上させることができるため、主画素ＰＸ１と主画素回路ＣＲ１とは、互いにより離れた位置に配置されることが可能となる。

［第７変形例］
図２２は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第７変形例を示す図である。
本変形例は、図２１の説明と同様に、領域Ｒ１とＲ２とで電極群ＥＧのレイアウトの構成が異なっている。図示した例では、電極群ＥＧ５は図１２で図示したレイアウトで構成され、電極群ＥＧ１は図１７で図示したレイアウトで構成されている。
図２２で説明した変形例においても、図２１の説明と同様の効果を得ることができる。

［第８変形例］
図２３は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第８変形例を示す図である。
本変形例は、図２１の説明と同様に、領域Ｒ１とＲ２とで電極群ＥＧのレイアウトの構成が異なっている。図示した例では、電極群ＥＧ５は図１６で図示したレイアウトで構成され、電極群ＥＧ１は図１２で図示したレイアウトで構成されている。
図２３で説明した変形例においても、図２１の説明と同様の効果を得ることができる。

［第９変形例］
図２４は、図１０に示した主画素ＰＸ、及び主画素回路ＣＲの構成の第９変形例を示す図である。
本変形例は、平面視における主画素ＰＸ１の面積が主画素ＰＸ２の面積と異なる点で、図１４で説明した構成例と相違している。
平面視で、駆動部ＤＲと重なる主画素ＰＸ１と、駆動部ＤＲから離間した主画素ＰＸ２とを比較した場合、主画素ＰＸ１及びＰＸ２の第２方向Ｙの幅は、互いに等しい。主画素ＰＸ１の第１方向Ｘの幅はピッチＰＴ３であり、主画素ＰＸ２の第１方向Ｘの幅はピッチＰＴ４である。ピッチＰＴ３の大きさはピッチＰＴ４の大きさと異なり、図示した例ではピッチＰＴ３がピッチＰＴ４よりも大きい。

このような変形例によれば、駆動部ＤＲと主画素ＰＸとが重なる領域の大きさを調整することができる。また、駆動部ＤＲと重なる様に配置される主画素ＰＸの数を減少させることができる。

［実施の形態３］
本実施形態では、実施の形態１及び２で説明した表示装置ＤＳＰの適用例について説明する。
図２５は、マルチディスプレイシステムの構成例を示す図である。
図示したマルチディスプレイシステムは、映像信号出力装置ＶＤ、及び、表示装置ＤＳＰ１乃至ＤＳＰ４を備えている。映像信号出力装置ＶＤは、ケーブルを介して表示装置ＤＳＰ１乃至ＤＳＰ４とそれぞれ接続されている。表示装置ＤＳＰ１乃至ＤＳＰ４は、いずれも、上記した本実施形態の表示装置ＤＳＰと同一に構成されている。表示装置ＤＳＰ１乃至ＤＳＰ４は、それぞれ表示領域ＤＡ１乃至ＤＡ４と、実装部ＭＴ１乃至ＭＴ４と、を備えている。
図示した例では、表示装置ＤＳＰ１乃至ＤＳＰ４は、それぞれの実装部が隣接する表示装置間に配置されないような向きで並んでいる。すなわち、表示装置ＤＳＰ１及びＤＳＰ２は第１方向Ｘに並び、表示装置ＤＳＰ３及びＤＳＰ４は第１方向Ｘに並び、表示装置ＤＳＰ１及びＤＳＰ３は第２方向Ｙに並び、表示装置ＤＳＰ２及びＤＳＰ４は第２方向Ｙに並んでいる。但し、表示装置ＤＳＰ１及びＤＳＰ３は、それぞれの表示領域ＤＡ１及びＤＡ３が隣り合うように配置され、表示領域ＤＡ１及びＤＡ３の間には実装部ＭＴ１及びＭＴ３のいずれも位置していない。同様に、表示装置ＤＳＰ２及びＤＳＰ４も、それぞれの表示領域ＤＡ２及びＤＡ４が隣り合うように配置されている。なお、実施の形態２で示した表示装置ＤＳＰを用いてマルチディスプレイを構成する場合、表示装置ＤＳＰは、互いの領域Ｒ１が近接する、すなわち互いのＤＡＸが対向する様に配置されることが望ましい。

このような構成例によれば、表示装置ＤＳＰ１乃至ＤＳＰ４のそれぞれの表示領域ＤＡ１乃至ＤＡ４が近接して隣り合う。しかも、それぞれの表示装置ＤＳＰ１乃至ＤＳＰ４は上記の通り狭額縁化されているため、隣り合う表示領域ＤＡ１乃至ＤＡ４の間隔を小さくすることができる。このため、表示領域ＤＡ１乃至ＤＡ４間での表示画像の途切れを視認しにくくすることができ、表示品位を改善することが可能となる。

以上説明したように、本実施形態によれば、狭額縁化が可能な表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

本明細書にて開示した構成から得られる表示装置の一例を以下に付記する。
（１）
駆動部と、
平面視で前記駆動部から離間し、前記駆動部と電気的に接続された第１画素回路と、
平面視で前記駆動部から前記第１画素回路よりも離間し、前記駆動部と電気的に接続された第２画素回路と、
平面視で前記駆動部と重なる第１画素電極と、
平面視で前記第１画素回路と重なる第２画素電極と、
前記第１画素回路と前記第１画素電極とを電気的に接続する第１中継配線と、
前記第２画素回路と前記第２画素電極とを電気的に接続する第２中継配線と、を備えている、表示装置。
（２）
前記第１画素回路と前記第１中継配線との間、及び前記第２画素回路と前記第２中継配線との間に位置する第１絶縁膜と、
前記第１中継配線と前記第１画素電極との間、及び前記第２中継配線と前記第２画素電極との間に位置する第２絶縁膜と、
前記第１絶縁膜を貫通し、前記第１画素回路と前記第１中継配線とを電気的に接続する第１下接続部と、
前記第２絶縁膜を貫通し、前記第１中継配線と前記第１画素回路とを電気的に接続する第１上接続部と、を備え、
前記第１画素電極は、前記第１画素回路から第１方向に離間し、
前記第１下接続部は、前記第１上接続部から前記第１方向と交差する第２方向にも離間している、（１）に記載の表示装置。
（３）
前記第１絶縁膜を貫通し、前記第２画素回路と前記第２中継配線とを電気的に接続する第２下接続部と、を備え、
前記第１及び第２画素回路は、前記第１方向に並び、
前記第１及び第２下接続部は、前記第１方向に並んでいる、（２）に記載の表示装置。
（４）
前記駆動部から前記第２画素回路よりも離間した第３画素回路と、
前記第３画素回路と平面視で重なり、前記第３画素回路と電気的に接続された第３画素電極と、
前記第１絶縁膜を貫通し、前記第３画素回路と前記第３画素電極とを電気的に接続する第３下接続部と、を備え、
前記第１下接続部は、第１ピッチで他の下接続部と前記第１方向に隣り合い、
前記第２下接続部は、前記第１ピッチよりも大きい第２ピッチで他の下接続部と前記第１方向に隣り合っている、（３）に記載の表示装置。
（５）
平面視で前記駆動部から離間し、前記駆動部と電気的に接続された第４画素回路と、
平面視で、前記第４画素回路から前記第２方向に離間し、前記駆動部と重なる第４画素電極と、
前記第１絶縁膜と前記第２絶縁膜の間に位置し、前記第４画素回路と前記第４画素電極とを電気的に接続する第４中継配線と、を備えている、（２）乃至（４）のいずれか１項に記載の表示装置。
（６）
前記第１及び第２中継配線と同一層上に位置し、前記第１及び第２中継配線から離間し、遮光性を有する遮光部を備えている、（１）乃至（５）のいずれか１項に記載の表示装置。
（７）
駆動部と、
それぞれ前記駆動部と電気的に接続された第１乃至第３画素回路を有し、平面視で前記駆動部から離間した第１回路群と、
第１画素電極と、前記第１画素電極よりも面積が大きい第２画素電極と、前記第２画素電極よりも面積が大きい第３画素電極を有し、平面視で前記駆動部と重なる第１電極群と、
前記第１画素回路と前記第１画素電極とを電気的に接続する第１中継配線と、
前記第２画素回路と前記第２画素電極とを電気的に接続する第２中継配線と、
前記第３画素回路と前記第３画素電極とを電気的に接続する第３中継配線と、を備えている、表示装置。
（８）
前記第１画素回路と前記第１中継配線との間、前記第２画素回路と前記第２中継配線との間、及び前記第３画素回路と前記第３中継配線との間に位置する第１絶縁膜と、
前記第１中継配線と前記第１画素電極との間、前記第２中継配線と前記第２画素電極との間、及び前記第３中継配線と前記第３画素電極との間に位置する第２絶縁膜と、
前記第１絶縁膜を貫通し、前記第１画素回路と前記第１中継配線とを電気的に接続する第１下接続部と、
前記第１絶縁膜を貫通し、前記第２画素回路と前記第２中継配線とを電気的に接続する第２下接続部と、
前記第１絶縁膜を貫通し、前記第３画素回路と前記第３中継配線とを電気的に接続する第３下接続部と、
前記第２絶縁膜を貫通し、前記第１中継配線と前記第１画素電極とを電気的に接続する第１上接続部と、
前記第２絶縁膜を貫通し、前記第２中継配線と前記第２画素電極とを電気的に接続する第２上接続部と、
前記第２絶縁膜を貫通し、前記第３中継配線と前記第３画素電極とを電気的に接続する第３上接続部と、を備え、
前記第１乃至第３画素回路は、第１方向に並び、
前記第１電極群は、平面視で前記第１回路群から前記第１方向に離間し、
前記第１乃至第３下接続部は、前記第１方向に並び、平面視でそれぞれ前記第１乃至第３上接続部から前記第１方向と交差する第２方向にも離間している、（７）に記載の表示装置。
（９）
前記第１乃至第３上接続部は、前記第１電極群の前記第２方向における端部に配置され、前記第１方向に並んでいる、（８）に記載の表示装置。
（１０）
前記第１回路群と前記第１方向で隣り合う第２回路群と、
前記第１回路群と前記第２方向で隣り合う第３回路群と、を備え、
前記第２回路群は、前記第１回路群と同じレイアウトの構成を有し、
前記第３回路群は、前記第１方向に延在する直線を対称軸として、前記第１回路群と線対称なレイアウトの構成を有し、
前記第１乃至第３下接続部は、それぞれ前記第１乃至第３画素回路の前記第３回路群に隣接する側とは反対側の端部に配置されている、（８）又は（９）に記載の表示装置。
（１１）
前記第１画素電極は、四角形状であり、
前記第２画素電極は、前記第１画素電極の交差する２辺に沿って配置されたＬ字形であり、
前記第３画素電極は、前記第１画素電極の他の２辺に沿って配置されたＬ字形である、（７）乃至（１０）のいずれか１項に記載の表示装置。
（１２）
前記第１画素電極は、四角形状であり、
前記第２画素電極は、前記第１画素電極の交差する２辺に沿って配置されたＬ字形であり、
前記第３画素電極は、前記第２画素電極の前記第１画素電極に隣接する２辺に対向する他の２辺に沿って配置されたＬ字形である、（７）乃至（１０）のいずれか１項に記載の表示装置。
（１３）
前記第１乃至第３画素電極は、第１方向に並び、それぞれ前記第１方向と交差する第２方向に延在している、（７）乃至（１０）のいずれか１項に記載の表示装置。
（１４）
前記第１電極群と同じ主画素に属する第２乃至第４電極群と、
前記第１電極群と前記第３電極群との間に位置し、且つ、前記第２電極群と前記第４電極群との間に位置する第１境界線と、を備え、
前記第３電極群は、前記第１境界線を対称軸として、前記第１電極群と線対称なレイアウトの構成を有し、
前記第４電極群は、前記第１境界線を対称軸として、前記第２電極群と線対称なレイアウトの構成を有している、（７）乃至（１３）のいずれか１項に記載の表示装置。
（１５）
前記第１電極群と同じ主画素に属する第２乃至第４電極群と、
前記第１電極群と前記第２電極群との間に位置し、且つ、前記第３電極群と前記第４電極群との間に位置する第２境界線と、を備え、
前記第２電極群は、前記第２境界線を対称軸として、前記第１電極群と線対称なレイアウトの構成を有し、
前記第４電極群は、前記第２境界線を対称軸として、前記第３電極群と線対称なレイアウトの構成を有している、（７）乃至（１４）のいずれか１項に記載の表示装置。
（１６）
平面視で前記駆動部から離間し、前記第１電極群と同じ色のカラーフィルタと重なる第５電極群を備え、
前記第５電極群は、前記第１電極群とは異なるレイアウトの構成を有している、（７）乃至（１５）のいずれか１項に記載の表示装置。
（１７）
平面視で前記駆動部から離間した第６電極群を備え、
前記第１電極群は、平面視で前記第１回路群から第１方向に離間し、
前記第６電極群の前記第１方向の幅は、前記第１電極群の前記第１方向の幅と異なる、（７）乃至（１６）のいずれか１項に記載の表示装置。
（１８）
前記第１電極群は、平面視で、前記第１回路群から第１方向に離間し、前記第１回路群に対して前記第１方向と交差する第２方向にもずれている、（７）乃至（１７）のいずれか１項に記載の表示装置。
（１９）
駆動部と、
それぞれ前記駆動部と電気的に接続された第１乃至第３画素回路を有する第１回路群と、
第１画素電極と、前記第１画素電極よりも面積が大きい第２画素電極と、前記第２画素電極よりも面積が大きい第３画素電極とを有する第１電極群と、
前記第１画素回路と前記第１画素電極とを電気的に接続する第１中継配線と、
前記第２画素回路と前記第２画素電極とを電気的に接続する第２中継配線と、
前記第３画素回路と前記第３画素電極とを電気的に接続する第３中継配線と、
前記第１中継配線と前記第１画素電極とを電気的に接続する第１上接続部と、
前記第２中継配線と前記第２画素電極とを電気的に接続する第２上接続部と、
前記第３中継配線と前記第３画素電極とを電気的に接続する第３上接続部と、
前記第１画素回路と前記第１中継配線とを電気的に接続する第１下接続部と、
前記第２画素回路と前記第２中継配線とを電気的に接続する第２下接続部と、
前記第３画素回路と前記第３中継配線とを電気的に接続する第３下接続部と、
を有し、
前記第１乃至第３上接続部は、前記第１電極群の端部に並んで配置されている、表示装置。
（２０）
前記第１電極群と同じ主画素に属する第２乃至第４電極群と、
前記第１電極群と前記第３電極群との間に位置し、且つ、前記第２電極群と前記第４電極群との間に位置する第１境界線と、を備え、
前記第３電極群は、前記第１境界線を対称軸として、前記第１電極群と線対称なレイアウトの構成を有し、
前記第４電極群は、前記第１境界線を対称軸として、前記第２電極群と線対称なレイアウトの構成を有する、（１９）に記載の表示装置。
（２１）
第１基板と、
前記第１基板に対向配置された第２基板と、を備え、
前記第１基板には、前記第１画素電極が配置され、
前記第２基板には、前記第１画素電極と対向し、特定方向からの入射光を散乱させる異方性散乱層が配置されている、（１）乃至（２０）のいずれか１項に記載の表示装置。
（２２）
第１基板と、
前記第１基板に対向配置された第２基板と、を備え、
前記第１基板には、前記第１画素電極が配置され、
前記第２基板には、前記第１画素電極と対向し、どのような方向からの入射光でも散乱させる等方性散乱層が配置されている、（１）乃至（２０）のいずれか１項に記載の表示装置。

ＤＳＰ…表示装置 ＰＮＬ…表示パネル ＤＲ…駆動部 Ｃｒ…画素回路
ＰＥ…画素電極 ＰＣ…画素回路 ＲＬ…中継配線 ＳＨ…遮光部
ＣＴａ…下接続部 ＣＴｂ…上接続部
ＰＸ…主画素 ＣＲ…主画素回路 Ｐ…副画素 ＣＦ…カラーフィルタ
ＥＧ…電極群 ＣＧ…回路群

Claims (20)

1. 駆動部と、
   平面視で前記駆動部から離間し、前記駆動部と電気的に接続された第１画素回路と、
   平面視で前記駆動部から前記第１画素回路よりも離間し、前記駆動部と電気的に接続された第２画素回路と、
   平面視で前記駆動部と重なる第１画素電極と、
   平面視で前記第１画素回路と重なる第２画素電極と、
   前記第１画素回路と前記第１画素電極とを電気的に接続する第１中継配線と、
   前記第２画素回路と前記第２画素電極とを電気的に接続する第２中継配線と、を備えている、表示装置。
2. 前記第１画素回路と前記第１中継配線との間、及び前記第２画素回路と前記第２中継配線との間に位置する第１絶縁膜と、
   前記第１中継配線と前記第１画素電極との間、及び前記第２中継配線と前記第２画素電極との間に位置する第２絶縁膜と、
   前記第１絶縁膜を貫通し、前記第１画素回路と前記第１中継配線とを電気的に接続する第１下接続部と、
   前記第２絶縁膜を貫通し、前記第１中継配線と前記第１画素回路とを電気的に接続する第１上接続部と、を備え、
   前記第１画素電極は、前記第１画素回路から第１方向に離間し、
   前記第１下接続部は、前記第１上接続部から前記第１方向と交差する第２方向にも離間している、請求項１に記載の表示装置。
3. 前記第１絶縁膜を貫通し、前記第２画素回路と前記第２中継配線とを電気的に接続する第２下接続部と、を備え、
   前記第１及び第２画素回路は、前記第１方向に並び、
   前記第１及び第２下接続部は、前記第１方向に並んでいる、請求項２に記載の表示装置。
4. 前記駆動部から前記第２画素回路よりも離間した第３画素回路と、
   前記第３画素回路と平面視で重なり、前記第３画素回路と電気的に接続された第３画素電極と、
   前記第１絶縁膜を貫通し、前記第３画素回路と前記第３画素電極とを電気的に接続する第３下接続部と、を備え、
   前記第１下接続部は、第１ピッチで他の下接続部と前記第１方向に隣り合い、
   前記第２下接続部は、前記第１ピッチよりも大きい第２ピッチで他の下接続部と前記第１方向に隣り合っている、請求項３に記載の表示装置。
5. 平面視で前記駆動部から離間し、前記駆動部と電気的に接続された第４画素回路と、
   平面視で、前記第４画素回路から前記第２方向に離間し、前記駆動部と重なる第４画素電極と、
   前記第１絶縁膜と前記第２絶縁膜の間に位置し、前記第４画素回路と前記第４画素電極とを電気的に接続する第４中継配線と、を備えている、請求項２乃至４のいずれか１項に記載の表示装置。
6. 前記第１及び第２中継配線と同一層上に位置し、前記第１及び第２中継配線から離間し、遮光性を有する遮光部を備えている、請求項１乃至５のいずれか１項に記載の表示装置。
7. 駆動部と、
   それぞれ前記駆動部と電気的に接続された第１乃至第３画素回路を有し、平面視で前記駆動部から離間した第１回路群と、
   第１画素電極と、前記第１画素電極よりも面積が大きい第２画素電極と、前記第２画素電極よりも面積が大きい第３画素電極を有し、平面視で前記駆動部と重なる第１電極群と、
   前記第１画素回路と前記第１画素電極とを電気的に接続する第１中継配線と、
   前記第２画素回路と前記第２画素電極とを電気的に接続する第２中継配線と、
   前記第３画素回路と前記第３画素電極とを電気的に接続する第３中継配線と、を備えている、表示装置。
8. 前記第１画素回路と前記第１中継配線との間、前記第２画素回路と前記第２中継配線との間、及び前記第３画素回路と前記第３中継配線との間に位置する第１絶縁膜と、
   前記第１中継配線と前記第１画素電極との間、前記第２中継配線と前記第２画素電極との間、及び前記第３中継配線と前記第３画素電極との間に位置する第２絶縁膜と、
   前記第１絶縁膜を貫通し、前記第１画素回路と前記第１中継配線とを電気的に接続する第１下接続部と、
   前記第１絶縁膜を貫通し、前記第２画素回路と前記第２中継配線とを電気的に接続する第２下接続部と、
   前記第１絶縁膜を貫通し、前記第３画素回路と前記第３中継配線とを電気的に接続する第３下接続部と、
   前記第２絶縁膜を貫通し、前記第１中継配線と前記第１画素電極とを電気的に接続する第１上接続部と、
   前記第２絶縁膜を貫通し、前記第２中継配線と前記第２画素電極とを電気的に接続する第２上接続部と、
   前記第２絶縁膜を貫通し、前記第３中継配線と前記第３画素電極とを電気的に接続する第３上接続部と、を備え、
   前記第１乃至第３画素回路は、第１方向に並び、
   前記第１電極群は、平面視で前記第１回路群から前記第１方向に離間し、
   前記第１乃至第３下接続部は、前記第１方向に並び、平面視でそれぞれ前記第１乃至第３上接続部から前記第１方向と交差する第２方向にも離間している、請求項７に記載の表示装置。
9. 前記第１乃至第３上接続部は、前記第１電極群の前記第２方向における端部に配置され、前記第１方向に並んでいる、請求項８に記載の表示装置。
10. 前記第１回路群と前記第１方向で隣り合う第２回路群と、
    前記第１回路群と前記第２方向で隣り合う第３回路群と、を備え、
    前記第２回路群は、前記第１回路群と同じレイアウトの構成を有し、
    前記第３回路群は、前記第１方向に延在する直線を対称軸として、前記第１回路群と線対称なレイアウトの構成を有し、
    前記第１乃至第３下接続部は、それぞれ前記第１乃至第３画素回路の前記第３回路群に隣接する側とは反対側の端部に配置されている、請求項８又は９に記載の表示装置。
11. 前記第１画素電極は、四角形状であり、
    前記第２画素電極は、前記第１画素電極の交差する２辺に沿って配置されたＬ字形であり、
    前記第３画素電極は、前記第１画素電極の他の２辺に沿って配置されたＬ字形である、請求項７乃至１０のいずれか１項に記載の表示装置。
12. 前記第１画素電極は、四角形状であり、
    前記第２画素電極は、前記第１画素電極の交差する２辺に沿って配置されたＬ字形であり、
    前記第３画素電極は、前記第２画素電極の前記第１画素電極に隣接する２辺に対向する他の２辺に沿って配置されたＬ字形である、請求項７乃至１０のいずれか１項に記載の表示装置。
13. 前記第１乃至第３画素電極は、第１方向に並び、それぞれ前記第１方向と交差する第２方向に延在している、請求項７乃至１０のいずれか１項に記載の表示装置。
14. 前記第１電極群と同じ主画素に属する第２乃至第４電極群と、
    前記第１電極群と前記第３電極群との間に位置し、且つ、前記第２電極群と前記第４電極群との間に位置する第１境界線と、を備え、
    前記第３電極群は、前記第１境界線を対称軸として、前記第１電極群と線対称なレイアウトの構成を有し、
    前記第４電極群は、前記第１境界線を対称軸として、前記第２電極群と線対称なレイアウトの構成を有している、請求項７乃至１３のいずれか１項に記載の表示装置。
15. 前記第１電極群と同じ主画素に属する第２乃至第４電極群と、
    前記第１電極群と前記第２電極群との間に位置し、且つ、前記第３電極群と前記第４電極群との間に位置する第２境界線と、を備え、
    前記第２電極群は、前記第２境界線を対称軸として、前記第１電極群と線対称なレイアウトの構成を有し、
    前記第４電極群は、前記第２境界線を対称軸として、前記第３電極群と線対称なレイアウトの構成を有している、請求項７乃至１４のいずれか１項に記載の表示装置。
16. 平面視で前記駆動部から離間し、前記第１電極群と同じ色のカラーフィルタと重なる第５電極群を備え、
    前記第５電極群は、前記第１電極群とは異なるレイアウトの構成を有している、請求項７乃至１５のいずれか１項に記載の表示装置。
17. 平面視で前記駆動部から離間した第６電極群を備え、
    前記第１電極群は、平面視で前記第１回路群から第１方向に離間し、
    前記第６電極群の前記第１方向の幅は、前記第１電極群の前記第１方向の幅と異なる、請求項７乃至１６のいずれか１項に記載の表示装置。
18. 前記第１電極群は、平面視で、前記第１回路群から第１方向に離間し、前記第１回路群に対して前記第１方向と交差する第２方向にもずれている、請求項７乃至１７のいずれか１項に記載の表示装置。
19. 第１基板と、
    前記第１基板に対向配置された第２基板と、を備え、
    前記第１基板には、前記第１画素電極が配置され、
    前記第２基板には、前記第１画素電極と対向し、特定方向からの入射光を散乱させる異方性散乱層が配置されている、請求項１乃至１８のいずれか１項に記載の表示装置。
20. 第１基板と、
    前記第１基板に対向配置された第２基板と、を備え、
    前記第１基板には、前記第１画素電極が配置され、
    前記第２基板には、前記第１画素電極と対向し、どのような方向からの入射光でも散乱させる等方性散乱層が配置されている、請求項１乃至１８のいずれか１項に記載の表示装置。

Images