JP2017168530A - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2017168530A
JP2017168530A JP2016050147A JP2016050147A JP2017168530A JP 2017168530 A JP2017168530 A JP 2017168530A JP 2016050147 A JP2016050147 A JP 2016050147A JP 2016050147 A JP2016050147 A JP 2016050147A JP 2017168530 A JP2017168530 A JP 2017168530A
Authority
JP
Japan
Prior art keywords
layer
compound semiconductor
source electrode
electrode
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016050147A
Other languages
English (en)
Inventor
遠藤　聡
Satoshi Endo
聡 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2016050147A priority Critical patent/JP2017168530A/ja
Priority to US15/452,999 priority patent/US10079297B2/en
Publication of JP2017168530A publication Critical patent/JP2017168530A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H10D30/4735—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material having delta-doped or planar-doped donor layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/125—Shapes of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】ソース抵抗を低減し、動作速度を向上させることができる信頼性の高い化合物半導体装置を実現する。
【解決手段】化合物半導体層１の上方に設けられたゲート電極３３と、化合物半導体層１の上方において、ゲート電極３３を挟んで設けられたソース電極３１及びドレイン電極３２とを含み、化合物半導体層１は、ソース電極３１とドレイン電極３２との間において、少なくともソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて徐々に深くなる溝３０が表面に形成されている。
【選択図】図１２

Description

本発明は、化合物半導体装置及びその製造方法に関するものである。
近時では、通信用超高速トランジスタとして、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が注目されている。ＨＥＭＴは、ミリ波帯（３０〜３００ ＧＨｚ）、サブミリ波帯（３００ ＧＨｚ〜３ ＴＨｚ）、テラヘルツ帯（０．１〜１０ ＴＨｚ）領域で動作可能なトランジスタである。
特開２００６−６３８０号公報 特開２００９−６００４３号公報 特開２００５−２５２２７６号公報
ＨＥＭＴの動作速度に対応する全遅延時間τtotalは遮断周波数ｆTの逆数であり、
τtotal＝１／（２πｆT）＝τint＋τext
と、真性遅延時間τintと外因性（寄生）遅延時間τextとの和で表される。このうち、真性遅延時間τintは、ゲート長Ｌgとゲート電極下の平均チャネル電子速度ｖとを用いて、
τint＝Ｌg／ｖ
と表される。
従って、真性遅延時間τintの短縮によるＨＥＭＴの高速化は、ゲート長Ｌgの微細化とチャネル電子速度ｖの増大とにより達成される。このうち、チャネル電子の速度を増大させるには、電子の有効質量の軽い半導体をチャネルに用いれば良い。有効質量の軽い半導体としては、ＩｎＡｓ（０．０２２ｍ0）、ＩｎＳｂ（０．０１４ｍ0）、これらの混晶であるＩｎＡｓＳｂがある（ｍ0:電子の静止質量）。
一方、外因性（寄生）遅延時間τextは、
τext＝ΔＬ／ｖ＋Ｃgd（Ｒs＋Ｒd）＋τcc
と表される。ここで、ΔＬは空乏層の伸びに起因する実効的なゲート長の伸び、Ｃgdはゲート・ドレイン容量、Ｒs（Ｒd）はソース（ドレイン）抵抗、τccはチャネル充電時間である。外因性（寄生）遅延時間τextを短縮するには、ソース（ドレイン）抵抗Ｒs（Ｒd）を低減するのが有効な手段の一つである。
Ｒs（Ｒd）を低減させる典型的な方法として、ソース−ゲート間距離Ｌsgやゲート−ドレイン間距離Ｌgdを短縮する方法がある。このうち、ゲート−ドレイン間距離Ｌgdを短縮するとゲート−ドレイン間の電界強度やゲート−ドレイン容量Ｃgdにも影響がある。一方、ソース−ゲート間距離Ｌsgは、短縮にほぼ比例して抵抗を下げられる。しかしながら、近年では、ソース−ゲート間距離Ｌsgもかなり短くなっており、ソース−ゲート間距離Ｌsgの短縮以上に効果的な方法が要求され始めている。
また、Ｒs（Ｒd）を低減させる典型的な他の方法として、ソース−ドレイン間距離Ｌsdを短縮する方法がある。近年、ゲート長Ｌgの微細化やチャネル電子に有効質量の軽い半導体が用いられる等の技術改良が進んだため、真性遅延時間τintが短縮され、全遅延時間τtotalに外因性（寄生）遅延時間τextの占める割合が大きくなっている。従って、ＨＥＭＴの高速化には、真性遅延時間τintと外因性（寄生）遅延時間τextの両方を低減する必要性が生じている。しかしながら、近年では、ソース−ドレイン間距離Ｌsdもかなり短くなっており、ソース−ドレイン間距離Ｌsdの短縮以上に効果的な方法が要求され始めている。
ゲートの微細化に伴い、遅延時間に対する寄生遅延時間の影響が相対的に大きくなっている。そのため今後は、真性遅延時間τintの低減に加えて、外因性（寄生）遅延時間τextをどの程度低減できるかが、高速化に際して重要なポイントである。特に前述したように、外因性（寄生）遅延時間τextの低減には、ソース抵抗Ｒsを低減させることが効果的である。
本発明は、上記の課題に鑑みてなされたものであり、ソース抵抗を低減し、動作速度を向上させることができる化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層の上方に設けられたゲート電極と、前記化合物半導体層の上方において、前記ゲート電極を挟んで設けられたソース電極及びドレイン電極とを含み、前記化合物半導体層は、前記ソース電極と前記ドレイン電極との間の領域のうち、少なくとも前記ソース電極と前記ゲート電極との間に、前記ソース電極に近づくにつれて徐々に深くなる溝が表面に形成されている。
化合物半導体装置の製造方法の一態様は、化合物半導体層を形成する工程と、前記化合物半導体層の上方にソース電極及びドレイン電極を形成する工程と、前記化合物半導体層の上方において、前記ソース電極と前記ドレイン電極との間に前記ゲート電極を形成する工程とを含み、前記化合物半導体層の表面に、前記ソース電極と前記ドレイン電極との間の領域のうち、少なくとも前記ソース電極と前記ゲート電極との間に、前記ソース電極に近づくにつれて徐々に深くなる溝を形成する。
本発明によれば、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高い化合物半導体装置が実現する。
第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図５に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図６に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図７に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図８に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図９に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１０に引き続き、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第１の実施形態による、テーパ状溝が形成されたＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを模式的に示す概略断面図である。 第１の実施形態において、ソース電極に近い領域とゲート電極に近い領域における垂直方向の伝導帯のバンド構造を示す模式図である。 第１の実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴにおいて、ポテンシャルの変化を説明するための模式図である。 シミュレーションの対象とした第１の実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを示す概略断面図である。 第１の実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴのドレイン電流Ｉds−ゲート電圧Ｖgs特性について、比較例との比較に基づいて調べたシミュレーション結果を示す特性図である。 第１の実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの相互コンダクタンスｇmのゲート電圧Ｖgs依存性について、比較例との比較に基づいて調べたシミュレーション結果を示す特性図である。 第１の実施形態の変形例１によるＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例２によるＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例３によるＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例４によるＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例５によるＡｌＧａＮ／ＧａＮ系ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例６によるＩｎＡｌＮ／ＧａＮ系ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例７によるＳｉＧｅ／Ｓｉ系ＨＥＭＴを示す概略断面図である。 第２の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図２５に引き続き、第２の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図２６に引き続き、第２の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図２７に引き続き、第２の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図２８に引き続き、第２の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図２９に引き続き、第２の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図３０に引き続き、第２の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第２の実施形態による、テーパ状溝が形成されたＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを模式的に示す概略断面図である。 第２の実施形態において、ソース寄りのテーパ状溝の端部、テーパ状溝の中央（ゲート電極形成部分、電極形成前）、ドレイン寄りのテーパ状溝の端部における縦方向の伝導帯のバンド構造を示す模式図である。 第２の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの技術的特徴を説明するための概略断面図である。 第２の実施形態の変形例１によるＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴを示す概略断面図である。 第２の実施形態の変形例２によるＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを示す概略断面図である。 第２の実施形態の変形例３によるＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを示す概略断面図である。 第２の実施形態の変形例４によるＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴを示す概略断面図である。 第２の実施形態の変形例５によるＡｌＧａＮ／ＧａＮ系ＨＥＭＴを示す概略断面図である。 第２の実施形態の変形例６によるＩｎＡｌＮ／ＧａＮ系ＨＥＭＴを示す概略断面図である。 第２の実施形態の変形例７によるＳｉＧｅ／Ｓｉ系ＨＥＭＴを示す概略断面図である。 第３の実施形態による高周波増幅器の概略構成を示す結線図である。
（第１の実施形態）
本実施形態では、化合物半導体装置として、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを開示する。ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの構成について、その製造方法と共に説明する。
図１〜図１１は、第１の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、バッファ層１１、ボトムバリア層１２、電子走行層であるチャネル層１３、スペーサ層１４、Ｓｉ−δ−ドーピング層１５、電子供給層であるバリア層１６、ｉ−ＩｎＰ層１７、及びキャップ層１８を順次形成する。
詳細には、例えば有機金属化学気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＩｎＰ基板１０上に、適当なバッファ層を形成し、その上に、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓを２００ｎｍ程度の厚みに成長させる。その上に、ｉ−Ｉｎ0.53Ｇａ0.47Ａｓを１０ｎｍ程度の厚みに成長させる。その上に、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓを３ｎｍ程度の厚みに成長させる。次に、極薄に例えば１×１０13／ｃｍ3程度の濃度にＳｉをドーピングする。その上に、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓを６ｎｍ程度の厚みに成長させる。その上に、ｉ−ＩｎＰを３ｎｍ程度の厚みに成長させる。その上に、ｎ型不純物、例えばＳｉを１×１０19／ｃｍ3程度の濃度にドーピングしたｎ−Ｉｎ0.53Ｇａ0.47Ａｓを２０ｎｍ程度の厚みに成長させる。
以上により、ＩｎＰ基板１０上に、バッファ層１１、ボトムバリア層１２、チャネル層１３、スペーサ層１４、Ｓｉ−δ−ドーピング層１５、バリア層１６、ｉ−ＩｎＰ層１７、及びキャップ層１８が積層され、化合物半導体積層構造１が形成される。
続いて、素子分離を行った後、図１（ｂ）に示すように、ソース電極３１及びドレイン電極３２を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造１上に塗布し、フォトリソグラフィーにより、化合物半導体積層構造１上の電極形成予定箇所を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ｐｔ／Ａｕを、例えば蒸着法により、化合物半導体積層構造１上の電極形成予定箇所を露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは１０ｎｍ程度、Ｐｔの厚みは１０ｎｍ程度、Ａｕの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ｐｔ／Ａｕを除去する。Ｔｉ／Ｐｔ／Ａｕの場合は、熱処理することなくキャップ層１８とのオーミックコンタクトが得られる。以上により、ソース電極３１及びドレイン電極３２が形成される。
続いて、図２（ａ）に示すように、ＳｉＯ2膜２１を形成する。
詳細には、化合物半導体積層構造１上のソース電極３１とドレイン電極３２との間に、絶縁物、ここではＳｉＯ2をプラズマＣＶＤ法等により２０ｎｍ程度の厚みに堆積する。以上により、ＳｉＯ2膜２１が形成される。
続いて、図２（ｂ）に示すように、レジスト膜２２を形成する。
詳細には、ＳｉＯ2膜２１上に、例えば日本ゼオン株式会社製のＺＥＰレジストを塗布する。以上により、レジスト膜２２が形成される。
続いて、図３（ａ）に示すように、ＳｉＯ2膜２１に開口２１ａを形成する。
詳細には、先ず、電子ビーム露光法等によりレジスト膜２２に開口２２ａを形成する。
次に、レジスト膜２２をマスクとして、反応性イオンエッチング法によりＳｉＯ2膜２１に開口２１ａを形成する。エッチングガスには例えばＣＦ4を用いる。
その後、レジスト膜２２は、薬液処理又はアッシング処理により除去される。
続いて、図３（ｂ）に示すように、キャップ層１８をエッチングする。
詳細には、キャップ層１８を電気的に分離するため、キャップ層１８をウェットエッチングする。エッチング液には、例えばクエン酸（Ｃ6Ｈ8Ｏ7）と過酸化水素水（Ｈ2Ｏ2）の混合溶液を用いる。
続いて、図４（ａ）に示すように、ウェットエッチングにより、残存したＳｉＯ2膜２１を除去する。
続いて、図４（ｂ）に示すように、ＳｉＯ2膜２３を形成する。
詳細には、化合物半導体積層構造１上のソース電極３１とドレイン電極３２との間に、絶縁物、ここではＳｉＯ2をプラズマＣＶＤ法等により堆積する。以上により、ＳｉＯ2膜２３が形成される。
続いて、図５（ａ）に示すように、ＳｉＯ2膜２３に開口２３ａを形成する。
詳細には、先ず、ＳｉＯ2膜２３上にレジストを塗布し、電子ビーム露光法等によりレジストに開口を形成する。
次に、上記のレジストをマスクとして、反応性イオンエッチング法によりＳｉＯ2膜２３に開口２３ａを形成する。エッチングガスには例えばＣＦ4を用いる。開口２３ａは、ソース電極３１寄りに、例えば１５０ｎｍ程度の長さに形成される。
その後、レジストは、薬液処理又はアッシング処理により除去される。
続いて、図５（ｂ）に示すように、ｉ−ＩｎＰ層１７に溝１７ａを形成する。
詳細には、ｉ−ＩｎＰ層１７をウェットエッチングし、深さ１ｎｍ〜２ｎｍ程度の溝１７ａを形成する。エッチング液には、例えばクエン酸（Ｃ6Ｈ8Ｏ7）と過酸化水素水（Ｈ2Ｏ2）の混合溶液を用いる。
続いて、図６（ａ）に示すように、溝１７ａを埋め込むＳｉＯ2膜２４を形成する。
詳細には、溝１７ａを埋め込むように、絶縁物、ここではＳｉＯ2をプラズマＣＶＤ法等により堆積する。以上により、ＳｉＯ2膜２４が形成される。
続いて、図６（ｂ）に示すように、ＳｉＯ2膜２４に開口２４ａを形成する。
詳細には、先ず、ＳｉＯ2膜２４上にレジストを塗布し、電子ビーム露光法等によりレジストに開口を形成する。
次に、上記のレジストをマスクとして、反応性イオンエッチング法によりＳｉＯ2膜２４に開口２４ａを形成する。エッチングガスには例えばＣＦ4を用いる。開口２４ａは、ソース電極３１寄りの端部が開口２３ａのソース電極３１寄りの端部と一致するように、開口２３ａよりも短く、例えば１３０ｎｍ程度の長さに形成される。
その後、レジストは、薬液処理又はアッシング処理により除去される。
続いて、図７（ａ）に示すように、ｉ−ＩｎＰ層１７に溝１７ｂを形成する。
詳細には、ｉ−ＩｎＰ層１７をウェットエッチングし、深さ１ｎｍ〜２ｎｍ程度の溝１７ｂを形成する。溝１７ｂは、一部残存した溝１７ａよりも１ｎｍ〜２ｎｍ程度深く形成され、溝１７ａ，１７ｂ間で段差が形成される。エッチング液には、例えばクエン酸（Ｃ6Ｈ8Ｏ7）と過酸化水素水（Ｈ2Ｏ2）の混合溶液を用いる。
続いて、図７（ｂ）に示すように、階段状溝２０を形成する。
詳細には、図６（ａ）〜図７（ａ）の各工程を繰り返し、溝を形成してゆく。以上により、化合物半導体積層構造１には、ソース電極３１の近傍からゲート電極の形成予定箇所のソース電極側の端部までの領域に、階段状溝２０が形成される。階段状溝２０は、ソース電極とゲート電極との間に、ソース電極に近づくにつれて逐次階段状に深くなるように、最も深い箇所でバリア層１６の途中の深さまで形成される。
続いて、図８（ａ）に示すように、ＳｉＯ2膜２５を形成する。
詳細には、化合物半導体積層構造１上のソース電極３１とドレイン電極３２との間に、階段状溝２０を覆うように絶縁物、ここではＳｉＯ2をプラズマＣＶＤ法等により堆積する。以上により、ＳｉＯ2膜２５が形成される。
続いて、図８（ｂ）に示すように、３層のレジスト膜４１〜４３を積層形成する。
詳細には、化合物半導体積層構造１上を覆うように、例えば日本ゼオン株式会社製のＺＥＰレジスト、ＰＭＧＩ（Poly-dimethylglutarimide）レジスト、及びＺＥＰレジストを塗布する。以上により、レジスト膜４１〜４３が形成される。
続いて、図９（ａ）に示すように、レジスト膜４２に開口４２ａを、レジスト膜４３に開口４３ａを形成する。
詳細には、電子ビーム露光法等により、レジスト膜４２，４３のＴ型ゲートのヘッド部分が形成される箇所を露光し、レジスト膜４２，４３に開口４２ａ，４３ａを形成する。
続いて、図９（ｂ）に示すように、レジスト膜４１に開口４１ａを形成する。
詳細には、電子ビーム露光法等により、レジスト膜４１のＴ型ゲートのフット部分が形成される箇所を目的とするゲート長に合わせて露光し、レジスト膜４１に開口４１ａを形成する。
続いて、図１０（ａ）に示すように、ＳｉＯ2膜２５に開口２５ａを形成する。
詳細には、レジスト膜４１をマスクとして、反応性イオンエッチング法によりＳｉＯ2膜２５に開口２５ａを形成する。エッチングガスには例えばＣＦ4を用いる。
続いて、図１０（ｂ）及び図１１に示すように、ゲート電極３３を形成する。
詳細には、レジスト膜４１〜４３をマスクとして用いて、電極材料として、例えばＴｉ／Ｐｔ／Ａｕを、例えば蒸着法により、開口４１ａ〜４３ａ内を含むレジスト膜４３上に堆積する。Ｔｉの厚みは１０ｎｍ程度、Ｐｔの厚みは５ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジスト膜４１〜４３及びレジスト膜４３上に堆積されたＴｉ／Ｐｔ／Ａｕを除去する。以上により、図１１に示すように、ｉ−ＩｎＰ１７上にＴ型のゲート電極３３が形成される。
以上により、本実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴが形成される。
本実施形態では、ゲート電極３３が化合物半導体積層構造１と直接的に接触する、ショットキー型のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを作製する場合を例示した。ショットキー型の代わりに、ゲート電極３３がゲート絶縁膜を介して化合物半導体積層構造１の上方に形成されるＭＩＳ型のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを形成するようにしても良い。この場合、図９（ｂ）の工程の後に、ＳｉＯ2膜２５に開口２５ａを形成する図１０（ａ）の工程を行わず、図１０（ｂ）以降の工程を行うようにすれば良い。
本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴでは、図１１のようにソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて逐次階段状に深くなる階段状溝２０を形成する場合を例示した。階段状溝２０の段差が小さくなるように、段差形成をすれば、階段状溝２０は連続的な傾斜溝と見なせるようになる。現実的には、化合物半導体の１原子層分の高さが当該段差の限界となる。本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴとして、連続的と見なせる傾斜溝、即ち、ソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて徐々に深くなるテーパ状溝３０が形成されたものを図１２に示す。図１２においては、ＳｉＯ2膜２５の記載を省略している。本実施形態では、以降、本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴをテーパ状溝３０が形成されたものとして、その作用効果等を説明する。
図１３は、本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴにおいて、ソース電極３１に近い領域とゲート電極３３に近い領域における垂直方向の伝導帯のバンド構造を示す模式図である。
ソース電極３１寄りからゲート電極３３寄りに近づくにつれて、チャネル層１３の伝導帯の底のエネルギーが下がり、ソース電極３１−ゲート電極３３間に内部電界が形成されていることが判る。これは、テーパ状溝３０の形成により、ソース電極３１に近づくほどバリア層１６が薄くなるため、全体にポテンシャルが持ち上げられるためである。
図１４は、本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴにおいて、ポテンシャルの変化を説明するための模式図であり、（ａ）が概略断面図、（ｂ）が比較例との比較に基づいて、チャネル層内の伝導帯バンド構造を示す特性図である。比較例としては、化合物半導体積層構造にテーパ状溝３０が形成されておらず表面平坦である従来のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを例示する。
ドレイン電圧は印加状態とされており、チャネル層１３内の電子は、ソース電極３１からドレイン電極３２へ流れている。本実施形態では、図１４（ａ）のように、化合物半導体積層構造１にテーパ状溝３０を形成する（図１４（ａ）の円内）。これにより、図１４（ｂ）のように、ソース電極３１−ゲート電極３３間の矢印Ａに沿ったポテンシャルが減少し、内部電界が生成してソース抵抗が下がる。
以上のように、ソース電極３１とゲート電極３３との領域に、ソース電極３１に近づくにつれて逐次階段状に深くなるテーパ状溝３０を有することにより、当該領域において内部電界が生成される。これにより、ソース電極３１−ゲート電極３３間の電子が比較例の場合よりも加速し易くなる。ドレイン電流Ｉdsは、
Ｉds＝ｎｅｖ（ｎ：電子密度、ｅ：単位電荷，ｖ：電子速度）
で表される。電子密度ｎは、ｎ型オーミックコンタクト部分から電子が供給され、この部分は本実施形態でも比較例でも同程度である。これに対して、電子速度ｖは内部電界により増大する。比較例よりもドレイン電流が流れ易くなり、ソース抵抗が低減される。
図１５は、シミュレーションの対象とした本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを示す概略断面図である。図１６は、本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴのドレイン電流Ｉds−ゲート電圧Ｖgs特性について、比較例との比較に基づいて調べたシミュレーション結果を示す特性図である。図１７は、本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの相互コンダクタンスｇmのゲート電圧Ｖgs依存性について、比較例との比較に基づいて調べたシミュレーション結果を示す特性図である。
化合物半導体積層構造のソース電極とゲート電極と間が平坦な比較例では、最大相互コンダクタンスｇmは０．４９６（Ｓ／ｍｍ）である。化合物半導体積層構造１のソース電極３１とゲート電極３３と間にテーパ状溝３０を形成した本実施形態では、最大相互コンダクタンスｇmは０．５３３（Ｓ／ｍｍ）となり、比較例よりも増大している。以上のように、テーパ状溝３０の存在により、最大ドレイン電流及び最大相互コンダクタンスが増大しており、本実施形態の有効性が確認された。
以上説明したように、本実施形態によれば、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴが実現する。
（第１の実施形態の変形例）
以下、本実施形態の変形例による様々なＨＥＭＴについて説明する。
−変形例１−
変形例１では、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴを開示する。
図１８は、変形例１によるＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴを示す概略断面図である。
このＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴでは、基板１００上に、バッファ層１０１、ボトムバリア層１０２、チャネル層１０３、スペーサ層１０４、Ｓｉ−δ−ドーピング層１０５、バリア層１０６、及びキャップ層１０７が順次積層されている。
ボトムバリア層１０２は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。チャネル層１０３は、ｉ−ＧａＡｓが成長されて形成される。スペーサ層１０４は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。Ｓｉ−δ−ドーピング層１０５は、極薄のＳｉドーピングで形成される。バリア層１０６は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。キャップ層１０７は、ｎ−ＧａＡｓが成長されて形成される。
キャップ層１０７上にはソース電極３１及びドレイン電極３２が形成され、バリア層１０６上にはゲート電極３３が形成される。ソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて徐々に深くなるテーパ状溝３０が形成される。テーパ状溝３０は、最も深い箇所でバリア層１０６の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴが実現する。
−変形例２−
変形例２では、ＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを開示する。
図１９は、変形例２によるＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを示す概略断面図である。
このＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴでは、基板１１０上に、バッファ層１１１、ボトムバリア層１１２、チャネル層１１３、スペーサ層１１４、Ｓｉ−δ−ドーピング層１１５、バリア層１１６、及びキャップ層１１７が順次積層されている。
ボトムバリア層１１２は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。チャネル層１１３は、ｉ−ＩｎＧａＡｓが成長されて形成される。スペーサ層１１４は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。Ｓｉ−δ−ドーピング層１１５は、極薄のＳｉドーピングで形成される。バリア層１１６は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。キャップ層１１７は、ｎ−ＧａＡｓが成長されて形成される。
キャップ層１１７上にはソース電極３１及びドレイン電極３２が形成され、バリア層１１６上にはゲート電極３３が形成される。ソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて徐々に深くなるテーパ状溝３０が形成される。テーパ状溝３０は、最も深い箇所でバリア層１１６の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴが実現する。
−変形例３−
変形例３では、ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを開示する。
図２０は、変形例３によるＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを示す概略断面図である。
このＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴでは、基板１２０上に、バッファ層１２１、ボトムバリア層１２２、チャネル層１２３、スペーサ層１２４、Ｔｅ−δ−ドーピング層１２５、バリア層１２６、ｉ−ＩｎＡｌＡｓ層１２７、及びキャップ層１２８が順次積層されている。
ボトムバリア層１２２は、ｉ−ＡｌＳｂが成長されて形成される。チャネル層１２３は、ｉ−ＩｎＡｓが成長されて形成される。スペーサ層１２４は、ｉ−ＡｌＳｂが成長されて形成される。Ｔｅ−δ−ドーピング層１２５は、極薄のＴｅドーピングで形成される。バリア層１２６は、ｉ−ＡｌＳｂが成長されて形成される。ｉ−ＩｎＡｌＡｓ層１２７は、例えばｉ−Ｉｎ0.5Ａｌ0.5Ａｓが成長されて形成される。キャップ層１２８は、ｎ−ＩｎＡｓが成長されて形成される。
キャップ層１２８上にはソース電極３１及びドレイン電極３２が形成され、ｉ−ＩｎＡｌＡｓ層１２７上にはゲート電極３３が形成される。ソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて徐々に深くなるテーパ状溝３０が形成される。テーパ状溝３０は、最も深い箇所でバリア層１２６の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴが実現する。
−変形例４−
変形例４では、ＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴを開示する。
図２１は、変形例４によるＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴを示す概略断面図である。
このＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴでは、基板１３０上に、バッファ層１３１、ボトムバリア層１３２、チャネル層１３３、スペーサ層１３４、Ｔｅ−δ−ドーピング層１３５、バリア層１３６、及びキャップ層１３７が順次積層されている。
ボトムバリア層１３２は、ｉ−ＩｎＡｌＳｂが成長されて形成される。チャネル層１３３は、ｉ−ＩｎＳｂが成長されて形成される。スペーサ層１３４は、ｉ−ＩｎＡｌＳｂ（例えば、ｉ−Ｉｎ0.75Ａｌ0.25Ｓｂ）が成長されて形成される。Ｔｅ−δ−ドーピング層１３５は、極薄のＴｅドーピングで形成される。バリア層１３６は、ｉ−ＩｎＡｌＳｂ（例えば、ｉ−Ｉｎ0.75Ａｌ0.25Ｓｂ）が成長されて形成される。キャップ層１３７は、ｎ−ＩｎＳｂが成長されて形成される。
キャップ層１３７上にはソース電極３１及びドレイン電極３２が形成され、バリア層１３６上にはゲート電極３３が形成される。ソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて徐々に深くなるテーパ状溝３０が形成される。テーパ状溝３０は、最も深い箇所でバリア層１３７の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴが実現する。
−変形例５−
変形例５では、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴを開示する。
図２２は、変形例５によるＡｌＧａＮ／ＧａＮ系ＨＥＭＴを示す概略断面図である。
このＡｌＧａＮ／ＧａＮ系ＨＥＭＴでは、基板１４０上に、バッファ層１４１、チャネル層１４２、スペーサ層１４３、及びバリア層１４４が順次積層されている。
チャネル層１４２は、ｉ−ＧａＮが成長されて形成される。スペーサ層１４３は、ｉ−ＡｌＮが成長されて形成される。バリア層１４４は、ｉ−ＡｌＧａＮ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ｎ）が成長されて形成される。
バリア層１４４上には、ゲート電極３３及びこれを挟むソース電極３１及びドレイン電極３２が形成される。ソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて徐々に深くなるテーパ状溝３０が形成される。テーパ状溝３０は、最も深い箇所でバリア層１４４の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＡｌＧａＮ／ＧａＮ系ＨＥＭＴが実現する。
−変形例６−
変形例６では、ＩｎＡｌＮ／ＧａＮ系ＨＥＭＴを開示する。
図２３は、変形例６によるＩｎＡｌＮ／ＧａＮ系ＨＥＭＴを示す概略断面図である。
このＩｎＡｌＮ／ＧａＮ系ＨＥＭＴでは、基板１５０上に、バッファ層１５１、チャネル層１５２、スペーサ層１５３、及びバリア層１５４が順次積層されている。
チャネル層１５２は、ｉ−ＧａＮが成長されて形成される。スペーサ層１５３は、ｉ−ＡｌＮが成長されて形成される。バリア層１５４は、ｉ−ＩｎＡｌＮが成長されて形成される。
バリア層１５４上には、ゲート電極３３及びこれを挟むソース電極３１及びドレイン電極３２が形成される。ソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて徐々に深くなるテーパ状溝３０が形成される。テーパ状溝３０は、最も深い箇所でバリア層１５４の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＩｎＡｌＮ／ＧａＮ系ＨＥＭＴが実現する。
−変形例７−
変形例７では、ＳｉＧｅ／Ｓｉ系ＨＥＭＴを開示する。
図２４は、変形例７によるＳｉＧｅ／Ｓｉ系ＨＥＭＴを示す概略断面図である。
このＳｉＧｅ／Ｓｉ系ＨＥＭＴでは、基板１６０上に、バッファ層１６１、ボトムバリア層１６２、チャネル層１６３、スペーサ層１６４、バリア層１６５、ｉ−Ｓｉ層１６６，及びキャップ層１６７が順次積層されている。
ボトムバリア層１６２は、ｉ−ＳｉＧｅが形成される。チャネル層１６３は、ｉ−Ｓｉが形成される。スペーサ層１６４は、ｉ−ＳｉＧｅが形成される。バリア層１６５は、ｎ−ＳｉＧｅが形成される。キャップ層１６７は、ｎ−Ｓｉが形成される。
キャップ層１６７上にはソース電極３１及びドレイン電極３２が形成され、ｉ−Ｓｉ層１６６上にはゲート電極３３が形成される。ソース電極３１とゲート電極３３との間に、ソース電極３１に近づくにつれて徐々に深くなるテーパ状溝３０が形成される。テーパ状溝３０は、最も深い箇所でバリア層１６５の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＳｉＧｅ／Ｓｉ系ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを開示するが、そのテーパ状溝（階段状溝）の形成箇所が若干異なる点で第１の実施形態と相違する。
図２５〜図３１は、第２の実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図１（a）〜図４（ｂ）の各工程を行う。
続いて、図２５（a）に示すように、ＳｉＯ2膜２３に開口２３Ａを形成する。
詳細には、先ず、ＳｉＯ2膜２３上にレジストを塗布し、電子ビーム露光法等によりレジストに開口を形成する。
次に、上記のレジストをマスクとして、反応性イオンエッチング法によりＳｉＯ2膜２３に開口２３Ａを形成する。エッチングガスには例えばＣＦ4を用いる。開口２３Ａは、ソース電極３１とドレイン電極３２との間に亘る領域に、例えば１８０ｎｍ程度の長さに形成される。
その後、レジストは、薬液処理又はアッシング処理により除去される。
続いて、図２５（ｂ）に示すように、ｉ−ＩｎＰ層１７に溝１７Ａを形成する。
詳細には、ｉ−ＩｎＰ層１７をウェットエッチングし、深さ１ｎｍ〜２ｎｍ程度の溝１７Ａを形成する。エッチング液には、例えばクエン酸（Ｃ6Ｈ8Ｏ7）と過酸化水素水（Ｈ2Ｏ2）の混合溶液を用いる。
続いて、図２６（ａ）に示すように、溝１７Ａを埋め込むＳｉＯ2膜２４を形成する。
詳細には、溝１７Ａを埋め込むように、絶縁物、ここではＳｉＯ2をプラズマＣＶＤ法等により堆積する。以上により、ＳｉＯ2膜２４が形成される。
続いて、図２６（ｂ）に示すように、ＳｉＯ2膜２４に開口２４Ａを形成する。
詳細には、先ず、ＳｉＯ2膜２４上にレジストを塗布し、電子ビーム露光法等によりレジストに開口を形成する。
次に、上記のレジストをマスクとして、反応性イオンエッチング法によりＳｉＯ2膜２４に開口２４Ａを形成する。エッチングガスには例えばＣＦ4を用いる。開口２４Ａは、ソース電極３１寄りの端部が開口２３Ａのソース電極３１寄りの端部と一致するように、開口２３Ａよりも短く、例えば１７０ｎｍ程度の長さに形成される。
その後、レジストは、薬液処理又はアッシング処理により除去される。
続いて、図２７（ａ）に示すように、ｉ−ＩｎＰ層１７に溝１７Ｂを形成する。
詳細には、ｉ−ＩｎＰ層１７をウェットエッチングし、深さ１ｎｍ〜２ｎｍ程度の溝１７Ｂを形成する。溝１７ｂは、一部残存した溝１７Ａよりも１ｎｍ〜２ｎｍ程度深く形成され、溝１７Ａ，１７Ｂ間で段差が形成される。エッチング液には、例えばクエン酸（Ｃ6Ｈ8Ｏ7）と過酸化水素水（Ｈ2Ｏ2）の混合溶液を用いる。
続いて、図２７（ｂ）に示すように、階段状溝４０を形成する。
詳細には、図２６（ａ）〜図２７（ａ）の各工程を繰り返し、溝を形成してゆく。以上により、化合物半導体積層構造１には、ソース電極３１の近傍からドレイン電極３２の近傍までの領域に、階段状溝４０が形成される。階段状溝４０は、ソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて逐次階段状に深くなるように、最も深い箇所でバリア層１６の途中の深さまで形成される。
続いて、図２８（ａ）に示すように、ＳｉＯ2膜２５を形成する。
詳細には、化合物半導体積層構造１上のソース電極３１とドレイン電極３２との間に、階段状溝４０を覆うように絶縁物、ここではＳｉＯ2をプラズマＣＶＤ法等により堆積する。以上により、ＳｉＯ2膜２５が形成される。
続いて、図２８（ｂ）に示すように、３層のレジスト膜４１〜４３を積層形成する。
詳細には、化合物半導体積層構造１上を覆うように、例えば日本ゼオン株式会社製のＺＥＰレジスト、ＰＭＧＩ（poly-dimethylglutarimide）レジスト、及びＺＥＰレジストを塗布する。以上により、レジスト膜４１〜４３が形成される。
続いて、図２９（ａ）に示すように、レジスト膜４２に開口４２ａを、レジスト膜４３に開口４３ａを形成する。
詳細には、電子ビーム露光法等により、レジスト膜４２，４３のＴ型ゲートのヘッド部分が形成される箇所を露光し、レジスト膜４２，４３に開口４２ａ，４３ａを形成する。
続いて、図２９（ｂ）に示すように、レジスト膜４１に開口４１ａを形成する。
詳細には、電子ビーム露光法等により、レジスト膜４１のＴ型ゲートのフット部分が形成される箇所を目的とするゲート長に合わせて露光し、レジスト膜４１に開口４１ａを形成する。
続いて、図３０（ａ）に示すように、ＳｉＯ2膜２５に開口２５ａを形成する。
詳細には、レジスト膜４１をマスクとして、反応性イオンエッチング法によりＳｉＯ2膜２５に開口２５ａを形成する。エッチングガスには例えばＣＦ4を用いる。
続いて、図３０（ｂ）及び図３１に示すように、ゲート電極３３を形成する。
詳細には、レジスト膜４１〜４３をマスクとして用いて、電極材料として、例えばＴｉ／Ｐｔ／Ａｕを、例えば蒸着法により、開口４１ａ〜４３ａ内を含むレジスト膜４３上に堆積する。Ｔｉの厚みは１０ｎｍ程度、Ｐｔの厚みは５ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジスト膜４１〜４３及びレジスト膜４３上に堆積されたＴｉ／Ｐｔ／Ａｕを除去する。以上により、図１１に示すように、階段状溝４０の底面上にＴ型のゲート電極３３が形成される。
以上により、本実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴが形成される。
本実施形態では、ゲート電極３３が化合物半導体積層構造１の階段状溝４０の底面と直接的に接触する、ショットキー型のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを作製する場合を例示した。ショットキー型の代わりに、ゲート電極３３がゲート絶縁膜を介して化合物半導体積層構造１の上方に形成されるＭＩＳ型のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを形成するようにしても良い。この場合、図２９（ｂ）の工程の後に、ＳｉＯ2膜２５に開口２５ａを形成する図３０（ａ）の工程を行わず、図３０（ｂ）以降の工程を行うようにすれば良い。
本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴでは、図３１のようにソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて逐次階段状に深くなる階段状溝４０を形成する場合を例示した。階段状溝４０の段差が小さくなるように、段差形成をすれば、階段状溝４０は連続的な傾斜溝と見なせるようになる。現実的には、化合物半導体の１原子層分の高さが当該段差の限界となる。本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴとして、連続的と見なせる傾斜溝、即ち、ソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて徐々に深くなるテーパ状溝５０が形成されたものを図３２に示す。図３２においては、ＳｉＯ2膜２５の記載を省略している。本実施形態では、以降、本実施形態のＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴをテーパ状溝５０が形成されたものとして、その作用効果等を説明する。
図３３は、ソース電極３１寄りのテーパ状溝５０の端部、テーパ状溝５０の中央（ゲート電極形成部分、電極形成前）、ドレイン電極３２寄りのテーパ状溝５０の端部における縦方向の伝導帯のバンド構造を示す模式図である。ソース電極３１寄りからドレイン電極３２寄りに近づくにつれて、チャネル層１３の伝導帯の底のエネルギーが下がり、ソース３１−ゲート電極３３間に内部電界が形成されていることが判る。これは、ソース電極３１に近づくほどバリア層１６が薄くなるため、全体にポテンシャルが持ち上げられるためである。このバンド構造図はゲート電極３３を形成する前のものであるが、ゲート電極３３の形成後もソース３１−ゲート電極３３間のテーパ状溝５０とゲート電極３３−ドレイン電極３２間のテーパ状溝５０とには、両方とも内部電界が形成されている。但し、ゲート電極３３−ドレイン電極３２間では横方向のリセス長による電界強度への影響が大きいので、ソース３１−ゲート電極３３間の方が効果は大きい。
更に本実施形態では、図３４に示すように、ゲート電極３３がテーパ状溝５０の底面上に形成される。そのため、ゲート電極３３のフット先端部分（図３４の円内）は、テーパ状溝５０の形状に対応して、ソース電極３１側がチャネル層１３に近い先端が尖った構造になる。本実施形態では、当該構造を有しない（ゲート電極が平坦面上に形成された場合）ＨＥＭＴに比べて、先端が尖った部分に電界が集中し易くなる。結果として、実効的なゲート長が短くなり真性遅延時間τintも短縮される。
以上のように、ソース電極３１とゲート電極３３との領域に、ソース電極３１に近づくにつれて逐次階段状に深くなるテーパ状溝５０を有することにより、当該領域において内部電界が生成される。これにより、ソース電極３１−ゲート電極３３間の電子が比較例の場合よりも加速し易くなる。ドレイン電流Ｉdsは、
Ｉds＝ｎｅｖ（ｎ：電子密度、ｅ：単位電荷，ｖ：電子速度）
で表される。電子密度ｎは、ｎ型オーミックコンタクト部分から電子が供給され、この部分は本実施形態でも比較例でも同程度である。これに対して、電子速度ｖは内部電界により増大する。比較例よりもドレイン電流が流れ易くなり、ソース抵抗が低減される。
更に本実施形態では、ゲート電極３３の底面がテーパ状溝５０の底面上に形成されるため、実効的なゲート長が短くなり真性遅延時間τintも短縮される。
本実施形態によるＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴでは、真性遅延時間τintと外因性（寄生）遅延時間τextとの両方を低減することが可能である。
以上説明したように、本実施形態によれば、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴが実現する。
（第２の実施形態の変形例）
以下、本実施形態の変形例による様々なＨＥＭＴについて説明する。
−変形例１−
変形例１では、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴを開示する。
図３５は、変形例１によるＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴを示す概略断面図である。
このＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴでは、基板２００上に、バッファ層２０１、ボトムバリア層２０２、チャネル層２０３、スペーサ層２０４、Ｓｉ−δ−ドーピング層２０５、バリア層２０６、及びキャップ層２０７が順次積層されている。
ボトムバリア層２０２は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。チャネル層２０３は、ｉ−ＧａＡｓが成長されて形成される。スペーサ層２０４は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。Ｓｉ−δ−ドーピング層２０５は、極薄のＳｉドーピングで形成される。バリア層２０６は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。キャップ層２０７は、ｎ−ＧａＡｓが成長されて形成される。
キャップ層２０７上にはソース電極３１及びドレイン電極３２が形成され、テーパ状溝５０の底面上にはゲート電極３３が形成される。テーパ状溝５０は、ソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて徐々に深くなるように形成される。テーパ状溝５０は、最も深い箇所でバリア層２０６の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴが実現する。
−変形例２−
変形例２では、ＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを開示する。
図３６は、変形例２によるＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを示す概略断面図である。
このＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴでは、基板２１０上に、バッファ層２１１、ボトムバリア層２１２、チャネル層２１３、スペーサ層２１４、Ｓｉ−δ−ドーピング層２１５、バリア層２１６、及びキャップ層２１７が順次積層されている。
ボトムバリア層２１２は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。チャネル層２１３は、ｉ−ＩｎＧａＡｓが成長されて形成される。スペーサ層２１４は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。Ｓｉ−δ−ドーピング層１２５は、極薄のＳｉドーピングで形成される。バリア層２１６は、ｉ−ＡｌＧａＡｓ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ）が成長されて形成される。キャップ層２１７は、ｎ−ＧａＡｓが成長されて形成される。
キャップ層２１７上にはソース電極３１及びドレイン電極３２が形成され、テーパ状溝５０の底面上にはゲート電極３３が形成される。テーパ状溝５０は、ソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて徐々に深くなるように形成される。テーパ状溝５０は、最も深い箇所でバリア層２１６の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴが実現する。
−変形例３−
変形例３では、ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを開示する。
図３７は、変形例３によるＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを示す概略断面図である。
このＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴでは、基板２２０上に、バッファ層２２１、ボトムバリア層２２２、チャネル層２２３、スペーサ層２２４、Ｔｅ−δ−ドーピング層２２５、バリア層２２６、ｉ−ＩｎＡｌＡｓ層２２７、及びキャップ層２２８が順次積層されている。
ボトムバリア層２２２は、ｉ−ＡｌＳｂが成長されて形成される。チャネル層２２３は、ｉ−ＩｎＡｓが成長されて形成される。スペーサ層２２４は、ｉ−ＡｌＳｂが成長されて形成される。Ｔｅ−δ−ドーピング層２２５は、極薄のＴｅドーピングで形成される。バリア層２２６は、ｉ−ＡｌＳｂが成長されて形成される。ｉ−ＩｎＡｌＡｓ層２２７は、例えばｉ−Ｉｎ0.5Ａｌ0.5Ａｓが成長されて形成される。キャップ層２２８は、ｎ−ＩｎＡｓが成長されて形成される。
キャップ層２２８上にはソース電極３１及びドレイン電極３２が形成され、テーパ状溝５０の底面上にはゲート電極３３が形成される。テーパ状溝５０は、ソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて徐々に深くなるように形成される。テーパ状溝５０は、最も深い箇所でバリア層２２６の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴが実現する。
−変形例４−
変形例４では、ＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴを開示する。
図３８は、変形例４によるＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴを示す概略断面図である。
このＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴでは、基板２３０上に、バッファ層２３１、ボトムバリア層２３２、チャネル層２３３、スペーサ層２３４、Ｔｅ−δ−ドーピング層２３５、バリア層２３６、及びキャップ層２３７が順次積層されている。
ボトムバリア層２３２は、ｉ−ＩｎＡｌＳｂが成長されて形成される。チャネル層２３３は、ｉ−ＩｎＳｂが成長されて形成される。スペーサ層２３４は、ｉ−ＩｎＡｌＳｂ（例えば、ｉ−Ｉｎ0.75Ａｌ0.25Ｓｂ）が成長されて形成される。Ｔｅ−δ−ドーピング層２３５は、極薄のＴｅドーピングで形成される。バリア層２３６は、ｉ−ＩｎＡｌＳｂ（例えば、ｉ−Ｉｎ0.75Ａｌ0.25Ｓｂ）が成長されて形成される。キャップ層２３７は、ｎ−ＩｎＳｂが成長されて形成される。
キャップ層２３７上にはソース電極３１及びドレイン電極３２が形成され、テーパ状溝５０の底面上にはゲート電極３３が形成される。テーパ状溝５０は、ソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて徐々に深くなるように形成される。テーパ状溝５０は、最も深い箇所でバリア層２３６の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＩｎＡｌＳｂ／ＩｎＳｂ系ＨＥＭＴが実現する。
−変形例５−
変形例５では、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴを開示する。
図３９は、変形例５によるＡｌＧａＮ／ＧａＮ系ＨＥＭＴを示す概略断面図である。
このＡｌＧａＮ／ＧａＮ系ＨＥＭＴでは、基板２４０上に、バッファ層２４１、チャネル層２４２、スペーサ層２４３、及びバリア層２４４が順次積層されている。
チャネル層２４２は、ｉ−ＧａＮが成長されて形成される。スペーサ層２４３は、ｉ−ＡｌＮが成長されて形成される。バリア層２４４は、ｉ−ＡｌＧａＮ（例えば、ｉ−Ａｌ0.3Ｇａ0.7Ｎ）が成長されて形成される。
バリア層２４４上には、ゲート電極３３及びこれを挟むソース電極３１及びドレイン電極３２が形成される。ゲート電極３３は、バリア層２４４のテーパ状溝５０の底面上に形成される。テーパ状溝５０は、ソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて徐々に深くなるように形成される。テーパ状溝５０は、最も深い箇所でバリア層２４４の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＡｌＧａＮ／ＧａＮ系ＨＥＭＴが実現する。
−変形例６−
変形例６では、ＩｎＡｌＮ／ＧａＮ系ＨＥＭＴを開示する。
図４０は、変形例６によるＩｎＡｌＮ／ＧａＮ系ＨＥＭＴを示す概略断面図である。
このＩｎＡｌＮ／ＧａＮ系ＨＥＭＴでは、基板２５０上に、バッファ層２５１、チャネル層２５２、スペーサ層２５３、及びバリア層２５４が順次積層されている。
チャネル層２５２は、ｉ−ＧａＮが成長されて形成される。スペーサ層２５３は、ｉ−ＡｌＮが成長されて形成される。バリア層２５４は、ｉ−ＩｎＡｌＮが成長されて形成される。
バリア層２５４上には、ゲート電極３３及びこれを挟むソース電極３１及びドレイン電極３２が形成される。ゲート電極３３は、バリア層２５４のテーパ状溝５０の底面上に形成される。テーパ状溝５０は、ソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて徐々に深くなるように形成される。テーパ状溝５０は、最も深い箇所でバリア層２５４の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＩｎＡｌＮ／ＧａＮ系ＨＥＭＴが実現する。
−変形例７−
変形例７では、ＳｉＧｅ／Ｓｉ系ＨＥＭＴを開示する。
図４１は、変形例７によるＳｉＧｅ／Ｓｉ系ＨＥＭＴを示す概略断面図である。
このＳｉＧｅ／Ｓｉ系ＨＥＭＴでは、基板２６０上に、バッファ層２６１、ボトムバリア層２６２、チャネル層２６３、スペーサ層２６４、バリア層２６５、ｉ−Ｓｉ層２６６，及びキャップ層２６７が順次積層されている。
ボトムバリア層２６２は、ｉ−ＳｉＧｅが形成される。チャネル層２６３は、ｉ−Ｓｉが形成される。スペーサ層２６４は、ｉ−ＳｉＧｅが形成される。バリア層２６５は、ｎ−ＳｉＧｅが形成される。キャップ層２６７は、ｎ−Ｓｉが形成される。
キャップ層２６７上にはソース電極３１及びドレイン電極３２が形成され、テーパ状溝５０の底面上にはゲート電極３３が形成される。テーパ状溝５０は、ソース電極３１とドレイン電極３２との間に、ソース電極３１に近づくにつれて徐々に深くなるように形成される。テーパ状溝５０は、最も深い箇所でバリア層２６５の途中の深さまで形成される。
本例では、ソース抵抗を低減し、動作速度を向上させることができる信頼性の高いＳｉＧｅ／Ｓｉ系ＨＥＭＴが実現する。
（第３の実施形態）
本実施形態では、第１、第２の実施形態、及びこれらの諸変形例から選ばれた１種のＨＥＭＴを適用した高周波増幅器を開示する。
図４２は、第３の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４０１と、ミキサー４０２ａ，４０２ｂと、パワーアンプ４０３とを備えて構成される。
ディジタル・プレディストーション回路４０１は、入力信号の非線形歪みを補償するものである。ミキサー４０２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４０３は、交流信号とミキシングされた入力信号を増幅するものであり、第１、第２の実施形態、及びこれらの諸変形例から選ばれた１種のＨＥＭＴを有している。なお図４２では、例えばスイッチの切り替えにより、出力側の信号をミキサー４０２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４０１に送出できる構成とされている。
本実施形態では、ソース抵抗を低減し、動作速度を向上させることができるＨＥＭＴを、高周波増幅器に適用する。これにより、高速動作を可能とする信頼性の高い高周波増幅器が実現する。
以下、化合物半導体装置及びその製造方法、並びに高周波増幅器の諸態様を、付記としてまとめて記載する。
（付記１）化合物半導体層と、
前記化合物半導体層の上方に設けられたゲート電極と、
前記化合物半導体層の上方において、前記ゲート電極を挟んで設けられたソース電極及びドレイン電極と
を含み、
前記化合物半導体層は、前記ソース電極と前記ドレイン電極との間の領域のうち、少なくとも前記ソース電極と前記ゲート電極との間に、前記ソース電極に近づくにつれて徐々に深くなる溝が表面に形成されていることを特徴とする化合物半導体装置。
（付記２）前記化合物半導体層は、前記溝が前記ソース電極と前記ドレイン電極との間に亘って形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記化合物半導体層は、前記溝が、前記ソース電極に近づくにつれて逐次深くなる階段状に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）前記化合物半導体層は、少なくとも、電子走行層及び当該電子走行層の上方の電子供給層が積層されており、
前記化合物半導体層は、前記溝が前記電子走行層の途中の深さまで形成されていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）化合物半導体層を形成する工程と、
前記化合物半導体層の上方にソース電極及びドレイン電極を形成する工程と、
前記化合物半導体層の上方において、前記ソース電極と前記ドレイン電極との間に前記ゲート電極を形成する工程と
を含み、
前記化合物半導体層の表面に、前記ソース電極と前記ドレイン電極との間の領域のうち、少なくとも前記ソース電極と前記ゲート電極との間に、前記ソース電極に近づくにつれて徐々に深くなる溝を形成することを特徴とする化合物半導体装置の製造方法。
（付記６）前記化合物半導体層の表面に、前記溝を前記ソース電極と前記ドレイン電極との間に亘って形成することを特徴とする付記５に記載の化合物半導体装置の製造方法。
（付記７）前記化合物半導体層の表面に、前記溝を、前記ソース電極に近づくにつれて逐次深くなる階段状に形成することを特徴とする付記５又は６に記載の化合物半導体装置の製造方法。
（付記８）前記化合物半導体層は、少なくとも、電子走行層及び当該電子走行層の上方の電子供給層が積層されており、
前記化合物半導体層の表面に、前記溝を前記電子走行層の途中の深さまで形成することを特徴とする付記５〜７のいずれか１項に記載の化合物半導体装置の製造方法。
（付記９）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に設けられたゲート電極と、
前記化合物半導体層の上方において、前記ゲート電極を挟んで設けられたソース電極及びドレイン電極と
を含み、
前記化合物半導体層は、前記ソース電極と前記ドレイン電極との間の領域のうち、少なくとも前記ソース電極と前記ゲート電極との間に、前記ソース電極に近づくにつれて徐々に深くなる溝が表面に形成されていることを特徴とする高周波増幅器。
１ 化合物半導体積層構造
１１ バッファ層
１２ ボトムバリア層
１３ チャネル層
１４ スペーサ層
１５ Ｓｉ−δ−ドーピング層
１６ バリア層１６
１７ ｉ−ＩｎＰ層
１８ 及びキャップ層
２０，４０ 階段状溝
３０，５０ テーパ状溝
３１ ソース電極
３２ ドレイン電極
３３ ゲート電極

Claims (8)

  1. 化合物半導体層と、
    前記化合物半導体層の上方に設けられたゲート電極と、
    前記化合物半導体層の上方において、前記ゲート電極を挟んで設けられたソース電極及びドレイン電極と
    を含み、
    前記化合物半導体層は、前記ソース電極と前記ドレイン電極との間の領域のうち、少なくとも前記ソース電極と前記ゲート電極との間に、前記ソース電極に近づくにつれて徐々に深くなる溝が表面に形成されていることを特徴とする化合物半導体装置。
  2. 前記化合物半導体層は、前記溝が前記ソース電極と前記ドレイン電極との間に亘って形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記化合物半導体層は、前記溝が、前記ソース電極に近づくにつれて逐次深くなる階段状に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記化合物半導体層は、少なくとも、電子走行層及び当該電子走行層の上方の電子供給層が積層されており、
    前記化合物半導体層は、前記溝が前記電子走行層の途中の深さまで形成されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
  5. 化合物半導体層を形成する工程と、
    前記化合物半導体層の上方にソース電極及びドレイン電極を形成する工程と、
    前記化合物半導体層の上方において、前記ソース電極と前記ドレイン電極との間に前記ゲート電極を形成する工程と
    を含み、
    前記化合物半導体層の表面に、前記ソース電極と前記ドレイン電極との間の領域のうち、少なくとも前記ソース電極と前記ゲート電極との間に、前記ソース電極に近づくにつれて徐々に深くなる溝を形成することを特徴とする化合物半導体装置の製造方法。
  6. 前記化合物半導体層の表面に、前記溝を前記ソース電極と前記ドレイン電極との間に亘って形成することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
  7. 前記化合物半導体層の表面に、前記溝を、前記ソース電極に近づくにつれて逐次深くなる階段状に形成することを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
  8. 前記化合物半導体層は、少なくとも、電子走行層及び当該電子走行層の上方の電子供給層が積層されており、
    前記化合物半導体層の表面に、前記溝を前記電子走行層の途中の深さまで形成することを特徴とする請求項５〜７のいずれか１項に記載の化合物半導体装置の製造方法。
JP2016050147A 2016-03-14 2016-03-14 化合物半導体装置及びその製造方法 Pending JP2017168530A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016050147A JP2017168530A (ja) 2016-03-14 2016-03-14 化合物半導体装置及びその製造方法
US15/452,999 US10079297B2 (en) 2016-03-14 2017-03-08 Compound semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016050147A JP2017168530A (ja) 2016-03-14 2016-03-14 化合物半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2017168530A true JP2017168530A (ja) 2017-09-21

Family

ID=59787173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016050147A Pending JP2017168530A (ja) 2016-03-14 2016-03-14 化合物半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US10079297B2 (ja)
JP (1) JP2017168530A (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937873B2 (en) * 2019-01-03 2021-03-02 Cree, Inc. High electron mobility transistors having improved drain current drift and/or leakage current performance
US11127820B2 (en) * 2019-09-20 2021-09-21 Microsoft Technology Licensing, Llc Quantum well field-effect transistor and method for manufacturing the same
US12082512B2 (en) 2019-10-24 2024-09-03 Microsoft Technology Licensing, Llc Semiconductor-superconductor hybrid device
US11658233B2 (en) 2019-11-19 2023-05-23 Wolfspeed, Inc. Semiconductors with improved thermal budget and process of making semiconductors with improved thermal budget
JP7470008B2 (ja) * 2020-10-19 2024-04-17 株式会社東芝 半導体装置
US12218202B2 (en) * 2021-09-16 2025-02-04 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005380A (ja) 2001-09-27 2006-01-05 Murata Mfg Co Ltd ヘテロ接合電界効果トランジスタの製造方法
JP2005252276A (ja) 2005-03-24 2005-09-15 Murata Mfg Co Ltd ヘテロ接合電界効果トランジスタの製造方法
JP5331978B2 (ja) 2007-09-03 2013-10-30 旭化成エレクトロニクス株式会社 電界効果トランジスタの製造方法及びその電界効果トランジスタ
JP5577681B2 (ja) * 2009-11-30 2014-08-27 住友電気工業株式会社 半導体装置
US9660064B2 (en) * 2013-12-26 2017-05-23 Intel Corporation Low sheet resistance GaN channel on Si substrates using InAlN and AlGaN bi-layer capping stack

Also Published As

Publication number Publication date
US20170263742A1 (en) 2017-09-14
US10079297B2 (en) 2018-09-18

Similar Documents

Publication Publication Date Title
US9024357B2 (en) Method for manufacturing a HEMT transistor and corresponding HEMT transistor
US9419121B1 (en) Semiconductor device with multiple carrier channels
US10910480B2 (en) Transistor with multi-metal gate
CN111213244B (zh) 具有厚度沿晶体管宽度变化的半导体层的高电子迁移率晶体管
US10079297B2 (en) Compound semiconductor device
US20140361341A1 (en) CASCODE STRUCTURES FOR GaN HEMTs
JP2008078601A (ja) 高電力のための内部電界電極を有するガリウムナイトライドを基盤とする高電子移動度トランジスタ構造
US9224668B2 (en) Semiconductor HEMT device with stoichiometric silicon nitride layer
US12402348B2 (en) Field effect transistor with selective channel layer doping
JP7690029B2 (ja) 少なくとも部分的に埋め込まれたフィールド・プレートを有する電界効果トランジスタ
US12266721B2 (en) Field effect transistor with multiple stepped field plate
Corrion et al. Enhancement-mode AlN/GaN/AlGaN DHFET with 700-mS/mm $ g_ {m} $ and 112-GHz $ f_ {T} $
Shrestha et al. Design and simulation of high performance lattice matched double barrier normally off AlInGaN/GaN HEMTs
WO2019077781A1 (en) HIGH ELECTRON MOBILITY TRANSISTORS WITH ADJUSTABLE THRESHOLD VOLTAGE
Verma et al. Design and analysis of AlGaN/GaN based DG MOSHEMT for high-frequency application
US9786743B2 (en) Semiconductor device with electron supply layer
US9087888B2 (en) Semiconductor device and electronic apparatus
JP6810014B2 (ja) 電界効果型トランジスタおよびその製造方法
Medjdoub et al. Toward highly scaled AlN/GaN-on-Silicon devices for millimeter wave applications
JP7228701B2 (ja) 半導体デバイスのための局所的トンネリング強化
Lu Ultrawide Bandgap Nitride Semiconductor Heterojunction Field Effect Transistors
JPH05129344A (ja) 電界効果トランジスタ及びその製造方法
Wu et al. Ultra-Thin Barrier Enhancement-Mode InAlN/GaN HEMTs on Sapphire Substrate with a DIBL of 5.2 mV/V
JP2015099850A (ja) 窒化物半導体を用いたトランジスタおよびその製造方法
Lee et al. Lg= 25 nm In0. 8Ga0. 2As/In0. 52Al0. 48As High-Electron Mobility Transistors on InP Substrate with Both fT and fmax in Excess of 700 GHz