JPH05129344A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH05129344A JPH05129344A JP31553991A JP31553991A JPH05129344A JP H05129344 A JPH05129344 A JP H05129344A JP 31553991 A JP31553991 A JP 31553991A JP 31553991 A JP31553991 A JP 31553991A JP H05129344 A JPH05129344 A JP H05129344A
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- electrode
- effect transistor
- gate electrode
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Abstract
(57)【要約】
【目的】 リセス内にゲート電極が形成された電界効果
トランジスタにおいて、ゲート電極とソース電極とを近
接して配置することで、ソース抵抗を低減するととも
に、ゲート電極直下のチャネルの水平方向成分を低減し
てドレイン・ゲート耐圧を向上させる。 【構成】 基板１表面に形成されたソース電極１６近傍
の基板面に凹部８を形成し、凹部８のソース電極１６側
の側壁面にゲート電極１９を設け、凹部８の底面にドレ
イン電極１７を設ける。
トランジスタにおいて、ゲート電極とソース電極とを近
接して配置することで、ソース抵抗を低減するととも
に、ゲート電極直下のチャネルの水平方向成分を低減し
てドレイン・ゲート耐圧を向上させる。 【構成】 基板１表面に形成されたソース電極１６近傍
の基板面に凹部８を形成し、凹部８のソース電極１６側
の側壁面にゲート電極１９を設け、凹部８の底面にドレ
イン電極１７を設ける。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
及びその製造方法に関し、特にその寄生抵抗の低減及び
耐圧の向上を図ったものに関するものである。
及びその製造方法に関し、特にその寄生抵抗の低減及び
耐圧の向上を図ったものに関するものである。
【０００２】
【従来の技術】図６は従来の電界効果トランジスタ（Ｆ
ＥＴ）の構造を示す断面図であり、図において、１は半
絶縁性半導体基板であり、この半絶縁性半導体基板１上
には、ノンドープＧａＡｓバッファ層２，ノンドープＩ
ｎＧａＡｓチャンネル層３，ｎ+ ＡｌＧａＡｓ電子供給
層４，ｎ+ ＧａＡｓキャップ層５が順次積層され、上記
ｎ+ ＡｌＧａＡｓ電子供給層４とノンドープＩｎＧａＡ
ｓチャンネル層３との間でヘテロ接合を有し、上記チャ
ンネル層３に形成される高い移動度を有する２次元電子
ガス層１０により高速動作を行う、いわゆるＨＥＭＴ(H
igh electron mobility transistor) 構造となってい
る。また９は上記ｎ+ ＧａＡｓキャップ層５に形成され
た凹部（リセス）８に配置されたゲート電極であり、該
ゲート電極９に印加する電圧により上記２次元電子ガス
層１０の濃度を変化させることでＦＥＴ動作を行う。ま
た６，７は上記リセス８近傍の上記キャップ層５の表面
に形成されたソース電極及びドレイン電極である。なお
上記キャップ層５は各電極とオーミックコンタクトを取
るための役割を果たすものである。
ＥＴ）の構造を示す断面図であり、図において、１は半
絶縁性半導体基板であり、この半絶縁性半導体基板１上
には、ノンドープＧａＡｓバッファ層２，ノンドープＩ
ｎＧａＡｓチャンネル層３，ｎ+ ＡｌＧａＡｓ電子供給
層４，ｎ+ ＧａＡｓキャップ層５が順次積層され、上記
ｎ+ ＡｌＧａＡｓ電子供給層４とノンドープＩｎＧａＡ
ｓチャンネル層３との間でヘテロ接合を有し、上記チャ
ンネル層３に形成される高い移動度を有する２次元電子
ガス層１０により高速動作を行う、いわゆるＨＥＭＴ(H
igh electron mobility transistor) 構造となってい
る。また９は上記ｎ+ ＧａＡｓキャップ層５に形成され
た凹部（リセス）８に配置されたゲート電極であり、該
ゲート電極９に印加する電圧により上記２次元電子ガス
層１０の濃度を変化させることでＦＥＴ動作を行う。ま
た６，７は上記リセス８近傍の上記キャップ層５の表面
に形成されたソース電極及びドレイン電極である。なお
上記キャップ層５は各電極とオーミックコンタクトを取
るための役割を果たすものである。
【０００３】次に動作原理について説明する。以上のよ
うに構成された電界効果トランジスタにおいて、ｎ+ Ａ
ｌＧａＡｓ電子供給層４の電子はヘテロ接合を越えてエ
ネルギー的に低いチャンネル層３側に移り、電子濃度の
高い領域、すなわち２次元電子ガス層１０を形成し、こ
の２次元電子ガス層１０に蓄積された電子をゲート電極
９に印加する電圧により制御し、ＦＥＴ動作を行う。こ
のとき全体に空乏層が広がった電子供給層４がＭＯＳの
絶縁膜の役割を果たす。
うに構成された電界効果トランジスタにおいて、ｎ+ Ａ
ｌＧａＡｓ電子供給層４の電子はヘテロ接合を越えてエ
ネルギー的に低いチャンネル層３側に移り、電子濃度の
高い領域、すなわち２次元電子ガス層１０を形成し、こ
の２次元電子ガス層１０に蓄積された電子をゲート電極
９に印加する電圧により制御し、ＦＥＴ動作を行う。こ
のとき全体に空乏層が広がった電子供給層４がＭＯＳの
絶縁膜の役割を果たす。
【０００４】ところでリセスを有する電界効果トランジ
スタにおいては、チャネル領域以外を表面空乏層の厚み
よりも厚くしてソース抵抗を低減する構造となってい
る。そしてこの構造におけるソース寄生抵抗ＲS は、リ
セス８のソース６側エッジとリセス８底面の延長線とソ
ース電極６のゲート９側エッジの延長線で囲まれた部分
によりほぼ決定されるが、製造時のマスク合わせや、ゲ
ート電極９形成のためのリセス８のマージン等の構造上
の制限のため、リセス８のソース電極６側のエッジはあ
まりソース電極６に近づけることはできない。従って、
ソース寄生抵抗ＲS の低減には制限がある。
スタにおいては、チャネル領域以外を表面空乏層の厚み
よりも厚くしてソース抵抗を低減する構造となってい
る。そしてこの構造におけるソース寄生抵抗ＲS は、リ
セス８のソース６側エッジとリセス８底面の延長線とソ
ース電極６のゲート９側エッジの延長線で囲まれた部分
によりほぼ決定されるが、製造時のマスク合わせや、ゲ
ート電極９形成のためのリセス８のマージン等の構造上
の制限のため、リセス８のソース電極６側のエッジはあ
まりソース電極６に近づけることはできない。従って、
ソース寄生抵抗ＲS の低減には制限がある。
【０００５】また、ゲート電極９直下のチャネルの電界
の水平方向成分を、リセス構造として垂直成分を作り出
して緩和しても、チャネルが水平方向にあるため、充分
に緩和することができずゲート電極９とドレイン電極７
間でブレークダウンしやすい。即ち、ゲート・ドレイン
間耐圧Ｖgd0 を向上させることが困難である。
の水平方向成分を、リセス構造として垂直成分を作り出
して緩和しても、チャネルが水平方向にあるため、充分
に緩和することができずゲート電極９とドレイン電極７
間でブレークダウンしやすい。即ち、ゲート・ドレイン
間耐圧Ｖgd0 を向上させることが困難である。
【０００６】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタは以上のように構成されているので、ゲートをソ
ースに極端に近づけることができず、このためソース抵
抗ＲS を低減できず、またチャネル直下の電界の水平方
向成分が大きく凹部のドレイン側のエッジに電界が集中
し、ゲート・ドレイン間耐圧Ｖgd0 をドレイン抵抗Ｒd
を保ったまま向上させることができず、これらの理由の
ためデバイスのＤＣ（直流）及びＲＦ（高周波）特性を
大幅に向上させることが困難であるという問題点があっ
た。
ジスタは以上のように構成されているので、ゲートをソ
ースに極端に近づけることができず、このためソース抵
抗ＲS を低減できず、またチャネル直下の電界の水平方
向成分が大きく凹部のドレイン側のエッジに電界が集中
し、ゲート・ドレイン間耐圧Ｖgd0 をドレイン抵抗Ｒd
を保ったまま向上させることができず、これらの理由の
ためデバイスのＤＣ（直流）及びＲＦ（高周波）特性を
大幅に向上させることが困難であるという問題点があっ
た。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、ＦＥＴのソース抵抗ＲS を低減
でき、またドレイン抵抗Ｒd を劣化させることなくゲー
ト・ドレイン間耐圧Ｖgd0 の向上を図ることができる電
界効果トランジスタ及びその製造方法を提供することを
目的とする。
ためになされたもので、ＦＥＴのソース抵抗ＲS を低減
でき、またドレイン抵抗Ｒd を劣化させることなくゲー
ト・ドレイン間耐圧Ｖgd0 の向上を図ることができる電
界効果トランジスタ及びその製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】この発明に係る電界効果
トランジスタ及びその製造方法は、半導体基体表面に一
方の主電極を形成し、該電極近傍に開口を有するレジス
トを用いて上記半導体基体に凹部を形成した後、斜め方
向から金属蒸着を行い上記一方の主電極が形成された側
の凹部側壁面にゲート電極を設け、さらに上記凹部の底
面に開口を有するレジストを用いて他方の主電極を形成
するようにしたものである。
トランジスタ及びその製造方法は、半導体基体表面に一
方の主電極を形成し、該電極近傍に開口を有するレジス
トを用いて上記半導体基体に凹部を形成した後、斜め方
向から金属蒸着を行い上記一方の主電極が形成された側
の凹部側壁面にゲート電極を設け、さらに上記凹部の底
面に開口を有するレジストを用いて他方の主電極を形成
するようにしたものである。
【０００９】また、上記半導体基体の凹部底面に第２の
凹部を設け、該第２の凹部に上記他方の主電極を配置す
るようにしたものである。
凹部を設け、該第２の凹部に上記他方の主電極を配置す
るようにしたものである。
【００１０】また、上記半導体基体として、各電極のオ
ーミック接触のためのキャップ層を有し、該キャップ層
を上記凹部底面から上記ゲート電極近傍にかけて形成
し、上記他方の主電極を上記キャップ層上に配置するよ
うにしたものである。
ーミック接触のためのキャップ層を有し、該キャップ層
を上記凹部底面から上記ゲート電極近傍にかけて形成
し、上記他方の主電極を上記キャップ層上に配置するよ
うにしたものである。
【００１１】さらに、上記キャップ層の下面にヘテロ接
合を形成する半導体層を有し、該半導体層を、上記ゲー
ト電極と上記凹部周辺の上記半導体基体表面に配置され
た一方の主電極間にのみ設けるようにしたものである。
合を形成する半導体層を有し、該半導体層を、上記ゲー
ト電極と上記凹部周辺の上記半導体基体表面に配置され
た一方の主電極間にのみ設けるようにしたものである。
【００１２】
【作用】この発明においては、凹部側壁面にゲート電極
を設け、該ゲート電極近傍の基板表面に主電極であるソ
ース電極を配置したから、ゲート電極がソース電極に接
近した構造となり、ソース寄生抵抗ＲS を大幅に低減す
ることができる。また、ドレイン電極を凹部底面に配置
したのでゲート電極のドレイン側エッジでの電界の水平
方向成分が緩和され、ゲート・ドレイン耐圧Ｖgd0 を向
上させることができる。
を設け、該ゲート電極近傍の基板表面に主電極であるソ
ース電極を配置したから、ゲート電極がソース電極に接
近した構造となり、ソース寄生抵抗ＲS を大幅に低減す
ることができる。また、ドレイン電極を凹部底面に配置
したのでゲート電極のドレイン側エッジでの電界の水平
方向成分が緩和され、ゲート・ドレイン耐圧Ｖgd0 を向
上させることができる。
【００１３】また、上記凹部に第２の凹部を設け、該第
２の凹部にドレイン電極を配置するようにしたから、ゲ
ート・ドレイン耐圧Ｖgd0 をさらに向上させることがで
きる。
２の凹部にドレイン電極を配置するようにしたから、ゲ
ート・ドレイン耐圧Ｖgd0 をさらに向上させることがで
きる。
【００１４】また、オーミック接触のためのキャップ層
を、上記凹部内において、該凹部側壁面に形成されたゲ
ート電極近傍まで形成し、該キャップ層の前記凹部底面
に他方の主電極であるドレイン電極を配置するようにし
たから、ソース抵抗低減，ドレイン耐圧向上に加えてド
レイン抵抗を低減することができる。
を、上記凹部内において、該凹部側壁面に形成されたゲ
ート電極近傍まで形成し、該キャップ層の前記凹部底面
に他方の主電極であるドレイン電極を配置するようにし
たから、ソース抵抗低減，ドレイン耐圧向上に加えてド
レイン抵抗を低減することができる。
【００１５】さらに、凹部周辺の半導体基体上にドレイ
ン電極を設けるとともに、凹部内において、該凹部側壁
面に形成されたゲート電極近傍までキャップ層を形成
し、該キャップ層上にソース電極を設けたから、ソース
電極とゲート電極間距離が近接してソース抵抗が低減さ
れるとともに、ドレイン電極とゲート電極間距離が近接
してドレイン抵抗が低減され、さらに、ゲート電極直下
のゲート電極に向かう水平方向の電界成分が小さくな
り、ゲート・ドレイン耐圧が向上する。
ン電極を設けるとともに、凹部内において、該凹部側壁
面に形成されたゲート電極近傍までキャップ層を形成
し、該キャップ層上にソース電極を設けたから、ソース
電極とゲート電極間距離が近接してソース抵抗が低減さ
れるとともに、ドレイン電極とゲート電極間距離が近接
してドレイン抵抗が低減され、さらに、ゲート電極直下
のゲート電極に向かう水平方向の電界成分が小さくな
り、ゲート・ドレイン耐圧が向上する。
【００１６】
【実施例】以下、この発明の一実施例による電界効果ト
ランジスタを図について説明する。図１において、図６
と同一符号は同一または相当部分を示し、１９はキャッ
プ層５の凹部８の側面に形成されたゲート電極、１６は
ゲート電極１９が形成された凹８近傍の基板平面部のキ
ャップ層５上に形成されたソース電極、１７は上記凹部
８の底面部のキャップ層５上に形成されたドレイン電極
である。
ランジスタを図について説明する。図１において、図６
と同一符号は同一または相当部分を示し、１９はキャッ
プ層５の凹部８の側面に形成されたゲート電極、１６は
ゲート電極１９が形成された凹８近傍の基板平面部のキ
ャップ層５上に形成されたソース電極、１７は上記凹部
８の底面部のキャップ層５上に形成されたドレイン電極
である。
【００１７】次に本実施例の作用効果について説明す
る。上記構成により、リセス８のソース電極側エッジか
らソース電極１６までの距離は従来と変わらないが、ゲ
ート電極１９がソース電極１６に接近して形成されてい
るためソース寄生抵抗ＲS が大幅に低減する。また、ゲ
ート電極１９が凹部８の側面に形成されているため、ゲ
ート電極１９直下のチャネルにおける電界の水平（図面
左右方法）成分が小さくなり、凹部８の底面までの垂直
（図面上下方向）成分により緩和されるため、ゲート・
ドレイン間耐圧Ｖgd0 が向上する。
る。上記構成により、リセス８のソース電極側エッジか
らソース電極１６までの距離は従来と変わらないが、ゲ
ート電極１９がソース電極１６に接近して形成されてい
るためソース寄生抵抗ＲS が大幅に低減する。また、ゲ
ート電極１９が凹部８の側面に形成されているため、ゲ
ート電極１９直下のチャネルにおける電界の水平（図面
左右方法）成分が小さくなり、凹部８の底面までの垂直
（図面上下方向）成分により緩和されるため、ゲート・
ドレイン間耐圧Ｖgd0 が向上する。
【００１８】次に本発明の第２の実施例を図について説
明する。この実施例では、凹部８の底面にさらに凹部８
ａを形成し、その底面にドレイン電極１７を配置するよ
うにしたものである。このような構成とすることによ
り、上記第１の実施例と同様にしてソース寄生抵抗ＲS
が低減されるとともに、凹部８ａにより電界の垂直（図
面上下方向）成分が増大して水平成分が緩和されること
となり、ゲート・ドレイン間耐圧Ｖgd0 を一層向上させ
ることができる。
明する。この実施例では、凹部８の底面にさらに凹部８
ａを形成し、その底面にドレイン電極１７を配置するよ
うにしたものである。このような構成とすることによ
り、上記第１の実施例と同様にしてソース寄生抵抗ＲS
が低減されるとともに、凹部８ａにより電界の垂直（図
面上下方向）成分が増大して水平成分が緩和されること
となり、ゲート・ドレイン間耐圧Ｖgd0 を一層向上させ
ることができる。
【００１９】なお、上記凹部の段数は２段以上であって
もよいことは言うまでもない。
もよいことは言うまでもない。
【００２０】次に本発明の第３の実施例を図について説
明する。この実施例では図３に示すように、凹部８上面
にソース電極１６を設け、凹部８の底部にドレイン電極
１７を設け、さらにドレイン電極１７側の凹部８の側面
からゲート電極１９の直下までｎ+ ＧａＡｓ層５を形成
するようにしたものである。
明する。この実施例では図３に示すように、凹部８上面
にソース電極１６を設け、凹部８の底部にドレイン電極
１７を設け、さらにドレイン電極１７側の凹部８の側面
からゲート電極１９の直下までｎ+ ＧａＡｓ層５を形成
するようにしたものである。
【００２１】このように構成することにより、上記第１
の実施例と同様にしてソース寄生抵抗ＲS が低減すると
ともに、ゲート電極１９直下のチャネルの電界の水平成
分が垂直成分により緩和されるため、ゲート・ドレイン
間耐圧Ｖgd0 が向上するのに加え、ｎ+ ＧａＡｓ層５が
ドレイン電極１７側壁部に延在して形成されているた
め、ゲート電極１９とドレイン電極１７とが近接する構
造となり、ドレイン寄生抵抗Ｒd を低減することができ
る。
の実施例と同様にしてソース寄生抵抗ＲS が低減すると
ともに、ゲート電極１９直下のチャネルの電界の水平成
分が垂直成分により緩和されるため、ゲート・ドレイン
間耐圧Ｖgd0 が向上するのに加え、ｎ+ ＧａＡｓ層５が
ドレイン電極１７側壁部に延在して形成されているた
め、ゲート電極１９とドレイン電極１７とが近接する構
造となり、ドレイン寄生抵抗Ｒd を低減することができ
る。
【００２２】次に本発明の第４の実施例を図４について
説明する。この実施例では、凹部８上面にドレイン電極
１７を設け、凹部８の底部にソース電極１６を設け、ソ
ース電極１６側の凹部８の側面からゲート電極１９の直
下までｎ+ＧａＡｓ層５を形成し、さらにゲート電極１
９とドレイン電極１７間のみにヘテロ接合を設けたもの
であり、このように構成することにより、ゲート電極１
９直下のチャネルの垂直成分が大きくなり、その水平成
分が緩和されてゲート耐圧の向上を図ることができると
ともに、ドレイン電極１７とゲート電極１９とが近接し
ているためドレイン抵抗が低減され、またゲート電極１
９がソース電極１６に接近して形成されているためソー
ス寄生抵抗ＲS を低減することができる。
説明する。この実施例では、凹部８上面にドレイン電極
１７を設け、凹部８の底部にソース電極１６を設け、ソ
ース電極１６側の凹部８の側面からゲート電極１９の直
下までｎ+ＧａＡｓ層５を形成し、さらにゲート電極１
９とドレイン電極１７間のみにヘテロ接合を設けたもの
であり、このように構成することにより、ゲート電極１
９直下のチャネルの垂直成分が大きくなり、その水平成
分が緩和されてゲート耐圧の向上を図ることができると
ともに、ドレイン電極１７とゲート電極１９とが近接し
ているためドレイン抵抗が低減され、またゲート電極１
９がソース電極１６に接近して形成されているためソー
ス寄生抵抗ＲS を低減することができる。
【００２３】また、この実施例においてヘテロ接合をゲ
ート電極１９からドレイン電極１７間のみに形成したの
は、もしこの構造においてソース電極１６下方にまで延
在して形成するとＤＣ（直流）特性には影響がないが、
ＲＦ（周波数）特性の劣化が見られるためであり、これ
はヘテロ層形成によるソース抵抗の増大に起因するもの
と思われる。
ート電極１９からドレイン電極１７間のみに形成したの
は、もしこの構造においてソース電極１６下方にまで延
在して形成するとＤＣ（直流）特性には影響がないが、
ＲＦ（周波数）特性の劣化が見られるためであり、これ
はヘテロ層形成によるソース抵抗の増大に起因するもの
と思われる。
【００２４】次に上記第１ないし第４の実施例における
ゲート電極１９の具体的な製造方法を図５を用いて説明
する。図５において、２０は活性層等を備えた半導体基
体、１７ａはドレイン電極金属、１９ａはゲート電極金
属、２１，２２，２４はフォトレジストである。
ゲート電極１９の具体的な製造方法を図５を用いて説明
する。図５において、２０は活性層等を備えた半導体基
体、１７ａはドレイン電極金属、１９ａはゲート電極金
属、２１，２２，２４はフォトレジストである。
【００２５】まず図５(a) に示すように、活性層等を備
えた半導体基体２０上にソース電極１６を形成した後、
ゲート電極形成のために写真製版によりパターニングし
たフォトレジスト２１を設ける。
えた半導体基体２０上にソース電極１６を形成した後、
ゲート電極形成のために写真製版によりパターニングし
たフォトレジスト２１を設ける。
【００２６】次に図５(b) に示すように、フォトレジス
ト２１をマスクとして、半導体基体２０に凹部８を形成
し、さらにゲート金属１９ａを斜め方向より蒸着し、凹
部８のソース側の側壁にゲート電極１９を形成する。
ト２１をマスクとして、半導体基体２０に凹部８を形成
し、さらにゲート金属１９ａを斜め方向より蒸着し、凹
部８のソース側の側壁にゲート電極１９を形成する。
【００２７】次に図５(c) に示すように、リフトオフ法
により不要なゲート金属１９ａとフォトレジスト２１を
除去する。
により不要なゲート金属１９ａとフォトレジスト２１を
除去する。
【００２８】次いで図５(d) に示すように、ドレイン電
極形成のために写真製版によりパターニングしたフォト
レジスト２２を設ける。
極形成のために写真製版によりパターニングしたフォト
レジスト２２を設ける。
【００２９】次に図５(e) に示すように、フォトレジス
ト２２をマスクにドレイン金属１７ａを蒸着し、ドレイ
ン電極１７を形成する。
ト２２をマスクにドレイン金属１７ａを蒸着し、ドレイ
ン電極１７を形成する。
【００３０】次いでリフトオフ法により不要のドレイン
電極金属１７ａ及びフォトレジスト２２を除去すると、
図５(f) に示すようなＦＥＴが完成する。
電極金属１７ａ及びフォトレジスト２２を除去すると、
図５(f) に示すようなＦＥＴが完成する。
【００３１】なお、上記第１ないし第４の実施例では、
ヘテロ接合を有するＨＥＭＴ構造について説明したが、
ヘテロ接合を有さない、いわゆるＭＥＳＦＥＴであって
もよい。
ヘテロ接合を有するＨＥＭＴ構造について説明したが、
ヘテロ接合を有さない、いわゆるＭＥＳＦＥＴであって
もよい。
【００３２】さらに上記第４の実施例では、ヘテロ接合
を形成するノンドープＩｎＧａＡｓチャネル層３とｎ+
ＡｌＧａＡｓ電子供給層４をゲート電極１９とドレイン
電極１７間にのみ形成してＲＦ特性の劣化を防止するよ
うにしたが、必ずしもこのような構成にする必要はな
く、ゲート電極１９からソース電極１６にかけて形成す
るようにしてもよい。
を形成するノンドープＩｎＧａＡｓチャネル層３とｎ+
ＡｌＧａＡｓ電子供給層４をゲート電極１９とドレイン
電極１７間にのみ形成してＲＦ特性の劣化を防止するよ
うにしたが、必ずしもこのような構成にする必要はな
く、ゲート電極１９からソース電極１６にかけて形成す
るようにしてもよい。
【００３３】
【発明の効果】以上のように、この発明によれば、ゲー
ト電極を凹部側壁面に形成し、ソース電極を上記凹部近
傍の半導体基体表面に設けるとともに、ドレイン電極を
上記凹部の底面に設けたから、ソース電極とゲート電極
との距離が接近してソース抵抗を低減することができる
とともに、ゲート電極直下の電界の水平方向成分が緩和
されてゲート・ドレイン耐圧を向上するという効果があ
る。
ト電極を凹部側壁面に形成し、ソース電極を上記凹部近
傍の半導体基体表面に設けるとともに、ドレイン電極を
上記凹部の底面に設けたから、ソース電極とゲート電極
との距離が接近してソース抵抗を低減することができる
とともに、ゲート電極直下の電界の水平方向成分が緩和
されてゲート・ドレイン耐圧を向上するという効果があ
る。
【００３４】また、上記凹部内に第２の凹部を設け、こ
の第２の凹部に上記ドレイン電極を配置することで、さ
らに電界の水平方向成分が緩和され、一層ゲート・ドレ
イン耐圧を向上することができるという効果がある。
の第２の凹部に上記ドレイン電極を配置することで、さ
らに電界の水平方向成分が緩和され、一層ゲート・ドレ
イン耐圧を向上することができるという効果がある。
【００３５】また、上記半導体基体表面に各電極とオー
ミック接触を取るためのキャップ層を設け、上記凹部内
において該キャップ層を前記凹部側壁面に設けられたゲ
ート電極近傍まで形成し、凹部底部のキャップ層上にド
レイン電極を配置するようにしたから、ソース・ゲート
電極間の距離が短縮されてソース抵抗を低減でき、ゲー
ト電極直下のチャネルの水平方向成分が小さくなりゲー
ト・ドレイン低圧が向上するのに加えて、ゲート・ドレ
イン電極間の距離が短縮されてドレイン抵抗を低減する
ことができるという効果がある。
ミック接触を取るためのキャップ層を設け、上記凹部内
において該キャップ層を前記凹部側壁面に設けられたゲ
ート電極近傍まで形成し、凹部底部のキャップ層上にド
レイン電極を配置するようにしたから、ソース・ゲート
電極間の距離が短縮されてソース抵抗を低減でき、ゲー
ト電極直下のチャネルの水平方向成分が小さくなりゲー
ト・ドレイン低圧が向上するのに加えて、ゲート・ドレ
イン電極間の距離が短縮されてドレイン抵抗を低減する
ことができるという効果がある。
【００３６】また、上記半導体基体表面に各電極とオー
ミックコンタクトを取るためのキャップ層を設け、上記
凹部内において該キャップ層を前記凹部側壁面に設けら
れたゲート電極近傍まで形成し、凹部底部のキャップ層
上にソース電極を配置するようにしたから、ドレイン・
ゲート電極間の距離が短縮されてドレイン抵抗を低減で
き、ゲート電極直下のチャネルの水平方向成分が小さく
なりゲート・ドレイン低圧を向上でき、ソース・ドレイ
ン電極間の距離が短縮されてソース抵抗を低減すること
ができるという効果がある。
ミックコンタクトを取るためのキャップ層を設け、上記
凹部内において該キャップ層を前記凹部側壁面に設けら
れたゲート電極近傍まで形成し、凹部底部のキャップ層
上にソース電極を配置するようにしたから、ドレイン・
ゲート電極間の距離が短縮されてドレイン抵抗を低減で
き、ゲート電極直下のチャネルの水平方向成分が小さく
なりゲート・ドレイン低圧を向上でき、ソース・ドレイ
ン電極間の距離が短縮されてソース抵抗を低減すること
ができるという効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例による電界効果トランジス
タの構造を示す断面図。
タの構造を示す断面図。
【図２】この発明の第２の実施例による電界効果トラン
ジスタの構造を示す断面図。
ジスタの構造を示す断面図。
【図３】この発明の第３の実施例による電界効果トラン
ジスタの構造を示す断面図。
ジスタの構造を示す断面図。
【図４】この発明の第４の実施例による電界効果トラン
ジスタの構造を示す断面図。
ジスタの構造を示す断面図。
【図５】この発明の第１ないし第４の発明による電界効
果トランジスタのゲート電極の製造方法を説明するため
の製造工程図。
果トランジスタのゲート電極の製造方法を説明するため
の製造工程図。
【図６】従来の電界効果トランジスタ（ＦＥＴ）の構造
を示す断面図。
を示す断面図。
１ 半絶縁性半導体基板 ２ ノンドープＧａＡｓバッファ層 ３ ノンドープＩｎＧａＡｓチャネル層 ４ ｎ+ ＡｌＧａＡｓ電子供給層 ５ ｎ+ ＧａＡｓキャップ層 ８ 凹部 ８ａ 第２の凹部 １０ ２次元電子ガス層 １６ ソース電極 １７ ドレイン電極 １７ａ ドレイン電極金属 １９ ゲート電極 １９ａ ゲート電極金属 ２０ 活性層等を備えた半導体基体 ２１ フォトレジスト ２２ フォトレジスト
Claims (5)
- 【請求項１】 その表面に凹部を有する半導体基体と、
該半導体基体表面に設けられたソースまたはドレイン電
極となる主電極と、上記半導体基体表面の凹部に設けら
れたゲート電極とを備えた電界効果トランジスタにおい
て、 上記ゲート電極を、 上記凹部の側壁面に配置し、 上記主電極の一方を、 上記凹部の底面に配置したことを特徴とする電界効果ト
ランジスタ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、 上記凹部はその底部に第２の凹部を有し、 上記凹部底面に配置された一方の主電極は、該第２の凹
部内に配置されていることを特徴とする電界効果トラン
ジスタ。 - 【請求項３】 請求項１記載の電界効果トランジスタに
おいて、 上記半導体基体表面には上記各電極とオーミック接触を
行うためのキャップ層が形成され、 該キャップ層は、上記凹部底面から凹部側壁面の上記ゲ
ート電極近傍まで形成されたものであり、 上記凹部の底面に配置される一方の主電極は、上記キャ
ップ層上に配置されたものであることを特徴とする電界
効果トランジスタ。 - 【請求項４】 請求項３記載の電界効果トランジスタに
おいて、 上記キャップ層下面にヘテロ接合面を形成する半導体層
を有し、 該半導体層は、上記ゲート電極と上記凹部周辺の上記半
導体基体表面に配置された一方の主電極間にのみ設けら
れたものであることを特徴とする電界効果トランジス
タ。 - 【請求項５】 活性層が形成された半導体基体上に凹部
を設け、該凹部にゲート電極を形成するとともに、上記
半導体基体表面にソースまたはドレイン電極となる主電
極を形成してなる電界効果トランジスタを製造する方法
において、 半導体基体表面に一方の主電極を形成する工程と、 該形成された主電極近傍に開口を有するレジストを用い
上記半導体基体表面に凹部を形成する工程と、 斜め方向から金属蒸着を行い、上記一方の主電極が形成
された凹部側壁面にゲート電極を形成する工程と、 上記凹部底面の所定部分に開口を有するレジストを用い
て金属蒸着を行い、前記凹部底面に他方の主電極を形成
する工程とを含むことを特徴とする電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31553991A JPH05129344A (ja) | 1991-10-31 | 1991-10-31 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31553991A JPH05129344A (ja) | 1991-10-31 | 1991-10-31 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129344A true JPH05129344A (ja) | 1993-05-25 |
Family
ID=18066563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31553991A Pending JPH05129344A (ja) | 1991-10-31 | 1991-10-31 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129344A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203753A (ja) * | 2003-12-05 | 2005-07-28 | Internatl Rectifier Corp | トレンチ構造を有するｉｉｉ族窒化物半導体装置 |
| JP2012209374A (ja) * | 2011-03-29 | 2012-10-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| WO2015009576A1 (en) * | 2013-07-15 | 2015-01-22 | Hrl Laboratories, Llc | Hemt device and method |
| US9601610B1 (en) | 2015-06-18 | 2017-03-21 | Hrl Laboratories, Llc | Vertical super junction III/nitride HEMT with vertically formed two dimensional electron gas |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165463A (ja) * | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
-
1991
- 1991-10-31 JP JP31553991A patent/JPH05129344A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165463A (ja) * | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9490357B2 (en) | 2013-07-15 | 2016-11-08 | Hrl Laboratories, Llc | Vertical III-nitride semiconductor device with a vertically formed two dimensional electron gas |
| US10325997B2 (en) | 2013-07-15 | 2019-06-18 | Hrl Laboratories, Llc | Vertical III-nitride semiconductor device with a vertically formed two dimensional electron gas |
| US9601610B1 (en) | 2015-06-18 | 2017-03-21 | Hrl Laboratories, Llc | Vertical super junction III/nitride HEMT with vertically formed two dimensional electron gas |
| US9799726B1 (en) | 2015-06-18 | 2017-10-24 | Hrl Laboratories, Llc | Vertical super junction III/nitride HEMT with vertically formed two dimensional electron gas |
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