JP2017191207A - 表示装置 - Google Patents

Abstract

【課題】互いに対応していない制御部と表示パネルとを用いて画像の表示を可能とすること。
【解決手段】表示装置１０は、制御部１１、メモリ１２、変換部１３、表示パネル１４を有している。表示パネル１４は、ドットマトリックス型の表示パネルである。メモリ１２には、表示パネル１４に表示する画像２０が記憶される。制御部１１は、メモリ１２から画像２０を読み出し、その画像２０を第１の画像バスＧＢ１に出力する。変換部１３は、第１の画像バスＧＢ１を介して制御部１１に接続されている。また、変換部１３は、第１の画像バスＧＢ１のバス幅と異なるバス幅の第２の画像バスＧＢ２を介して表示パネル１４に接続されている。変換部１３は、第１の画像バスＧＢ１を介して入力する画像２０を第２の画像バスＧＢ２に応じて変換し、変換後の画像を表示パネル１４に出力する。
【選択図】図１

Description

本発明は、表示装置に関する。

従来、プログラマブルロジックコントローラなどの電子機器に接続される表示装置が各種提案されている（例えば、特許文献１参照）。表示装置は、例えば電子機器の動作に応じて各種の画像を表示する。

このような表示装置は、ドットマトリックス型の表示パネルと、表示パネルに画像データを送信する制御部とを有している。制御部には、例えばＣＰＵが用いられる。制御部に接続されたメモリには、表示パネルに表示する画像の画像データが格納される。制御部は、メモリから画像データを読み出し、表示パネルに出力する。

特開２０１３−１５６０９号公報

ところで、近年、表示画素数の多い表示パネルが作成されている。このため、表示装置において、解像度の高い（画素数が多い）表示パネルを使用することが求められる場合がある。しかし、制御部が解像度の高い表示パネルに対応していないと、対応する制御部のためにソフトウェアの修正や移植を行わなければならない。このような作業には多くの手間と費用がかかるため、容易に対応することが難しいという問題がある。

本発明は上記問題点を解決するためになされたものであって、その目的は、互いに対応していない制御部と表示パネルとを用いて画像の表示を可能とした表示装置を提供することにある。

上記課題を解決する表示装置は、ドットマトリックス型の表示パネルを有する表示装置であって、前記表示パネルに表示する画像が記憶された記憶部と、前記記憶部から前記画像を読み出し、その画像を第１のバスに出力する制御部と、前記第１のバスを介して前記制御部に接続され、前記第１のバスのバス幅と異なるバス幅の第２のバスを介して前記表示パネルに接続され、前記第１のバスを介して入力する画像を前記第２のバスに応じて変換し、変換後の画像を前記表示パネルに出力する変換部と、を備えた。

この構成によれば、制御部は、第１のバスと、第１のバスのバス幅と異なるバス幅の第２のバスを介して表示パネルに接続される。制御部は、第１のバスにより、第１のバスのバス幅に対応する他の表示パネルに直接接続することが可能である。したがって、制御部は、当該表示装置に含まれる表示パネルに対応していない。変換部により、制御部から出力される画像が、その制御部に対応していない表示パネルの画像に変換され、その変換後の画像に基づいて表示パネルにて表示される。このように、制御部と、その制御部に対応していない表示パネルとを組み合わせて表示装置を構成することができる。

上記の表示装置において、前記制御部は、クロック信号と垂直同期信号と水平同期信号を生成して出力し、前記水平同期信号による水平同期期間において、前記画像の１ライン分の画像を前記第１のバスに出力し、前記変換部は１ライン分の画像に応じた記憶容量の一時記憶部を有し、前記第１のバスから入力する画像を前記一時記憶部に格納し、前記第２のバスのバス幅に応じた画像を前記一時記憶部から読み出して前記第２のバスに出力することが好ましい。

この構成によれば、変換部は、第１のバスから入力した画像を変換し、変換後の画像を第２のバスに出力する。このため、変換部が持つ一時記憶部は、多くとも１ライン分の記憶容量に設定されればよい。このため、例えば１画面分の画像を記憶するメモリを用いる必要がない。また、変換部は、一時記憶部に記憶した画像を第２のバスのバス幅に応じて出力するものであるから、複雑な処理を必要としないため、回路規模、つまりチップサイズが小さくてすむ。このため、変換部等を実装する基板の面積の増加を抑制することができる。

上記の表示装置において、前記表示パネルは、前記制御部が対応する他の表示パネルより水平方向の画素数が多いことが好ましい。
この構成によれば、解像度の高い表示パネルを採用した表示装置を容易に作成することができる。

本発明の表示装置によれば、互いに対応していない制御部と表示パネルとを用いて画像の表示を可能とすることができる。

表示装置の概略を示すブロック図。 表示装置の動作を示す波形図。 （ａ）（ｂ）は、表示パネルのための画像データの説明図。 （ａ）（ｂ）は、画像データの転送を示す説明図。 （ａ）（ｂ）は比較例の表示装置を示すブロック図。 （ａ）（ｂ）は制御部が対応する表示パネルのための画像データの説明図。 比較例のデータ転送を示す説明図。

以下、一実施形態を説明する。
図１に示すように、表示装置１０は、制御部１１、メモリ１２、変換部１３、表示パネル１４を有している。

表示パネル１４は、ドットマトリックス型の表示器であり、例えば液晶表示器（ＬＣＤ：Liquid Crystal Display）である。なお、表示パネル１４として例えば有機ＥＬパネル等を用いてもよい。この表示パネル１４は、水平方向と垂直方向の画素数が１０２４×６００画素であり、各画素は１６ビットにより構成されている。各画素は、赤色（Ｒ）のデータと緑色（Ｇ）のデータと青色（Ｂ）のデータを含む。各画素は１６ビットであり、ＲＧＢのビット数は、５，６，５である。

制御部１１は、例えば中央演算処理装置（ＣＰＵ）である。制御部１１は、メモリ１２に接続されている。メモリ１２には、表示パネル１４に表示する画像２０が記憶されている。制御部１１は、第１の画像バスＧＢ１を介して変換部１３に接続されている。

制御部１１は、クロック信号ＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣを生成し、変換部１３、表示パネル１４に出力する。
また、制御部１１は、メモリ１２に格納された画像データを順次読み出し、上記各種の信号に基づいて第１の画像バスＧＢ１に出力する。

この制御部１１は、水平方向と垂直方向の画素数が最大で８００画素×６００画素であり各画素が２４ビットからなる表示パネルに対応するものである。つまり、この制御部１１は、表示パネル１４の画素数（解像度）に対応していない。

変換部１３は、第２の画像バスＧＢ２を介して表示パネル１４と接続されている。変換部１３は、例えば結合プログラム可能論理回路（ＣＰＬＤ：Complex Programmable Logic Device）である。第２の画像バスＧＢ２は、表示パネル１４に対応するバス幅（本実施形態では１６ビット）のバスであり、例えば１６ビットの信号ＴＤ［０：１５］を転送するものである。変換部１３は、第１の画像バスＧＢ１を介して制御部１１に接続されている。この第１の画像バスＧＢ１は、制御部１１に応じたバス幅（本実施形態では２４ビット）のバスであり、表示パネル１４に対応していない。変換部１３は、第１の画像バスＧＢ１を介して転送される画像を、第２の画像バスＧＢ２を介して表示パネル１４に出力する。即ち、この変換部１３は、表示パネル１４に対応しない第１の画像バスＧＢ１の画像を、表示パネル１４に対応する第２の画像バスＧＢ２の画像に変換する。表示パネル１４は、変換部１３により変換された画像を表示する。

図３（ａ）に示すように、１つの画像２０のサイズは、例えば１０２４画素×６００ラインの画素から構成される。制御部１１は、１水平走査期間において、各ラインの画像（１０２４画素）をメモリ１２から読み出し、バスＧＢ１に出力する。そして、制御部１１は、１垂直走査期間において、６００ラインからなる１つの画像２０をメモリ１２から読み出して出力する。

図３（ｂ）に示すように、１つの画素Ｐ（１，１）は１６ビットのデータであり、赤色（Ｒ）の情報と、緑色（Ｇ）の情報と、青色（Ｂ）の情報とを有している。例えば、ＲＧＢの各色は、５ビット、６ビット、５ビットにより表現される。他の画素についても同様である。

制御部１１は、２４ビットの第１の画像バスＧＢ１を有している。制御部１１は、１パルスのクロック信号ＣＬＫに同期して２４ビットのデータＬＤ０〜ＬＤ２３を出力する。
上記したように、画像２０の各画素Ｐ（１，１）〜（１０２４，６００）は、１６ビットである。制御部１１は、これらのデータを２４ビット毎に第１の画像バスＧＢ１に出力する。

図４（ａ）に示すように、先ず、１画素目の１６ビットと２画素目の８ビットとを合わせて２４ビットのデータとし、そのデータを１回目に転送する。次に、２画素目の残りの８ビットと３画素目の１６ビットとを合わせて２４ビットのデータとし、そのデータを２回目に転送する。このようにして、制御部１１は、全ての画素Ｐ（１，１）〜Ｐ（１０２４，６００）を２４ビットのデータとして順次出力する。

１水平走査期間において、制御部１１は、１ライン分の画素を第１の画像バスＧＢ１に出力する。１ラインは１０２４画素から構成され、各画素は１６ビットである。従って、１ラインの画像は、１６，３８４ビット（＝１０２４画素×１６ビット）からなる。

第１の画像バスＧＢ１では、１回に２４ビットのデータを転送する。この第１の画像バスＧＢ１では、６８３回のデータ転送によって、１６，３９２ビット（＝６８３回×２４ビット）を転送することができる。従って、１水平走査期間において、制御部１１から６８３回のデータ転送によって、１ライン分の画像データを変換部１３に転送することができる。

変換部１３は、制御部１１に接続された第１の画像バスＧＢ１のデータを、表示パネル１４の第２の画像バスＧＢ２に応じたデータに変換し、表示パネル１４に出力する。本実施形態では、変換部１３は、入力する２４ビットのデータを、表示パネル１４に合わせた１６ビットのデータに変換し、表示パネル１４に出力する。

変換部１３は、データ変換のための一時記憶部としてのメモリ１３ａを有している。メモリ１３ａの容量は、変換部１３にて保持される最大のデータ量に応じて設定される。１水平走査期間において、１ライン分の画像が制御部１１から表示パネル１４に転送される必要がある。このため、メモリ１３ａの容量は、少なくとも１ライン分の画素を記憶することが可能な値に設定される。

変換部１３は、制御部１１から出力される１ライン分の画像をメモリ１３ａに順次記憶する。そして、変換部１３は、メモリ１３ａに記憶したデータを、表示パネル１４との間の第２の画像バスＧＢ２の幅に応じて出力する。

図４（ｂ）に示すように、第１の画像バスＧＢ１の各信号ＬＤ［０：２３］により、転送毎に２４ビットのデータＸＡ１，ＸＡ２，ＸＡ３，ＸＡ４，・・・が図１に示す制御部１１から出力される。変換部１３は、メモリ１３ａのそのデータＸＡ１，ＸＡ２，ＸＡ３，ＸＡ４，・・・を順次記憶する。そして、変換部１３は、メモリ１３ａに記憶したデータを、１６ビット毎のデータＸＢ１，ＸＢ２，ＸＢ３，ＸＢ４，ＸＢ５，ＸＢ６，・・・として読み出し、表示パネル１４の間の第２の画像バスＧＢ２の各信号ＴＤ［０：１５］として出力する。

図２に示すように、クロック信号ＣＬＫに同期して垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣとが図１に示す制御部１１から出力される。そして、１ライン目の画像ＹＡ１が、図１に示す第１の画像バスＧＢ１における２４ビットの信号ＬＤ［０，２３］として出力される。図１に示す変換部１３は、その信号ＬＤ［０：２３］により転送される１ライン目の画像ＹＡ１をメモリ１３ａに記憶する。そして、変換部１３は、図１に示すバスにおける１６ビットの信号ＴＤ［０：１５］として１ライン目の画像ＹＢ１を出力する。この１ライン目の画像の転送は、水平同期信号ＨＳＹＮＣの間、つまり１水平走査期間において完了する。

次に、２ライン目の画像ＹＡ２が、図１に示す第１の画像バスＧＢ１における２４ビットの信号ＬＤ［０，２３］として出力される。図１に示す変換部１３は、その信号ＬＤ［０：２３］により転送される２ライン目の画像ＹＡ２をメモリ１３ａに記憶し、図１に示すバスにおける１６ビットの信号ＴＤ［０：１５］として２ライン目の画像ＹＢ２を出力する。この２ライン目の画像の転送は、水平同期信号ＨＳＹＮＣの間、つまり１水平走査期間において完了する。

同様にして、１垂直走査期間（垂直同期信号ＶＳＹＮＣの２つのパルスの間）において、１画面分の画像２０（図３（ａ）参照）が転送される。
ここで、本実施形態に対する比較例を説明する。

（比較例１）
図５（ａ）に示すように、表示装置３０は、制御部１１と、メモリ１２と、制御部１１に対応した表示パネル３１とを有している。表示パネル３１は、例えば８００×６００画素のカラー液晶表示パネルである。この表示パネル３１において、各画素は、ＲＧＢそれぞれ８ビットである。

図６（ａ）に示すように、１画面の画像４０は、８００画素×６００ラインの画素Ｐからなる。つまり、画像４０は、画素Ｐ（１，１）〜Ｐ（８００，６００）を含む。
図６（ｂ）に示すように、１つの画素Ｐ（１，１）は２４ビットのデータであり、赤色（Ｒ）の情報と、緑色（Ｇ）の情報と、青色（Ｂ）の情報とを有している。例えば、ＲＧＢの各色は、それぞれ８ビットにより表現される。他の画素についても同様である。

図５（ａ）に示すように、制御部１１は、２４ビットの第１の画像バスＧＢ１を有している。制御部１１は、バスＧＢ１を介して表示パネル３１と直接接続される。制御部１１は、クロック信号ＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣに応じて、メモリ１２から読み出した２４ビットの画素データを順次表示パネル３１に出力する。

制御部１１は、１パルスのクロック信号ＣＬＫに同期して２４ビットのデータＬＤ０〜ＬＤ２３を出力する。上記したように、図６（ａ）に示す画像４０の各画素Ｐ（１，１）〜（８００，６００）は、２４ビットである。従って、制御部１１は、各画素Ｐ（１，１）〜（８００，６００）を順次第１の画像バスＧＢ１に出力する。

図７に示すように、１画素目の２４ビットを１回目に転送する。次に、２画素目の２４ビットを２回目に転送する。同様にして全ての画素を図５に示す表示パネル３１に転送する。この表示パネル３１の画素数は、８００画素×６００画素であり、図１に示す表示パネル３１に比べて画素数が少ない低解像度の表示パネルである。つまり、制御部１１は、低解像度の表示パネル３１に直接接続され、その表示パネル３１に画像４０を表示する。

（比較例２）
図５（ｂ）に示すように、表示装置５０は、制御部１１と、メモリ１２と、制御部１１が対応してない表示パネル１４とを有している。更に、この表示装置５０は、コントローラ５１とメモリ５２とを有している。コントローラ５１は、表示パネル１４に対応するものであり、１６ビットの第２の画像バスＧＢ２により表示パネル１４に接続される。制御部１１は、アドレスバスＡＢ（Ａ０〜Ａ２０）とデータバスＤＢ（Ｄ０〜Ｄ１５）とによりコントローラ５１と接続される。

制御部１１は、メモリ１２に格納された画像２０を読み出し、アドレスバスＡＢとデータバスＤＢとを使用して１画面分の画像２０をコントローラ５１に出力する。コントローラ５１は、１画面分の画像２０をメモリ５２に格納する。そして、コントローラ５１は、メモリ５２から画像２０を表示パネル１４に出力する。

この表示装置５０の場合、制御部１１、メモリ１２、コントローラ５１、及びメモリ５２が例えば１つの基板に実装される。メモリ５２には１画面分の画像２０を記憶する容量が必要である。そして、基板には、制御部１１とコントローラ５１とを接続するために多数の配線が形成される。このため、制御部１１等を実装する基板が大型化し、表示装置５０の大型化を招く。

これに対し、本実施形態の表示装置１０は、図１に示すように、変換部１３を備え、その変換部１３によって、制御部１１が対応してない表示パネル１４に対して、制御部１１から出力される画像を表示パネル１４に対応する画像に変換する。このように、変換部１３を備えることで、制御部１１が対応していない表示パネル１４を採用してその表示パネル１４に画像を表示させることができる。

変換部１３のメモリ１３ａは、最大でも１ライン分の画像を記憶することが可能な記憶容量であればよい。このため、１画面分の記憶容量のメモリ５２とコントローラ５１とを備える表示装置５０と比べ、表示装置１０が小さくなる。即ち、表示装置１０の大型化を抑制することができる。

表示装置１０は、表示パネル１４に対応していない制御部１１を備えている。この制御部１１は、図５（ａ）に示す低解像度の表示パネル１４に対応するものである。つまり、制御部１１が実行する処理は、低解像度の表示パネル１４に画像４０を転送するものでよい。このため、プログラムの修正やプログラムの移植を必要としない。このため、表示装置１０の作成に係るコストの増加を抑制することができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）表示装置１０は、制御部１１、メモリ１２、変換部１３、表示パネル１４を有している。表示パネル１４は、ドットマトリックス型の表示パネルである。メモリ１２には、表示パネル１４に表示する画像２０が記憶される。制御部１１は、メモリ１２から画像２０を読み出し、その画像２０を第１の画像バスＧＢ１に出力する。変換部１３は、第１の画像バスＧＢ１を介して制御部１１に接続されている。また、変換部１３は、第１の画像バスＧＢ１のバス幅と異なるバス幅の第２の画像バスＧＢ２を介して表示パネル１４に接続されている。変換部１３は、第１の画像バスＧＢ１を介して入力する画像２０を第２の画像バスＧＢ２に応じて変換し、変換後の画像を表示パネル１４に出力する。

この結果、制御部１１は、第１の画像バスＧＢ１と、第１の画像バスＧＢ１のバス幅と異なるバス幅の第２の画像バスＧＢ２を介して表示パネル１４に接続される。制御部１１は、第１の画像バスＧＢ１により、第１の画像バスＧＢ１のバス幅に対応する他の表示パネルに直接接続することが可能である。したがって、制御部１１は、当該表示装置１０に含まれる表示パネル１４に対応していない。変換部１３により、制御部１１から出力される画像が、その制御部１１に対応していない表示パネル１４の画像に変換され、その変換後の画像に基づいて表示パネル１４にて表示される。このように、制御部１１と、その制御部１１に対応していない表示パネル１４とを組み合わせて表示装置１０を容易に構成することができる。

（２）制御部１１は、クロック信号ＣＬＫと垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを生成して出力する。制御部１１は、水平同期信号ＨＳＹＮＣによる水平同期期間において、画像の１ライン分の画像を第１の画像バスＧＢ１に出力する。変換部１３は１ライン分の画像に応じた記憶容量のメモリ１３ａを有し、第１の画像バスＧＢ１から入力する画像をメモリ１３ａに格納し、第２の画像バスＧＢ２のバス幅に応じた画像をメモリ１３ａから読み出して第２の画像バスＧＢ２に出力する。

この結果、変換部１３は、第１の画像バスＧＢ１から入力した画像を変換し、変換後の画像を第２の画像バスＧＢ２に出力する。このため、変換部１３が持つメモリ１３ａは、多くとも１ライン分の記憶容量に設定されればよい。このため、例えば１画面分の画像を記憶するメモリを用いる必要がない。また、変換部１３は、メモリ１３ａに記憶した画像を第２の画像バスＧＢ２のバス幅に応じて出力するものであるから、複雑な処理を必要としないため、回路規模、つまりチップサイズが小さくてすむ。このため、変換部１３等を実装する基板の面積の増加を抑制することができる。

（３）表示パネル１４は、制御部１１が対応する他の表示パネルより水平方向の画素数が多いものである。このため、解像度の高い表示パネル１４を採用した表示装置を容易に作成することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記の実施形態では、１６ビットでＲＧＢが構成されたカラーの表示パネル１４を用いたが、ＲＢＧのビット数が適宜変更されてもよい。また、白黒や濃淡表示が可能な表示パネルを用いてもよい。そのような場合、採用された表示パネルに応じて変換部１３と表示パネル１４との間のバス構成が変更され、変換部１３において１回の処理によって表示パネル１４に出力するビット数が変更されることは言うまでもない。

・上記実施形態では、２４ビットの第１の画像バスＧＢ１に画像を出力する制御部１１を用いたが、第１の画像バスＧＢ１のビット数は適宜変更されてもよい。

１０…表示装置、１１…制御部、１２…メモリ（記憶部）、１３…変換部、１４…表示パネル、２０…画像、ＧＢ１…第１の画像バス（第１のバス）、ＧＢ２…第２の画像バス（第２のバス）。

Claims (3)

1. ドットマトリックス型の表示パネルを有する表示装置であって、
   前記表示パネルに表示する画像が記憶された記憶部と、
   前記記憶部から前記画像を読み出し、その画像を第１のバスに出力する制御部と、
   前記第１のバスを介して前記制御部に接続され、前記第１のバスのバス幅と異なるバス幅の第２のバスを介して前記表示パネルに接続され、前記第１のバスを介して入力する画像を前記第２のバスに応じて変換し、変換後の画像を前記表示パネルに出力する変換部と、
   を備えたことを特徴とする表示装置。
2. 前記制御部は、クロック信号と垂直同期信号と水平同期信号を生成して出力し、前記水平同期信号による水平同期期間において、前記画像の１ライン分の画像を前記第１のバスに出力し、
   前記変換部は１ライン分の画像に応じた記憶容量の一時記憶部を有し、前記第１のバスから入力する画像を前記一時記憶部に格納し、前記第２のバスのバス幅に応じた画像を前記一時記憶部から読み出して前記第２のバスに出力すること、
   を特徴とする請求項１に記載の表示装置。
3. 前記表示パネルは、前記制御部が対応する他の表示パネルより水平方向の画素数が多いこと、を特徴とする請求項１又は２に記載の表示装置。

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