JP2017192261A - ワイヤレス受電装置の同期整流回路、その制御回路、制御方法、ワイヤレス受電装置および受電制御回路、電子機器 - Google Patents

Abstract

【課題】従来と異なる同期整流回路の過電圧保護機能を提供する。
【解決手段】ゼロカレント検出回路２０２は、フルブリッジ回路１０２が接続されるＡＣ１端子およびＡＣ２端子の電圧にもとづいて、電流のゼロクロス点を検出する。制御ロジック２０４は、ゼロカレント検出回路２０２からの検出信号ＺＣ＿ＤＥＴに応じて、フルブリッジ回路１０２を構成する４個のトランジスタＭ１〜Ｍ４のオン、オフを指示する４個の制御信号ＳＧ１〜ＳＧ４を生成する。過電圧検出コンパレータ２１０は、フルブリッジ回路１０２の整流ライン１０６の電圧Ｖ_ＲＥＣＴが過電圧しきい値電圧Ｖ_ＯＶＰを超えると過電圧検出信号Ｓ_ＯＶＰをアサートする。タイミング制御部２０６は、過電圧検出信号Ｓ_ＯＶＰのアサートに応答して４個のトランジスタＭ１〜Ｍ４の少なくともひとつのスイッチングタイミングを、制御信号ＳＧ１〜ＳＧ４の指示するタイミングと異ならしめる。
【選択図】図２

Description

本発明は、ワイヤレス受電装置の同期整流回路に関する。

図１は、ワイヤレス給電システム９００のブロック図である。ワイヤレス給電システム９００は、ワイヤレス送電装置９０２と、ワイヤレス受電装置９１０を備える。ワイヤレス送電装置９０２は、送信コイル９０４から電力信号Ｓ１を送信する。ワイヤレス受電装置９１０は、受信コイル９１２に電力信号Ｓ１を受ける。フルブリッジ回路９１４は、受信コイル９１２に流れる電流Ｉ_ＡＣを整流する。コントローラ９１８は、フルブリッジ回路９１４を、電流Ｉ_ＡＣの波形と同期してスイッチング制御する。

フルブリッジ回路９１４により整流された電流は、平滑キャパシタ９１６により平滑化される。平滑キャパシタ９１６に生ずる電圧Ｖ_ＲＥＣＴは、レギュレータ（たとえばＬＤＯ）９２０によって定電圧化される。フルブリッジ回路９１４、コントローラ９１８、レギュレータ９２０等は、受電制御ＩＣ（Integrated Circuit）９３０に集積化されている。

送電装置９０２と受電装置９１０は通信可能であり、整流電圧Ｖ_ＲＥＣＴを目標値（ＤＰ：Desired Point）に保つようなフィードバックループが形成される。ところが、フィードバックの応答速度を超えるような速度で、送信コイル９０４と受信コイル９１２の結合度が変化したり、あるいはレギュレータ９２０の負荷が急激に変動すると、整流電圧Ｖ_ＲＥＣＴが跳ね上がる。整流電圧Ｖ_ＲＥＣＴが過電圧となると、フルブリッジ回路９１４やレギュレータ９２０を構成するトランジスタの耐圧を超えるおそれがある。

整流電圧Ｖ_ＲＥＣＴの過電圧を検出するために、コンパレータ９３２が設けられている。また、Ｖ_ＲＥＣＴ＞Ｖ_ＯＶＰとなり過電圧状態が検出されると、スイッチＳＷ９１，ＳＷ９２がターンオンする。これにより受信アンテナ９３４に、キャパシタＣ９１，Ｃ９２が並列に接続されることなり、受信アンテナ９３４の共振周波数が変化し、受信電力が低下する。その結果、整流電圧Ｖ_ＲＥＣＴの上昇が抑制され、過電圧保護がかかる。

米国特許第８，２７８，８８９号明細書

図１の過電圧保護では、共振周波数を変化させるために、外付けのキャパシタＣ９１，Ｃ９２が必要となり、コストアップ、実装面積の増加の要因となる。特にワイヤレス受電装置では、キャパシタＣ９１，Ｃ９２のほかにも、共振周波数を設定するためのキャパシタＣ９３，Ｃ９４、変調用のキャパシタ（不図示）などが外付けされるため、キャパシタの個数を減らすことができれば有意義である。

また、この過電圧保護では、受信アンテナ９３４の共振周波数を変化させるため、保護がかかるまでに遅延が生じ、整流電圧Ｖ_ＲＥＣＴが低下するまでに時間を要する場合がある。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、従来と異なる過電圧保護機能を備える同期整流回路の提供にある。

本発明のある態様は、フルブリッジ回路とともに同期整流回路を構成する制御回路に関する。制御回路は、フルブリッジ回路が接続される第１交流入力および第２交流入力の電圧の少なくともひとつをしきい値電圧と比較し、比較結果を示す少なくともひとつの検出信号を生成するゼロカレント検出回路と、少なくともひとつの検出信号に応じて、フルブリッジ回路を構成する４個のトランジスタのオン、オフを指示する４個の制御信号を生成する制御ロジックと、フルブリッジ回路の整流ラインの電圧が過電圧しきい値電圧を超えると過電圧検出信号をアサートする過電圧検出コンパレータと、過電圧検出信号のアサートに応答して４個のトランジスタの少なくともひとつのスイッチングタイミングを、制御信号の指示するタイミングと異ならしめるタイミング制御部と、を備える。

この態様によると、過電圧状態において、スイッチングタイミングを制御信号が示す最適点からずらすことにより、電圧波形に対する電流波形の位相をずらし、力率を制御することにより、整流回路を過電圧状態から保護でき、また過電圧状態を抑制できる。

タイミング制御部は、過電圧検出信号のアサートに応答して、少なくともローサイド側の２個のトランジスタのスイッチングタイミングを変化させてもよい。タイミング制御部は、過電圧検出信号のアサートに応答して、４個のトランジスタのスイッチングタイミングを変化させてもよい。

タイミング制御部は、過電圧検出信号のアサートに応答して、４個の制御信号の少なくともひとつを遅延させる遅延回路を含んでもよい。

遅延回路の遅延量は、レジスタの設定値に応じていてもよい。外部から遅延量を調節できるようにすることで、システムに最適な過電圧保護を実現できる。

過電圧検出信号がアサートされたときの遅延量は、整流ラインの電圧の傾きに応じていてもよい。電圧の傾きが大きいほど遅延量を大きくすることで、適応的な過電圧保護が実現できる。

過電圧検出信号がアサートされたときの遅延量は、整流ラインの電圧レベルに応じていてもよい。電圧レベルの高いほど遅延量を大きくすることで、適応的な過電圧保護が実現できる。

制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、同期整流回路に関する。同期整流回路は、フルブリッジ回路と、フルブリッジ回路を制御する上述のいずれかの制御回路と、を備えてもよい。

同期整流回路は、ワイヤレス受電装置に使用され、受信コイルの電流を整流してもよい。

本発明の別の態様は、ワイヤレス受電装置に使用される受電制御回路に関する。受電制御回路は、受信コイルと接続されるフルブリッジ回路を制御する上述のいずれかの制御回路と、フルブリッジ回路により生成される整流電圧を安定化するレギュレータと、ワイヤレス送電装置に送信すべきデータを生成するコントローラと、データを変調し受信コイルに重畳する変調器と、を備えてもよい。

本発明の別の態様は、ワイヤレス受電装置に関する。ワイヤレス受電装置は、受信コイルと、受信コイルと接続されるフルブリッジ回路と、フルブリッジ回路と接続される平滑キャパシタと、フルブリッジ回路を制御する制御回路と、平滑キャパシタに生ずる整流電圧を安定化するレギュレータと、を備えてもよい。

本発明の別の態様は電子機器に関する。電子機器は、ワイヤレス受電装置を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、同期整流回路を過電圧状態から保護できる。

ワイヤレス給電システムのブロック図である。 実施の形態に係る制御回路を備える同期整流回路の回路図である。 図２の同期整流回路の正常時の動作波形図である。 過電圧状態における動作波形図である。 図２の同期整流回路を備えるワイヤレス受電装置のブロック図である。 ワイヤレス受電装置を備える電子機器を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る制御回路２００を備える同期整流回路１００の回路図である。同期整流回路１００は、フルブリッジ回路１０２および制御回路２００を備える。制御回路２００は、フルブリッジ回路１０２とともにひとつの半導体基板に集積化されたＩＣ（Integrated Circuit）である。なお大電力のアプリケーションでは、フルブリッジ回路１０２を構成するパワートランジスタを、ディスクリート素子で構成してもよい。

同期整流回路１００は、ＡＣ１端子（第１交流入力）、ＡＣ２端子（第２交流入力）、ＲＥＣＴ端子、ＧＮＤ端子を有する。ＡＣ１端子、ＡＣ２端子には、交流信号を発生する電源やコイル、アンテナが接続される。ＲＥＣＴ端子には、平滑キャパシタ１０４が接続され、ＧＮＤ端子は接地される。フルブリッジ回路１０２は、整流ライン１０６およびＲＥＣＴ端子と接続され、接地ライン１０８を介してＧＮＤ端子と接続される。

フルブリッジ回路１０２は、Ｈブリッジ形式で接続される第１トランジスタＭ１〜第４トランジスタＭ４を備える。本実施の形態において第１トランジスタＭ１〜第４トランジスタＭ４はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタ、ＧａＮ（窒化ガリウム）ＦＥＴなどを用いてもよい。またハイサイド側の第１トランジスタＭ１、第２トランジスタＭ２は、Ｐチャンネル（あるいはＰＮＰ型）を用いてもよい。

また第１トランジスタＭ１〜第４トランジスタＭ４それぞれと並列に、還流（フライホイル）ダイオードが設けられるが、図示していない。還流ダイオードは、ＭＯＳＦＥＴのボディダイオードであってもよいし、ディスクリート素子であってもよい。

制御回路２００は、通常状態においていわゆるゼロカレントスイッチングを行い、以下の状態φ１〜φ４を繰り返す。
・第１状態φ１
第１トランジスタＭ１＝ＯＦＦ
第２トランジスタＭ２＝ＯＮ
第３トランジスタＭ３＝ＯＮ
第４トランジスタＭ４＝ＯＦＦ
・第２状態φ２
第１トランジスタＭ１＝ＯＦＦ
第２トランジスタＭ２＝ＯＦＦ
第３トランジスタＭ３＝ＯＦＦ
第４トランジスタＭ４＝ＯＦＦ
・第３状態φ３
第１トランジスタＭ１＝ＯＮ
第２トランジスタＭ２＝ＯＦＦ
第３トランジスタＭ３＝ＯＦＦ
第４トランジスタＭ４＝ＯＮ
・第４状態φ４
第１トランジスタＭ１＝ＯＦＦ
第２トランジスタＭ２＝ＯＦＦ
第３トランジスタＭ３＝ＯＦＦ
第４トランジスタＭ４＝ＯＦＦ

制御回路２００は、ゼロカレントスイッチングのために、ゼロカレント検出回路２０２、制御ロジック２０４、ドライバ２０８を備える。

ゼロカレント検出回路２０２は、ＡＣ１端子およびＡＣ２端子の電圧Ｖ_ＡＣ１，Ｖ_ＡＣ２の少なくともひとつをしきい値電圧と比較し、比較結果を示す少なくともひとつの検出信号ＺＣ＿ＤＥＴ１，ＺＣ＿ＤＥＴ２を生成する。ＺＣ＿ＤＥＴ１信号は、電流Ｉ_ＡＣ１のゼロクロスタイミングごとにレベルが遷移する。ＺＣ＿ＤＥＴ２信号は、電流Ｉ_ＡＣ２のゼロクロスタイミングごとにレベルが遷移する。なおＺＣ＿ＤＥＴ１信号およびＺＣ＿ＤＥＴ２信号が示すゼロクロスタイミングは、回路の遅延時間を考慮して、厳密な電流ゼロクロス点を示すのではなく、それよりも時間的に前の時刻を示すものであってもよい。

制御ロジック２０４は、ＺＣ＿ＤＥＴ１信号およびＺＣ＿ＤＥＴ２信号にもとづいて、フルブリッジ回路１０２を構成する４個のトランジスタＭ１〜Ｍ４のオン、オフを指示する４個の制御信号ＳＧ１〜ＳＧ４を生成する。

ゼロカレント検出回路２０２および制御ロジック２０４の構成は特に限定されず、公知技術を用いればよい。

本実施の形態では、ゼロカレント検出回路２０２は、第１コンパレータＺＣ＿ＣＯＭＰ１および第２コンパレータＺＣ＿ＣＯＭＰ２を含む。第１コンパレータＺＣ＿ＣＯＭＰ１は、ＡＣ１端子の電圧Ｖ_ＡＣ１をしきい値電圧Ｖ_ＺＣ１と比較し、ＺＣ＿ＤＥＴ１信号を生成する。第２コンパレータＺＣ＿ＣＯＭＰ２は、ＡＣ２端子の電圧Ｖ_ＡＣ２をしきい値電圧Ｖ_ＺＣ２と比較し、ＺＣ＿ＤＥＴ２信号を生成する。

しきい値電圧Ｖ_ＺＣ１およびＶ_ＺＣ２は、ゼロ近傍に設定され、通常はゼロよりわずかに低い電圧レンジ（−数ｍＶ〜−数十ｍＶ）に設定される。しきい値電圧Ｖ_ＺＣ１，Ｖ_ＺＣ２が低いほど、ゼロカレントの検出が時間的に早められ、高いほど、ゼロカレントの検出が時間的に遅くなる。したがってしきい値電圧Ｖ_ＺＣ１，Ｖ_ＺＣ２は、コンパレータの応答速度や信号の伝搬遅延等を考慮して定められる。

ＺＣ＿ＤＥＴ１信号は、Ｖ_ＡＣ１＞Ｖ_ＺＣのときに第１レベル（本実施の形態ではハイレベル）、低いとき第２レベル（ローレベル）となる。第１コンパレータＺＣ＿ＣＯＭＰ１はヒステリシスコンパレータであり、Ｖ_ＡＣ１＜Ｖ_ＺＣ１であるときには、しきい値電圧Ｖ_ＺＣ１は高い値に設定され、Ｖ_ＡＣ１＞Ｖ_ＺＣ１であるときには、しきい値電圧Ｖ_ＺＣ１は低い値（便宜的にＶ_ＺＣ３と記す）に設定される。

ＺＣ＿ＤＥＴ２信号は、Ｖ_ＡＣ２＞Ｖ_ＺＣ２のとき第１レベル（ハイレベル）、Ｖ_ＡＣ２＜Ｖ_ＺＣ２のとき第２レベル（ローレベル）となる。第２コンパレータＺＣ＿ＣＯＭＰ２もヒステリシスコンパレータで構成され、Ｖ_ＡＣ２＜Ｖ_ＺＣ２であるときには、しきい値電圧Ｖ_ＺＣ２は高い値に設定され、Ｖ_ＡＣ２＞Ｖ_ＺＣ２であるときには、しきい値電圧Ｖ_ＺＣ２は低い値（便宜的にＶ_ＺＣ４と記す）に設定される。

ゼロカレント検出回路２０２は、第１コンパレータＺＣ＿ＣＯＭＰ１、第２コンパレータＺＣ＿ＣＯＭＰ２のノイズを除去するためのマスク回路を含んでもよい。

制御ロジック２０４は、
（１）ＺＣ＿ＤＥＴ１信号が第１レベル（ハイレベル）となると、フルブリッジ回路１０２を第１状態φ１から第２状態φ２に遷移させ、
（２）ＺＣ＿ＤＥＴ２信号が第２レベル（ローレベル）となると、フルブリッジ回路１０２を第２状態φ２から第３状態φ３に遷移させ、
（３）ＺＣ＿ＤＥＴ２信号が第１レベル（ハイレベル）となると、フルブリッジ回路１０２を、第３状態φ３から第４状態φ４に遷移させ、
（４）ＺＣ＿ＤＥＴ１信号が第２レベル（ローレベル）となると、フルブリッジ回路１０２を第４状態φ４から第１状態φ１に遷移させる。

制御ロジック２０４はステートマシンであってもよい。制御ロジック２０４は、第１トランジスタＭ１〜第４トランジスタＭ４それぞれのオン、オフを指示する制御信号ＳＧ１〜ＳＧ４を生成する。ドライバ２０８は、ゲート信号ＳＧ１〜ＳＧ４に応じて第１トランジスタＭ１〜第４トランジスタＭ４のオン、オフを切りかえる。なおハイサイドトランジスタＭ１，Ｍ２がＮチャンネルである場合、ドライバ２０８はブートストラップ回路を用いて構成されるが、ここではブートストラップ用のキャパシタ等は省略している。

以上の構成より、正常状態においてフルブリッジ回路１０２がゼロカレントスイッチングされ、高効率動作が実現される。続いて、過電圧保護について説明する。

制御回路２００は、過電圧保護のために、タイミング制御部２０６および過電圧検出コンパレータ（ＯＶＰコンパレータ）２１０を備える。

ＯＶＰコンパレータ２１０は、フルブリッジ回路１０２の整流ライン１０６の電圧Ｖ_ＲＥＣＴが過電圧しきい値電圧Ｖ_ＯＶＰを超えると過電圧検出信号（ＯＶＰ信号）Ｓ_ＯＶＰをアサート（たとえばハイレベル）する。

タイミング制御部２０６は、たとえば制御ロジック２０４とドライバ２０８の間に挿入され、あるいは制御ロジック２０４に内蔵され、あるいはドライバ２０８に組み込まれる。

タイミング制御部２０６は、ＯＶＰ信号Ｓ_ＯＶＰのアサートに応答して４個のトランジスタＭ１〜Ｍ４の少なくともひとつのスイッチングタイミングを、制御信号ＳＧ１〜ＳＧ４の指示するタイミングと異ならしめる。本実施の形態では、４個の制御信号ＳＧ１〜ＳＧ４すべてのタイミングを、制御信号ＳＧ１〜ＳＧ４が示すゼロカレントスイッチングのための最適タイミングからシフトさせる。

タイミング制御部２０６は、たとえば複数の遅延回路２１２を含む。各遅延回路２１２は、ＯＶＰ信号Ｓ_ＯＶＰに応じてイネーブル、ディセーブルが切りかえ可能であり、イネーブル状態において対応する制御信号ＳＧに、遅延τ_ＯＶＰを与え、ディセーブル状態において制御信号ＳＧをスルーする。遅延量τ_ＯＶＰは、数ｎｓ〜数十ｎｓ程度とすることができる。

遅延回路２１２の遅延量は、レジスタに格納される設定値に応じて調節可能とすることが好ましい。レジスタには、外部のマイコン等から、遅延量の設定値を書き込み可能となっている。

以上が同期整流回路１００の構成である。続いてその動作を説明する。図３は、図２の同期整流回路１００の正常時の動作波形図である。Ｍ１〜Ｍ４は、ゲート信号を示す。

時刻ｔ０より前は第１状態φ１である。時刻ｔ０に、ＡＣ１端子の第１電圧Ｖ_ＡＣ１が第１しきい値電圧Ｖ_ＺＣ１を超えると、ＺＣ＿ＤＥＴ１信号が第１レベル（ハイレベル）となり、制御回路２００は、第２状態φ２への遷移を指示する。なお理解を容易とするために、ＺＣ＿ＤＥＴ１信号は、Ｖ_ＡＣ１＝Ｖ_ＺＣ１となると同時にレベル遷移するものとして示すが、実際にはコンパレータの応答遅れによって、ＺＣ＿ＤＥＴ１信号の遷移は、時刻ｔ０より遅れる。ＺＣ＿ＤＥＴ２信号についても同様である。その後、制御遅延τ１の経過後の時刻ｔ１に、第２トランジスタＭ２、第３トランジスタＭ３のゲート信号ＳＧ２，ＳＣ３がローレベルとなり、ターンオフする。制御遅延τ１は、ゼロカレント検出回路（コンパレータ）２０２の検出遅延、制御ロジック２０４の演算遅延、ドライバ２０８の伝搬遅延などを含む。この制御遅延τ１（τ２〜τ４）は、上述の過電圧状態において追加される遅延時間τ_ＯＶＰは含まない。

時刻ｔ２に、ＡＣ２端子の第２電圧Ｖ_ＡＣ２がしきい値電圧Ｖ_ＺＣ４を下回ると、ＺＣ＿ＤＥＴ２信号が第２レベル（ローレベル）となり、制御回路２００は、第３状態φ３への遷移を指示する。その後、制御遅延τ２の経過後の時刻ｔ３に第４トランジスタＭ４がオンし、遅れた時刻ｔ４に第１トランジスタＭ１がオンする。

時刻ｔ５に、ＡＣ２端子の第２電圧Ｖ_ＡＣ２が第２しきい値電圧Ｖ_ＺＣ２を超えると、ＺＣ＿ＤＥＴ２信号が第１レベル（ハイレベル）となり、制御回路２００は、第４状態φ４への遷移を指示する。その後、制御遅延τ３の経過後の時刻ｔ６に、第１トランジスタＭ１、第４トランジスタＭ４のゲート信号ＳＧ１，ＳＧ４がローレベルとなり、第１トランジスタＭ１、第４トランジスタＭ４がターンオフする。

時刻ｔ７に、ＡＣ１端子の第１電圧Ｖ_ＡＣ１がしきい値電圧Ｖ_ＺＣ３を下回ると、ＺＣ＿ＤＥＴ１信号が第２レベル（ローレベル）となり、制御回路２００は、第１状態φ１への遷移を指示する。その後、制御遅延τ４の経過後の時刻ｔ８に第３トランジスタＭ３がオンし、遅れた時刻ｔ９に第２トランジスタＭ２がオンする。

フルブリッジ回路１０２の状態（実際のトランジスタの状態）φ１’〜φ４’はそれぞれ、制御回路２００の対応する状態φ１〜φ４よりも遅延して遷移する。制御回路２００の第１しきい値電圧Ｖ_ＺＣ１〜第４しきい値電圧Ｖ_ＺＣ４は、遅延したフルブリッジ回路１０２の状態φ１’〜φ４’が、実際の電流Ｉ_ＡＣ１、Ｉ_ＡＣ２のゼロクロス点と一致するように定められる。

第１状態φ１から第２状態φ２への遷移に着目する。
第１状態φ１における第１電圧Ｖ_ＡＣ１は、Ｉ_ＡＣ１×Ｒ_ＯＮ３で与えられる。Ｒ_ＯＮ３は、第３トランジスタＭ３のオン抵抗である。しきい値電圧Ｖ_ＺＣ１は、Ｖ_ＡＣ１がＶ_ＺＣ１と交差してから遅延時間τ１の経過後に、実際の電流ゼロカレント（Ｉ_ＡＣ１＝０）が発生するように定めればよい。

電流Ｉ_ＡＣ１の傾きをα（Ａ／ｓ）とすれば、第１電圧Ｖ_ＡＣ１の傾きは、α×Ｒ_ＯＮ３（Ｖ／ｓ）となる。したがって、式（１）を満たすようにしきい値電圧Ｖ_ＺＣ１を定めることで、理想的なゼロカレントスイッチングが実現できる。
Ｖ_ＺＣ１＝α×Ｒ_ＯＮ３×τ１ …（１）

続いて、過電圧状態の動作を説明する。図４は、過電圧状態における動作波形図である。一点鎖線は、図３のゼロカレントスイッチングにおける波形を参考のために示したものである。第１トランジスタＭ１〜第４トランジスタＭ４のゲート信号は、図３の波形図に比べて、遅延時間τ_ＯＶＰだけ遅れている。この遅延時間τ_ＯＶＰにより、電圧がクロスしている状態で電流が反転することとなり、無効電力区間が発生する。この区間では、送電装置からみて、同期整流回路１００よりも後段の負荷がハイインピーダンスに見えるため、負荷に電力が供給されなくなる。これにより、平滑キャパシタ１０４および整流ライン１０６に供給される電流が減少し、過電圧状態を抑制することができる。

以上が同期整流回路１００の動作である。この同期整流回路１００によれば、過電圧状態を抑制できる。

図１のようなキャパシタＣ９１，Ｃ９２を必要としないため、コストを削減でき、ＩＣのピン数を減らすことができ、回路の実装面積を小さくできる。

またキャパシタＣ９１，Ｃ９２による共振周波数のシフトでは、電力信号Ｓ１の数サイクルをかけて緩やかに過電圧保護が有効となる。これに対して本実施の形態によれば、ＯＶＰコンパレータ２１０およびタイミング制御部２０６によって、サイクルバイサイクルで、無効電力区間を発生させることができるため、高速な過電圧保護が実現できる。

また整流電圧Ｖ_ＲＥＣＴの上昇を従来よりも抑制できるため、回路に要求される耐圧を下げることができる場合もある。

（用途）
続いて同期整流回路１００の好ましい用途を説明する。図５は、図２の同期整流回路１００を備えるワイヤレス受電装置３００のブロック図である。ワイヤレス受電装置３００は、受信コイルＬ_ＲＸ、共振キャパシタＣｓ，Ｃｄ、平滑キャパシタＣ_ＲＥＣＴ（１０４）および受電制御ＩＣ４００を備える。同期整流回路１００は、受電制御ＩＣ４００に集積化されている。受電制御ＩＣ４００は、同期整流回路１００に加えて、レギュレータ３１０、コントローラ３１２、変調器３１４を備える。同期整流回路１００は、受信コイル３０２に流れる電流を整流する。

レギュレータ３１０は、フルブリッジ回路１０２および平滑キャパシタ１０４により生成される整流電圧Ｖ_ＲＥＣＴを安定化し、出力（ＯＵＴ）ピンから外部へと出力する。

コントローラ３１２は、受電制御ＩＣ４００全体を統括的に制御するとともに、ワイヤレス送電装置９０２に送信すべきデータを生成する。このデータには、整流電圧Ｖ_ＲＥＣＴとその目標値ＤＰの誤差を示すコントロールエラーパケットや、ワイヤレス受電装置３００が受信した電力を示すパケットなどを含んでもよい。変調器３１４はコントローラ３１２からのデータ（パケット）を変調し、ＣＯＭＭ１，ＣＯＭＭ２端子を介して受信コイル３０２に重畳する。

ワイヤレス受電装置３００は、電磁誘導方式、磁気共鳴方式のいずれに採用してもよい。前者としては、ＷＰＣ（Wireless power consortium）が策定するＱｉ規格や、Air-Fuel Alliance規格が例示される。Air-Fuel Alliance規格が採用する磁気共鳴方式では、電磁誘導方式の１５０ｋ〜２００ｋＨｚよりも高い周波数帯域（たとえば６．７８ＭＨｚ）が用いられる。したがって過電圧保護に関しても、より高速な応答性が求められるため、実施の形態に係る同期整流回路１００のメリットをより享受できる可能性がある。あるいは、電気シェーバや電動歯ブラシ、コードレスホン、ゲーム機器のコントローラ、電動工具などに使用される非接触電力伝送（無接点電力伝送、ワイヤレス給電ともいう）に用いることもできる。

ワイヤレス受電装置３００は電子機器５００に搭載される。図６は、ワイヤレス受電装置３００を備える電子機器５００を示す図である。電子機器５００は、携帯電話端末やタブレット端末、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、ポータブルオーディオ機器、ポータブルゲーム機器などであってもよい。

電子機器５００の筐体５０２には、受信コイルＬ_ＲＸや受電制御ＩＣ４００に加えて、充電回路５０４や二次電池５０６が収容される。充電回路５０４は、受電制御ＩＣ４００の出力電圧Ｖ_ＯＵＴを受け、二次電池５０６を充電する。なお、これらの部品のレイアウトは特に限定されない。

以上、本発明について、実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
実施の形態では過電圧状態において、第１トランジスタＭ１〜第４トランジスタＭ４のすべてのゲート信号を遅延させたが、本発明はそれに限定されない。たとえばタイミング制御部２０６は、ローサイド側の２個のトランジスタＭ３，Ｍ４のゲート信号を遅延させてもよい。さらに言えば、過電圧状態において、理想的なゼロカレントスイッチングから遠ざければよいため、少なくともひとつのゲート信号を遅延させてもよい。

あるいは、タイミング制御部２０６は、過電圧状態において、各トランジスタのスイッチングタイミングを、ゼロカレントスイッチングの理想タイミングよりも、早めてもよい。

（第２変形例）
過電圧検出信号Ｓ_ＯＶＰがアサートされたときの、スイッチングのタイミングの変化量、たとえば遅延量τ_ＯＶＰは、整流ライン１０６の電圧Ｖ_ＲＥＣＴの傾きに応じていてもよい。電圧Ｖ_ＲＥＣＴの傾きが大きいほど遅延量τ_ＯＶＰを大きくすることで、適応的な過電圧保護が実現できる。電圧Ｖ_ＲＥＣＴの傾きは、ハイパスフィルタ（微分回路）を利用して検出してもよいし、Ａ／Ｄコンバータで取り込んだデジタル値から計算してもよい。

（第３変形例）
過電圧検出信号Ｓ_ＯＶＰがアサートされたときのスイッチングのタイミングの変化量、たとえば遅延量τ_ＯＶＰは、整流ライン１０６の電圧レベルＶ_ＲＥＣＴに応じていてもよい。整流電圧Ｖ_ＲＥＣＴが高いほど遅延量τ_ＯＶＰを大きくすることで、適応的な過電圧保護が実現できる。整流電圧Ｖ_ＲＥＣＴの電圧レベルは、Ａ／Ｄコンバータで取り込んでもよいし、しきい値が異なる複数のＯＶＰコンパレータを併用して検出してもよい。

（第４変形例）
実施の形態では、フルブリッジ回路１０２が制御回路２００と同一のＩＣに集積化される場合を説明したが、大電力のアプリケーションでは、フルブリッジ回路１０２のトランジスタＭ１〜Ｍ４としてディスクリート素子を用いてもよい。

（第５変形例）
実施の形態では、しきい値電圧Ｖ_ＺＣ１〜Ｖ_ＺＣ４をゼロ近傍としたが、整流電圧Ｖ_ＲＥＣＴ側に設定してもよい。

（第６変形例）
実施の形態に係る同期整流回路１００は、電力信号の周波数が、商用交流よりも高いワイヤレス給電の整流回路として好適に使用できる。なお同期整流回路１００の用途はこれには限定されず、ＡＣ／ＤＣコンバータなどさまざまな用途に利用しうる。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…同期整流回路、１０２…フルブリッジ回路、１０４…平滑キャパシタ、１０６…整流ライン、１０８…接地ライン、２００…制御回路、２０２…ゼロカレント検出回路、２０４…制御ロジック、２０６…タイミング制御部、２０８…ドライバ、２１０…ＯＶＰコンパレータ、３００…ワイヤレス受電装置、Ｌ_ＲＸ…受信コイル、Ｃｓ，Ｃｄ…共振キャパシタ、３１０…レギュレータ、３１２…コントローラ、３１４…変調器、４００…受電制御ＩＣ、５００…電子機器、５０２…筐体、５０４…充電回路、５０６…二次電池、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ。

Claims (13)

1. ワイヤレス受電装置に使用され、フルブリッジ回路とともに同期整流回路を構成する制御回路であって、
   前記制御回路は、
   前記フルブリッジ回路が接続される第１交流入力および第２交流入力の電圧の少なくともひとつをしきい値電圧と比較し、比較結果を示す少なくともひとつの検出信号を生成するゼロカレント検出回路と、
   前記少なくともひとつの検出信号に応じて、前記フルブリッジ回路を構成する４個のトランジスタのオン、オフを指示する４個の制御信号を生成する制御ロジックと、
   前記フルブリッジ回路の整流ラインの電圧が過電圧しきい値電圧を超えると過電圧検出信号をアサートする過電圧検出コンパレータと、
   前記過電圧検出信号のアサートに応答して前記４個のトランジスタの少なくともひとつのスイッチングタイミングを、前記制御信号の指示するタイミングと異ならしめるタイミング制御部と、
   を備えることを特徴とする制御回路。
2. 前記タイミング制御部は、前記過電圧検出信号のアサートに応答して、少なくともローサイド側の２個のトランジスタのスイッチングタイミングを変化させることを特徴とする請求項１に記載の制御回路。
3. 前記タイミング制御部は、前記過電圧検出信号のアサートに応答して、前記４個のトランジスタのスイッチングタイミングを変化させることを特徴とする請求項１に記載の制御回路。
4. 前記タイミング制御部は、前記過電圧検出信号のアサートに応答して、前記４個の制御信号の少なくともひとつを遅延させる遅延回路を含むことを特徴とする請求項１から３のいずれかに記載の制御回路。
5. 前記遅延回路の遅延量は、レジスタの設定値に応じていることを特徴とする請求項４に記載の制御回路。
6. 前記過電圧検出信号がアサートされたときの遅延量は、前記整流ラインの電圧の傾きに応じていることを特徴とする請求項４に記載の制御回路。
7. 前記過電圧検出信号がアサートされたときの遅延量は、前記整流ラインの電圧レベルに応じていることを特徴とする請求項４に記載の制御回路。
8. ひとつの半導体基板に集積化されることを特徴とする請求項１から７のいずれかに記載の制御回路。
9. フルブリッジ回路と、
   前記フルブリッジ回路を制御する請求項１から８のいずれかに記載の制御回路と、
   を備え、受信コイルの電流を整流することを特徴とする同期整流回路。
10. ワイヤレス受電装置に使用される受電制御回路であって、
    受信コイルと接続されるフルブリッジ回路を制御する請求項１から８のいずれかに記載の制御回路と、
    前記フルブリッジ回路により生成される整流電圧を安定化するレギュレータと、
    ワイヤレス送電装置に送信すべきデータを生成するコントローラと、
    前記データを変調し、前記受信コイルに重畳する変調器と、
    を備えることを特徴とする受電制御回路。
11. 受信コイルと、
    前記受信コイルと接続されるフルブリッジ回路と、
    前記フルブリッジ回路と接続される平滑キャパシタと、
    前記フルブリッジ回路を制御する請求項１から８のいずれかに記載の制御回路と、
    前記平滑キャパシタに生ずる整流電圧を安定化するレギュレータと、
    を備えることを特徴とするワイヤレス受電装置。
12. 請求項１１に記載のワイヤレス受電装置を備えることを特徴とする電子機器。
13. ワイヤレス受電装置の受信コイルに流れる電流を整流するフルブリッジ回路の制御方法であって、
    前記フルブリッジ回路の第１交流入力および第２交流入力の電圧にもとづき、前記フルブリッジ回路をソフトスイッチングさせることができるタイミングで遷移する４個の制御信号を生成するステップと、
    前記４個の制御信号にもとづいて前記フルブリッジ回路を駆動するステップと、
    前記フルブリッジ回路の出力である整流電圧が過電圧しきい値電圧を超えると、前記４個の制御信号の少なくともひとつを遅延させて、前記フルブリッジ回路を非ソフトスイッチング動作させるステップと、
    を備えることを特徴とする制御方法。

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