JP2017208814A

JP2017208814A - 半導体トランジスタ装置のための集積型線形電流検出回路

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Publication number: JP2017208814A
Application number: JP2017092413A
Authority: JP
Inventors: メイエルロバート; Mayell Robert
Original assignee: Power Integrations Inc
Current assignee: Power Integrations Inc
Priority date: 2016-05-13
Filing date: 2017-05-08
Publication date: 2017-11-24
Also published as: CN107450014A; US9983239B2; EP3244219A1; US20170328934A1

Abstract

【課題】サンプル・ホールドコンデンサを必要とせず、従来より正確な、半導体スイッチング装置の電流検出回路を提供する。
【解決手段】トランジスタ装置を通って流れる電流を検出するための集積回路は、基板と第１のＭＯＳＦＥＴ装置２５３と第２のＭＯＳＦＥＴ装置２５５とを含む電流スケーリング回路２５０とを含む。第１のＭＯＳＦＥＴ装置は、第１のノード２１５においてスイッチングされるＦＥＴ２２２に結合されたドレインと基板に結合されたソースとを含む。第２のＭＯＳＦＥＴ装置は、基板に結合されたソースと第２のノード２４５に結合されたドレインとを含む。第１のＭＯＳＦＥＴ装置は、第２のＭＯＳＦＥＴ装置よりＫ倍大きなチャネル寸法をもつ。第１のＭＯＳＦＥＴ装置と第２のＭＯＳＦＥＴ装置との両方にかかる電圧を等化する回路２３０が含まれる。
【選択図】図２

Description

本出願は、概して、半導体スイッチング装置における電流検出技術に関し、特に、窒化ガリウム（ＧａＮ）ノーマリーオン高電子移動度電界効果トランジスタ（ＨＥＭＦＥＴ：ｈｉｇｈｅｌｅｃｔｒｏｎｍｏｂｉｌｉｔｙｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）装置からの電流を検出することに関する。

半導体スイッチング装置における電流検出の既知の方法がある。例えば、単純な電流検出回路は、電流路に直列接続された検出抵抗器を使用し、検出抵抗器における電圧降下は、電流に線形に比例する。しかし、高効率を必要とする特定の種類の高性能電力変換装置の場合、検出抵抗器における電力損失とスイッチ電流に対するソース電圧の変化とが、この方法を許容できないものとする。

電流検出における他の一般的な方法は、Ｒ_{ＤＳ（ｏｎ）}と呼ばれる既知のスイッチのドレイン・ソース導通抵抗を使用することによる。電源回路におけるスイッチング装置（例えば、ＭＯＳＦＥＴ）は、典型的には、入力電源から出力負荷に電流を伝達する。スイッチが電流を流すとき、それらは、直列検出抵抗器として使用され得る特徴的な直列抵抗をもつ。従って、電流は、スイッチにかかる電圧を検出することと、その特性インピーダンスを知ることにより推測され得、すなわち、Ｉ_Ｄ＝Ｖ_ＤＳ／Ｒ_{ＤＳ（ｏｎ）}である。スイッチが導通しており、従って、そこにかかる電圧が小さいとき、ＭＯＳＦＥＴは、その通常のオン状態領域にあり、線形抵抗器に似た動作をする。

電流検出のさらなる他の既知の一技術は、主スイッチの導電チャネル（ドリフト領域）の小さな区画を通して電流を検出することにより定義される、内蔵された検出ＦＥＴを使用する。電力スイッチがオンチップである場合、ＭＯＳＦＥＴを通る電流を検出することにおける許容値は、（例えば、カレントミラー構成における）より小さな、整合した検出ＦＥＴを使用することにより改善される。主電力ＦＥＴと検出ＦＥＴとの両方のゲート・ソース電圧とドレイン・ソース電圧とは、主ドレインを検出ドレインに、および主ソースを検出ソースに短絡させることにより等しくされる。ドレイン電流Ｉ_Ｄは、ゲート・ソース電圧Ｖ_ＧＳとドレイン・ソース電圧Ｖ_ＤＳとの関数であるので、対応する電流密度は等しい。このことは、検出ＦＥＴがＮ分の１のチャネルであるが整合した装置である場合、その電流が線形に比例し、電力装置を通って流れる電流のＮ分の１であることを意味する（Ｎ≒１０００から１０，０００）。

電流を検出する検出ＦＥＴ法は、一般的に、他の従来技術より正確であるが、依然、欠点をもつ。例えば、検出ＦＥＴ法の正確さは、検出ＦＥＴと電力ＦＥＴとの整合性能により制限され、これは、より大きな値Ｎを伴って低下する傾向がある。加えて、Ｒ_{ＤＳ（ｏｎ）}検出と同様に、検出ＦＥＴ法は、検出された電流をオフ期間中、電圧として保持するため、サンプル・ホールドコンデンサを必要とする。コンデンサを通して発生し得る過渡スパイクに起因して、ノイズが導入され得る。

以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。

連続的で線形な検出された電流の応答を伴う例示的な電流検出回路の回路ブロック図である。連続的で線形な検出された電流の応答を伴う例示的な電流検出回路の詳細な概略回路図である。主スイッチ電流に対する検出された電流の線形関係を示す例示的なグラフである。

図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれていることと、必ずしも一定の縮尺で描かれていないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするため、他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐため、描かれない。

以下の説明では、説明される実施形態を十分に理解できるように、例えば、装置の種類、電圧、部品値、回路構成など、特定の詳細事項が記載される。しかし、当業者は、これらの特定の詳細事項が、説明される実施形態を実施するために必要でない場合があり得ることを理解すると考えられる。説明される実施形態を理解しにくくならないように、よく知られた回路構造および構成要素は詳細には説明されないか、または、ブロック図の形態で示されることがさらに理解される。

本明細書中での、「一実施形態（ｏｎｅｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅｅｘａｍｐｌｅ）」または「例（ａｎｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎｏｎｅｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎａｎｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅｅｘａｍｐｌｅ）」または「例（ａｎｅｘａｍｐｌｅ）」という語句は、必ずしもすべてが同じ実施形態または例に関するわけではない。さらに、特定の特徴、構造または特性は、１つまたは複数の実施形態または例において、あらゆる適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書と共に提供される図が当業者への説明を目的としていることが理解される。

本出願の文脈において、トランジスタが「オフ状態」または「オフ」であるとき、トランジスタは実質的に電流を流さない。逆に、トランジスタが「オン状態」または「オン」であるとき、トランジスタは実質的に電流を流すことができる。例えば、一実施形態において、高電圧トランジスタは、Ｎチャネル金属−酸化物−半導体電界効果トランジスタ（ＮＭＯＳ：Ｎ−ｃｈａｎｎｅｌｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を備え、第１の端子であるドレインと第２の端子であるソースとの間で高電圧がサポートされる。高電圧ＭＯＳＦＥＴは、集積型制御装置回路により駆動されて、負荷に提供されるエネルギーを調節する電力スイッチを備える。本開示の目的において、「グランド」または「グランド電位」は、基準電圧または基準電位を表し、この基準電圧または基準電位に対して、電子回路または集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）のすべての他の電圧または電位が規定または測定される。

本開示は、電流検出を提供する何らかのスイッチング装置と共に集積され得る電流検出回路および動作の方法に関する。一実施形態において、窒化ガリウム高移動度トランジスタ（ＧａＮＨＥＭＴ）がスイッチング装置として使用される。一例において、ＧａＮＨＥＭＴを通る電流の流れは、半導体基板に結合されたソースをもつカスコードＭＯＳＦＥＴにより検出され、検出抵抗器の必要性をなくす。特定の実装例において、ＧａＮＨＥＭＴスイッチング装置は、低電圧主ＭＯＳＦＥＴ装置とカスコードされたノーマリーオン高電圧ＪＦＥＴ装置としてモデル化される。一実施形態において、電流検出回路は、主ＭＯＳＦＥＴと同じ半導体基板上にモノリシックに製造される第２の検出ＭＯＳＦＥＴをもつ、電流スケーリングブロックを含む。主ＭＯＳＦＥＴに対して、検出ＭＯＳＦＥＴは、Ｋ：１の比で寸法を小さくされ、Ｋは、１より大きな整数である。

この構成が低側検出ＭＯＳＦＥＴ上の浮遊ソースピンを必要とせず、その代わり、主ＭＯＳＦＥＴと検出ＭＯＳＦＥＴとの両方が、それらのソースを直接基板に接続することを、当業者は理解すると考えられる。浮遊低側ＭＯＳＦＥＴの必要性をなくすことは、検出抵抗器の必要性がないという別の利点を提供する。よく知られているように、検出抵抗器は、ＭＯＳＦＥＴとは異なる温度係数をもつ。さらに、オンチップで正確なポリシリコン抵抗器を実装することは、典型的には、大きな領域を必要とする。モノリシックの比率変更された（拡縮された）二重低側ＭＯＳＦＥＴを使用することの他の利点は、低側カスコードＭＯＳＦＥＴにおける主ＭＯＳＦＥＴに対して、検出ＭＯＳＦＥＴのゲート・ソース電圧に差がない（無バイアスである）ことである。

一実施形態において電流検出回路は、電圧等化器と変調器ブロック／回路とをさらに含む。変調器回路は、第２の検出ＭＯＳＦＥＴを通って流れる電流を変調し、これは、主ＭＯＳＦＥＴ装置と第２の検出ＭＯＳＦＥＴとの両方にかかるドレイン・ソース電圧を等化する。

一実施形態において主ＭＯＳＦＥＴ装置と検出ＭＯＳＦＥＴとは、同じゲート駆動信号により、同一のドレイン電圧において制御されるので、前述のように、主ＭＯＳＦＥＴ装置と検出ＭＯＳＦＥＴとの両方が、同一の電流密度で動作する。寸法比Ｋに起因して、主ＭＯＳＦＥＴ装置と検出ＭＯＳＦＥＴとを通って流れる電流は、それぞれ、それらのチャネル寸法に比例する。一実装例において、検出ＭＯＳＦＥＴを通って流れる低減された（スケールダウンされた）電流は、所定の制限値未満に維持され、電流スケーリングを正確に維持する。

図１は、電流検出なしで、例えば、検出ＦＥＴと、Ｒ_{ＤＳ（ｏｎ）}または電流検出のための外部検出抵抗器を使用することとのいずれも伴わずに、半導体スイッチング装置１１０と共に使用するための例示的な電流検出回路１９０の回路ブロック図である。示されるように、スイッチング電圧Ｖ_ｓｗ１０３とスイッチング電流Ｉ_ｓｗ１０４とが、半導体スイッチング装置１１０に印加される。示される例において、制御／駆動信号１０５（例えば、パルス幅変調（ＰＷＭ：ｐｕｌｓｅｗｉｄｔｈｍｏｄｕｌａｔｅｄ）信号）は、半導体スイッチング装置１１０の制御端子に印加される。

一実装例において、半導体スイッチング装置１１０は、接地された制御端子をもつノーマリーオン高電圧接合型電界効果トランジスタ（ＪＦＥＴ：ｊｕｎｃｔｉｏｎｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）としてモデル化され得る広帯域ＧａＮＨＥＭＴであり、ＪＦＥＴは、ゲート駆動信号を受信する低電圧主ＭＯＳＦＥＴトランジスタとカスコードされる（図２参照）。スイッチング電流１０４は、電流伝達比Ｋ：１（Ｋ＝Ｉ_Ａ／Ｉ_Ｂ；Ｋ≫１）の電流スケーリングブロック１５０を通って流れ得る。一例において、ＧａＮＨＥＭＴとのカスコードにおける低電圧ＭＯＳＦＥＴ部は、電流スケーリングブロック１５０の一部として含まれ得る。

電流スケーリングブロック１５０への入力電流信号１５４は、スイッチング電流１０４と実質的に同じである。出力スケールダウン電流信号１５６は、入力電流信号１５４に連続的におよび線形に追従する。入力電流信号１５４に対する出力電流信号１５６の線形性は、変調器１４０により確実なものとされる。動作時、変調器１４０は、電流スケーリングブロック１５０の出力電流信号１５６に等化信号１３８を注入し得る。内部ＩＣ電圧源Ｖ_{ｓｕｐｐｌｙ}１８０は、電源電流１６５を提供し、電源電流１６５は、変調器１４０により変調された後、出力電流信号１５６を形成する。

ノードＡに結合された第１の入力とノードＢに結合された第２の入力とを含み、それにより、それぞれ、電圧Ｖ_Ａと電圧Ｖ_Ｂとを受信する電圧等化器１３０が示される。動作時、電圧等化器ブロック１３０は、ノードＢにおける電圧Ｖ_ＢがノードＡにおける電圧Ｖ_Ａに追従し、ノードＡにおける電圧Ｖ_Ａに実質的に等しくなるように、電流信号１６５を変調する変調器１４０に入力される等化信号１３８を生成する。電圧等化器ブロック１３０の第１の入力端子が（過渡または通常の）入力ノードＶ_Ａに現れるあらゆる発生し得る高電圧パルスまたはスパイクにさらされ得る用途の場合、任意選択的な高電圧遮断器回路１２０が（示されるように）付加されて、電圧等化器１３０の第１の入力端子に対して発生し得る損傷を防止し得る。

当業者は、電流スケーリング回路ブロック１５０を通して提供される電流スケーリング比には実用上の制限があることを理解すると考えられる。非常に大幅な電流低減（大きなＫ値）が所望される場合、１つまたは複数のカレントミラー段が出力段に付加され得る。例えば、図１に示す回路ブロック図は、電圧源１８０と変調器１４０との間の接続経路内に含まれる電流比Ｍ：１のカレントミラー１６０を示す。そのため、示される例において、検出電流（電流検出信号１６６）に対するスイッチ電流Ｉ_ｓｗ（１０４）の全体比は、（Ｋ×Ｍ）：１まで高められる。これは、検出ＭＯＳＦＥＴ１７０を通って流れる検出電流１６６は、２つの因子Ｋと因子Ｍとの倍数であることを意味する。一実施形態において、Ｍ＝１であるのに対し、他の実施形態において、Ｍは１より大きな整数であることに注意されたい。図１に示されるすべての信号は、グランド電位１０１を基準とすることにさらに注意されたい。

図２は、主スイッチ電流２０４に対する連続的で線形な検出された電流の応答を伴う例示的な電流検出回路の詳細な概略回路図である。図２に示される例において、スイッチング装置２１０は、低電圧ＭＯＳＦＥＴ２５３（例えば、シリコンＭＯＳＦＥＴ）と（直列に）カスコードされた高電圧ＪＦＥＴ２０６により示されるＧａＮＨＥＭＴを含む。ＪＦＥＴ２０６の制御端子２０５は、グランド電位２０１に結合され、このことが、カスコードされた低電圧ＭＯＳＦＥＴ２５３にかかる高スイッチング電圧をバッファし得るノーマリーオン装置としてＪＦＥＴ２０６が動作することを維持する。任意選択的な高電圧遮断器回路２２０は、一例において、その制御端子が接地されたノーマリーオンＪＦＥＴスイッチＱ１２２２で構成され、ノードＶ_Ａ２１５に結合されることが示される。高電圧遮断器回路２２０は、悪影響を防止して、電圧等化器２３０において発生する可能性の高い損傷から保護し得る。

低電圧ＭＯＳＦＥＴ２５３は、それらの制御端子において同じゲート／駆動信号２５４を受信する２つのＭＯＳＦＥＴスイッチ２５３と２５５とからなるモノリシック電流スケーリング回路ブロック２５０の一部である。モノリシックＭＯＳＦＥＴスイッチ２５３と２５５との両方が、同じ特性パラメータをもつが、異なる寸法とされて電流比Ｋ：１を実現する。

ＭＯＳＦＥＴスイッチ２５３と２５５とのドレイン電圧、Ｖ_Ａ２１５とＶ_Ｂ２４５とは、それぞれ、ＭＯＳＦＥＴスイッチ２５５を通って流れる電流２５６の変調を通して同一に留まるようにされる。変調器２４０は、電流２５６を変調する。ＭＯＳＦＥＴスイッチ２５３と２５５とにかかる電圧を同一に固定することは、ＭＯＳＦＥＴスイッチ２５３と２５５とのそれぞれのチャネルを通る電流密度が同一であることを意味する。その結果、ＭＯＳＦＥＴスイッチ２５３と２５５との各々を通る全電流は、それらのそれぞれのチャネル寸法（すなわち、ＭＯＳＦＥＴチャネルの幅／長さ）に比例する。示されるように、ＭＯＳＦＥＴスイッチ２５３と２５５とのそれぞれのチャネル寸法は、Ｋ：１の電流比を提供するように設計され、Ｋは１より大きな（典型的には、１より大きな桁数の）整数である。

図２の例では、回路ブロック２３０は、電圧等化器として機能する演算増幅器（ＯｐＡｍｐ）である。ＯｐＡｍｐ２３０は、ＭＯＳＦＥＴスイッチ２５３と２５５とから、それぞれ、正（＋）入力端子２３４と負（−）入力端子２３６とにおいてドレイン電圧信号Ｖ_Ａ２１５とＶ_Ｂ２４５とを受信する。一実施形態において、約２０〜２５Ｖより高い電圧がノードＶ_Ａ２１５に現れる場合、任意選択的に、＋ＯｐＡｍｐ入力端子２３４とノードＡとの間に高電圧遮断器回路２２０が接続され得る。図２に示されるように、高電圧遮断器回路２２０は、＋ＯｐＡｍｐ入力端子２３４に対して発生し得る損傷から保護するため、その制御端子が接地されたノーマリーオンＪＦＥＴスイッチＱ１２２２により実装され得る。

ＯｐＡｍｐ２３５から出力される等化信号２３８は、変調器２４０の入力において抵抗器２４２に結合されるように示される。抵抗器２４２の他端部は、ＭＯＳＦＥＴＱ２２４４の制御端子（ゲート）に接続される。この構成において、線形モードで動作するＭＯＳＦＥＴＱ２２４４を通る電流の流れ、は、Ｑ２２４４の制御端子に印加される等化信号２３８を通して変調される。他の一実施形態において、ＭＯＳＦＥＴＱ２２４４は、バイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒｊｕｎｃｔｉｏｎｔｒａｎｓｉｓｔｏｒ）または他の種類の電界効果トランジスタにより置換され得る。示されるように、等化信号２３８は、ＭＯＳＦＥＴＱ２２４４の主端子を通した電圧降下を制御して、ノードＢにおける電圧Ｖ_Ｂを、ノードＡにおける電圧Ｖ_Ａと同一にする。同じゲート駆動信号２５４を受信するモノリシックＭＯＳＦＥＴトランジスタＭ１２５３とＭ２２４４とにかかるノードＡの電圧Ｖ_ＡとノードＢの電圧Ｖ_Ｂとの等化は、ＭＯＳＦＥＴトランジスタＭ１２５３とＭ２２４４とにおける電流密度が等しくなるようにする。これは、ＭＯＳＦＥＴトランジスタＭ１２５３とＭ２２４４とを通る電流の流れが、それぞれ、それらの選択／設計された寸法比に比例することをもたらす。一例において、ＭＯＳＦＥＴＭ２２４４を通る電流の流れは、ＭＯＳＦＥＴＭ１２５３を通って流れる電流に対して１／Ｋ倍にスケールダウンされる。

図２に示す例に続いて、スケールダウンされた電流２６５は、（ＭＯＳＦＥＴＭ２２４４を通って流れる電流２５６と同じであり、電圧源Ｖ_{ｓｕｐｐｌｙ}２８０に結合されたカレントミラー２６０を通って流れ得る。一例において、カレントミラー２６０は、ノードＢに結合された第１の側部と、電流検出要素２７０に結合された第２の側部とを備える。示される例において、カレントミラーは、ＰＭＯＳトランジスタ２６２とＰＭＯＳトランジスタ２６４とを備え、ＰＭＯＳトランジスタ２６２とＰＭＯＳトランジスタ２６４とは、コモンゲートノードを共有し、カレントミラー比Ｍ：１を提供するように適切に寸法決めされ、Ｍは１以上の整数である。これは、ＰＭＯＳトランジスタ２６４（カレントミラーの第２の側部）を通って流れる検出電流２６６が、ＰＭＯＳトランジスタ２６２（カレントミラーの第１の側部）を通って流れる電流２６５に比べてＭ分の１に低減されることを意味する。電流検出要素または構成要素２７０は、検出電流２６６を検出／監視するために使用され得ることに注意されたい。検出要素／構成要素２７０は、制御装置における電流監視または保護ブロックを備え得る。全体として、スイッチ電流Ｉ_ｓｗ２０４と検出電流２６６との間における全電流低減量は、Ｋ×Ｍに等しい。特定の高スイッチング電流用途において、スケールダウンされた検出電流をさらに低減するため、別のカスコードされたカレントミラー段が追加され得ることが理解される。

図３は、図１と図２とに示す例示的実施形態における、主スイッチ電流に対する検出された電流の線形関係を示す例示的なグラフである。当業者は、線３５０により示される線形電流関係が、固定値電流源を使用する従来技術の手法における過電流検出の点を表すスイッチ電流レベル３３５（破線３３０により示される）を越えて延びることを理解すると考えられる。スイッチング装置の電流閾値／制限を表すための固定値電流源に依存する従来の手法は、典型的には、電流Ｉ_ＦＩＸ３３５の下方または上方に線形応答を維持することが不可能である。

当業者は、開示される主題が様々なバージョンおよび変形例により実装され得ることを理解すると考えられる。スイッチング装置は、あらゆるディスクリート型または集積型のＳｉ、ＳｉＣ、ＧａＮまたは他の種類の高電子移動度半導体スイッチからなり得る。

例示的な実施形態の上記の説明は、要約で説明している事項を含め、網羅的であることも、開示される形態または構造そのものへの限定であることも意図されない。本明細書で説明される主題の特定の実施形態と例とは、例示を目的とし、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、特定の例示的な電流、電圧、抵抗、装置寸法などが説明のために提示されることと、本発明の教示に従った他の実施形態および実施例において他の値も使用し得ることとが理解される。

Claims

トランジスタ装置を通って流れる主電流を検出するための集積回路（ＩＣ）であって、
基板と、
第１のＭＯＳＦＥＴ装置と第２のＭＯＳＦＥＴ装置とを含む電流スケーリング回路であって、
前記第１のＭＯＳＦＥＴ装置が、第１のノードにおいて前記トランジスタ装置に結合されたドレインと、前記基板に結合されたソースと、を含み、
前記第２のＭＯＳＦＥＴ装置が、前記基板に結合されたソースと、第２のノードに結合されたドレインと、を含み、
前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置との各々が、ゲート駆動信号を受信するように共通して結合されたゲートを含み、
前記第１のＭＯＳＦＥＴ装置が、前記第２のＭＯＳＦＥＴ装置に比べてＫ倍大きなチャネル寸法をもち、Ｋが、１より大きな整数であり、それにより、動作時に前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置との間でＫ：１の電流比を生成する、
前記電流スケーリング回路と、
前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置との両方にかかる電圧を等化する、前記第１のノードと前記第２のノードとに結合された回路と、
を備える、
ＩＣ。
前記第２のノードに結合された第１の側部と、第２の側部と、を含むカレントミラーをさらに備え、
二次電流が、前記第１の側部を通って流れ、
検出電流が、前記カレントミラーの前記第２の側部を通って流れる、
請求項１に記載のＩＣ。
前記第１のＭＯＳＦＥＴ装置の前記ソースと前記第２のＭＯＳＦＥＴ装置の前記ソースとが、前記基板に直接接続される、
請求項１に記載のＩＣ。
前記回路が、前記第１のノードに結合された前記第１の入力と前記第２のノードに結合された第２の入力とを含む等化器回路を備え、
前記等化器回路が、前記第１の入力と前記第２の入力とにかかる電圧差に応答して、等化器信号を出力する、
請求項１に記載のＩＣ。
前記回路が、前記等化器信号を受信することと、前記等化器信号に応答して、前記第２のＭＯＳＦＥＴ装置を通って流れる前記二次電流を変調して、前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置との両方にかかる電圧を等化することと、を行うように結合された変調器回路をさらに備える、
請求項４に記載のＩＣ。
前記カレントミラーの前記第１の側部が、電圧源と前記第２のノードとの間に結合された第１のＰＭＯＳトランジスタを含み、
前記カレントミラーの前記第２の側部が、前記電圧源に結合された第２のＰＭＯＳトランジスタを含み、
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの各々が、前記第２のノードに共通して結合されたゲートを含む、
請求項２に記載のＩＣ。
前記第１のＰＭＯＳトランジスタが、前記第２のＰＭＯＳトランジスタに比べてＭ倍大きな寸法をもち、Ｍが、１以上の整数であり、それにより、動作時に前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間でＭ：１の電流比を生成する、
請求項６に記載のＩＣ。
前記検出電流に対する主電流の全体比が、（Ｋ×Ｍ）：１である、
請求項７に記載のＩＣ。
前記カレントミラーが、１つまたは複数の別のカスコードされたカレントミラー段をさらに備える、
請求項２に記載のＩＣ。
前記等化器回路が、演算増幅器を備える、
請求項４に記載のＩＣ。
前記変調器回路が、前記第２のノードに結合された第２のトランジスタ装置を備える、
請求項５に記載のＩＣ。
前記第２のトランジスタ装置が、線形モードで動作するＭＯＳＦＥＴである、
請求項１１に記載のＩＣ。
前記第２のトランジスタ装置が、線形モードで動作するバイポーラ接合トランジスタ（ＢＪＴ）である、
請求項１１に記載のＩＣ。
前記変調器回路が、ＭＯＳＦＥＴのゲートに接続された一端部と等化信号を受信するように結合された他端部とを含む抵抗器をさらに含む、
請求項１２に記載のＩＣ。
前記トランジスタ装置が、窒化ガリウム（ＧａＮ）高電子移動度ＦＥＴ（ＨＥＭＦＥＴ）を備える、
請求項１に記載のＩＣ。
前記検出電流を受信するように結合された電流検出構成要素をさらに備える、
請求項１に記載のＩＣ。
前記回路が、前記第１のノードと前記等化器回路の前記第１の入力との間に結合された高電圧遮断器回路をさらに備える、
請求項４に記載のＩＣ。
前記高電圧遮断器回路が、ノーマリーオン高電圧ＪＦＥＴを備える、
請求項１７に記載のＩＣ。
前記第１のＭＯＳＦＥＴ装置と前記第２のＭＯＳＦＥＴ装置とが、実質的に同じ特性パラメータをもつモノリシック装置である、
請求項１７に記載のＩＣ。
Ｍが、１より大きな整数である、
請求項７に記載のＩＣ。