JP2018200741A

JP2018200741A - パルス制御を有するセンスアンプ

Info

Publication number: JP2018200741A
Application number: JP2018144724A
Authority: JP
Inventors: ファハド・アーメド; Ahmed Fahad; チョルミン・ジュン; Chulmin Jung; セイ・スン・ユン; Seung Yoon Sei
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2015-04-29
Filing date: 2018-08-01
Publication date: 2018-12-20
Also published as: CN107533855B; CN107533855A; EP3289589B1; WO2016175969A1; EP3289589A1; US9373388B1; KR20170126002A; JP2018518790A; KR101887450B1

Abstract

【課題】センスアンプの差動出力電圧における誤差（グリッチ）を低減する技術を提供する。【解決手段】センスアンプ２００は、遅延センスイネーブル信号がアサートされない間、出力端子の対応するペアをチャージし、遅延センスイネーブル信号がアサートされる間、出力端子の対応するペアをチャージするのを停止するように構成された第１のプルアップトランジスタのペアを有する。【選択図】図２

Description

関連出願の相互参照

[0001] 本願は、２０１５年４月２９日出願の米国特許出願第１４／６９９，９５７号の利益を主張する。

[0002] 本願は、差動センスアンプ（differential sense amplifiers）を改善することに関し、より具体的には、グリッチ（glitches）を防ぐための差動センスアンプのパルス制御（pulsed control）に関する。

[0003] センスアンプは、ＳＲＡＭセルおよび関連する差動セル・トポロジからのビット決定（bit decision）を感知するために使用される。図１に示されている例となるセンスアンプ１００は、ＮＭＯＳトランジスタＭ１およびＭ２の差動ペアを含むが、ＰＭＯＳ差動ペアを使用するセンスアンプの動作が類似していることが理解されるであろう。ＳＲＡＭセル（例示せず）は、ビット線Ｂと相補ビット線（complement bit line）

とを、対応するワード線（例示せず）のアサート（assertion）に応答して駆動する。ビット線Ｂは、差動ペアトランジスタＭ１のゲートを駆動する。同様に、相補ビット線

は、差動ペアトランジスタＭ２のゲートを駆動する。差動ペアトランジスタＭ１およびＭ２のソースは、センスイネーブル信号（sense enable signal）ＳＥによって駆動されるそれのゲートを有する電流ソースＮＭＯＳトランジスタ（current source NMOS transistor）Ｍ３を通して、接地（ground）に結合する。センスイネーブル信号ＳＥが電源電圧ＶＤＤにアサートされると、電流ソーストランジスタＭ３は、ビット線にわたって発生する（develops）電圧差に依存して差動ペアトランジスタＭ１とＭ２との間でステアリングされる電流を導通させる（conduct）。電流が差動ペアを通してステアリングされるにつれて、ステアリングされた電流のより多くの部分を導通させる差動ペアトランジスタのためのドレインは、残りの差動ペアトランジスタのためのドレイン電圧と比べて、電圧が降下することになる。差動ペアトランジスタＭ１およびＭ２のドレインにおけるこの電圧差は、センスアンプ１００の差動出力として表されることになる、所望の電圧差を増幅するための交差結合（cross-coupled）されたＰＭＯＳトランジスタＰ１およびＰ２のペアを通して強化される。

[0004] 一般に、対応するＳＲＡＭの動作速度を増加させるように、ワード線電圧のアサートの比較的すぐ後にセンスイネーブル信号がアサートされることが望ましい。しかし、センスアンプ１００のような従来のセンスアンプのためのアーキテクチャは、センスイネーブル信号がワード線電圧のアサート後あまりにすぐにアサートされる場合にタイミング問題を引き起こす。このタイミング問題をよりよく認識するために、ワード線電圧のアサートより前に、両方のビット線が、電源電圧ＶＤＤにプリチャージされる（pre-charged）ことに留意されたい。センスイネーブル信号がワード線アサートの比較的直後にアサートされる場合、差動ペアトランジスタＭ１およびＭ２の両方はしたがってスイッチオンにすることになり、これは、それらのドレインの両方がその次に放電されることになるので望ましくない。このドレイン電圧の同時減少は、センスアンプ１００の差動出力電圧における誤差（グリッチ）を引き起こし得る。このグリッチを防ぐために、差動ペアトランジスタＭ１のドレインをチャージするように機能する、常時オンのキーパＰＭＯＳトランジスタ（always-on keeper PMOS transistor）Ｐ３を含むことが通例である。同様に、別の常時オンのキーパＰＭＯＳトランジスタＰ４は、差動ペアトランジスタＭ２のドレインをチャージするように機能する。キーパトランジスタＰ３およびＰ４は、差動ペアトランジスタＭ１およびＭ２のためのドレインの同時放電を妨害し（oppose）、よって、出力グリッチの可能性を低減する。

[0005] 一般に、キーパトランジスタＰ３およびＰ４は、グリッチを防ぐのに十分な強度を有するようなサイズにされなければならない。しかし、キーパトランジスタＰ３およびＰ４のための結果として生じる強度は、その場合、差動ペアトランジスタＭ１およびＭ２がキーパトランジスタＰ３およびＰ４からの妨害を克服し、次いで、それらのドレイン間に必要な差動電圧を発生させることを可能にするために十分なビット線差動電圧が発生されるように、ワード線電圧アサートとその後のセンスイネーブル信号アサートとの間に比較的長い遅延を必要とすることに留意されたい。高速動作が、したがって、センスアンプ１００のような従来のセンスアンプでは妨げられる。

[0006] したがって、当該技術には、増加したメモリ動作速度のために構成されたセンスアンプの必要性が存在する。

[0007] ビット線のペアの間の電圧差に応じて電流をステアリングするように構成されたトランジスタの差動ペアを含むセンスアンプが提供される。各差動ペアトランジスタは、差動ペアトランジスタが電流ステアリングに応じて放電するように構成された端子を含む。センスアンプは、さらに、遅延センスイネーブル信号（delayed sense enable signal）を提供するためにセンスイネーブル信号を遅延させるように構成された遅延回路を含み、また、トランジスタの差動ペアのペアに対応する第１のプルアップトランジスタのペアも含み、各第１のプルアップトランジスタは、対応する差動ペアトランジスタの端子と電源ノードとの間に結合されており、ここにおいて、各第１のプルアップトランジスタは、遅延センスイネーブル信号のアサートに応じてスイッチオフするように構成される。

[0008] 第１のプルアップトランジスタのペアが、遅延センスイネーブル信号アサートに応じてオフにされるので、それらは、センスイネーブル信号のアサートと、遅延センスイネーブル信号のアサートとの間の遅延期間中オンのままである。このように、第１のプルアップトランジスタは、そうでない場合にセンスイネーブル信号アサートの開始（onset）時に起こり得る出力グリッチを防ぐために比較的強くなるようなサイズにされ得る。従来のセンスアンプでは、このような比較的強いプルアップトランジスタは、その場合、トランジスタの差動ペアが、プルアップ（pull-up）を克服してそれらの端子にわたって差動出力電圧を発生させることを可能にするために差動ビット線電圧が十分に発生されることができるように、ワード線アサートと、センスイネーブル信号アサートのその後のアサートとの間に比較的長い遅延を必要とするであろう。有利に、本明細書に開示されているセンスアンプのためのセンスイネーブル信号アサートは、第１のプルアップトランジスタが遅延センスイネーブル信号のアサート時にスイッチオフされるので、先行するワード線アサートに関してそれほど比較的に遅延する必要はない。このように、従来のセンスアンプに関して上述されたタイミング問題が解決される。

[0009] これらの特徴、および追加的に有利な特徴が、例となる実施形態の以下の詳細な説明に関して、より良く認識され得る。

[0010] 従来のセンスアンプの回路図。 [0011] 本開示の実施形態にしたがったセンスアンプの回路図。 [0012] 本開示の実施形態にしたがったセンスアンプのための動作の例となる方法のフローチャート。

[0013] 本開示の実施形態およびそれらの利点は、以下に続く詳細な説明を参照することによって最良に理解される。同様の参照番号は、図の１つまたは複数に例示されている同様の要素を特定するために使用されることが認識されるべきである。

詳細な説明

[0014] ワード線電圧アサートとセンスイネーブル信号アサートとの間のタイミング遅延が、従来のセンスアンプでは起こるであろう関連した出力グリッチなしに低減され得る、センスアンプが開示される。この有益な効果を提供するために、センスアンプは、トランジスタの差動ペアに対応する第１のプルアップトランジスタのペアを含む。各第１のプルアップトランジスタは、遅延センスイネーブル信号がアサートされない間、対応する差動ペアトランジスタのための出力端子をチャージするように構成される。逆にいうと、各第１のプルアップトランジスタは、さらに、遅延センスイネーブル信号のアサートに応じてスイッチオフするように構成される。この点において、所与の読込み動作のためにそれにわたってセンスイネーブル信号がアサートされるセンスイネーブル信号アサート期間（sense enable signal assertion period）は、第１のプルアップトランジスタが導通している初期部分と、第１のプルアップトランジスタが導通していない残りの最後の部分とに分割され得る。第１のプルアップトランジスタは、センスイネーブル信号アサート期間の最後の部分にわたって導通していないので、第１のプルアップトランジスタは、比較的強くなるようなサイズにされ得る。前述されたように、このような相対的な強度はセンスイネーブル信号アサートの開始時に望ましく、これは、差動ビット線電圧がそのときに部分的に発生されているだけだからである。電源電圧ＶＤＤへのビット線のプリチャージにより、差動ビット線電圧のそのような部分的な発生は、両方のビット線電圧を電源電圧レベルに比較的近いままにしておき、その結果、センスアンプにおけるトランジスタの差動ペアは同時にスイッチオンされ得る。しかし、第１のプルアップトランジスタの相対的な強度は、差動ビット線電圧の発生の欠如に起因するグリッチの従来の問題を防ぐ。

[0015] 反対に、センスイネーブル信号アサートを、先行するワード線電圧アサートに関して遅延させなければいけないという従来の問題は、第１のプルアップトランジスタが、遅延センスイネーブル信号のアサートに応答して遮断（shutoff）するので解決される。センスアンプにおけるトランジスタの差動ペアは、よって、ワード線電圧の先行するアサートに関して比較的すぐにそれらの出力端子間で適切な差動出力電圧を発生させることができる。ワード線アサートとセンスイネーブル信号アサートとの間の遅延は、よって、従来のセンスアンプ設計と比べると低減され得る。センスアンプが、遅延センスアンプ信号ではなく、センスイネーブル信号によって依然としてトリガされるので、遅延センスイネーブル信号がセンスアンプのタイミングに影響しないことに留意されたい。遅延センスアンプ信号は、単に、本明細書でさらに説明されるように第１のプルアップトランジスタを遮断するために使用されるにすぎない。

[0016] グリッチの可能性をさらに抑制するために、センスアンプは、トランジスタの差動ペアに対応する第２のプルアップトランジスタのペアを含み得る。第１のプルアップトランジスタのペアに類似して、各第２のプルアップトランジスタもまた、対応する差動ペアトランジスタのための出力端子をチャージするように構成される。しかしながら、第１のプルアップトランジスタとは対照的に、第２のプルアップトランジスタは常時オンであるように構成され得る。それらが常時オンであるので、第２のプルアップトランジスタは、第１のプルアップトランジスタと比較して比較的弱くなるようなサイズにされ得る。このように、比較的弱い第２のプルアップトランジスタは、トランジスタの差動ペアが、比較的発生していない（undeveloped）差動ビット線電圧に応答してそれらの出力端子間で差動出力電圧を発生させることを可能にする。センスイネーブル信号アサートは、よって、ワード線アサートの比較的すぐ後に起こり得、これは、メモリ動作速度を向上させる。例となる実施形態の以下の詳細な説明は、これらの有利な特徴をより良く例示し得る。

[0017] 例となるセンスアンプ２００の回路図が図２に示されている。トランジスタＭ１およびＭ２のＮＭＯＳ差動ペアと、ならびにＮＭＯＳ電流ソーストランジスタＭ３とは、センスアンプ１００を用いて説明されたように配列される。ビット線Ｂは、よって、差動ペアトランジスタＭ１のゲートに結合するのに対して、相補ビット線

は、差動ペアトランジスタＭ２のゲートに結合する。差動ペアトランジスタＭ１およびＭ２のためのソースは両方、電流ソーストランジスタＭ３のドレインに結合し、電流ソーストランジスタＭ３はそして、それのソースが接地に結合されている。センスイネーブル信号ＳＥは、電流ソーストランジスタＭ３のゲートを駆動する。１つの実施形態において、トランジスタＭ１およびＭ２の差動ペアは、ビット線のペアの間の差動電圧に応じて、（例えば、それらのドレイン端子のような）出力端子のペアの間に差動出力電圧を発生させるための手段を備えると考えられ得る。

[0018] 電源電圧ＶＤＤへのセンスイネーブル信号のアサートに応答して、電流ソーストランジスタＭ３は、ビット線間の差動ビット線電圧に応じて差動ペアトランジスタＭ１およびＭ２を通してステアリングされるテール電流（tail current）を導通させる。例えば、ビット線Ｂのための電圧が、相補ビット線（complementary bit line）

のための電圧と比べてより高いように、アクセスされたＳＲＡＭセル（例示せず）がバイナリ値を記憶すると仮定する。テール電流の大部分が、その場合、差動ペアトランジスタＭ１を通してステアリングすることになり、その結果、それのドレイン電圧（それの出力端子電圧）が差動ペアトランジスタＭ２上のドレイン電圧に比して減少する。この電圧差を強化するために、センスアンプ２００は、また、従来のセンスアンプ１００に関して説明された、交差結合されたＰＭＯＳトランジスタＰ１およびＰ２も含む。交差結合されたトランジスタＰ１のゲートは、差動ペアトランジスタＭ２のドレインに結合する。同様に、交差結合されたトランジスタＰ２のゲートは、差動ペアトランジスタＭ１のドレインに結合する。交差結合されたトランジスタＰ１のソースは、電源電圧ＶＤＤを供給する電源ノードに結合するのに対して、それのドレインは、差動ペアトランジスタＭ１のドレインに結合する。同様に、交差結合されたトランジスタＰ２のソースは電源ノードに結合するのに対して、それのドレインは、差動ペアトランジスタＭ２のドレインに結合する。

[0019] それらのゲートの交差結合により、交差結合されたトランジスタＰ１およびＰ２は、差動ペアドレイン間で発生された差動出力電圧を強化する。例えば、万一、差動ペアトランジスタＭ１のドレイン電圧が差動ペアトランジスタＭ２のドレイン電圧よりも低いというように差動ビット線電圧がなる場合、交差結合されたトランジスタＰ２は、差動ペアトランジスタＭ２のための既に高いドレイン電圧を強化するためにスイッチオンする傾向にある。それと同時に、差動ペアトランジスタＭ２のための比較的高いドレイン電圧は、交差結合されたトランジスタＰ１をスイッチオフし、その結果、それは差動出力電圧の発生と争わない（not fight with）。同様に、交差結合されたトランジスタＰ１は、万一、差動ペアトランジスタＭ２のためのドレイン電圧が差動ペアトランジスタＭ１のためのドレイン電圧よりも低い場合にスイッチオンする傾向にあるであろう。

[0020] 本明細書でさらに説明されるように、センスイネーブル信号アサートは、ワード線電圧アサートに関して比較的すぐに起こり得る。これは、そのようなセンスイネーブル信号のタイミングがメモリ動作速度の増加を可能にするので、非常に有利である。しかし、ワード線電圧のアサートとセンスイネーブル信号電圧のアサートとの間のこのような比較的小さい遅延は、センスイネーブル信号アサートの開始時に比較的より小さい差動ビット線電圧の発生を引き起こす。ビット線が両方、ワード線電圧のアサートより前に電源電圧ＶＤＤにプリチャージされるので、両方の差動ペアトランジスタＭ１およびＭ２は、ワード線電圧アサートの開始時にオンになる傾向にある。従来のセンスアンプ１００に関して説明されたように、このように差動ペアトランジスタＭ１およびＭ２を同時にスイッチオンすることは、差動出力電圧グリッチの可能性を増加させる。この点において、不可避の不均衡により、差動ペアトランジスタＭ１およびＭ２のうちの一方は、他方よりも強くスイッチオンする傾向にあり、その結果、予測不可能な差動電圧差が、それらのゲート両方が電源電圧ＶＤＤに実質的にチャージされるにもかかわらず、それらのドレイン間に発生することに留意されたい。このような差動電圧差は、アクセスされているメモリセルにおけるバイナリ値に関係がなく、よって、明らかに望ましくない。このような誤りのある差動出力電圧がセンスイネーブル信号アサートの開始時に発生することを抑制するために、従来のセンスアンプ１００に関して説明されたプルアップトランジスタＰ３は、第１のＰＭＯＳプルアップトランジスタＰ３’および第２のＰＭＯＳプルアップトランジスタＰ３”によって置き換えられる。同様に、従来のセンスアンプ１００のプルアップトランジスタＰ４は、第１のＰＭＯＳプルアップトランジスタＰ４’および第２のＰＭＯＳプルアップトランジスタＰ４”によって置き換えられる。

[0021] 第１のプルアップトランジスタＰ３’は、それのソースが電源ノードに結合され、それのドレインが差動ペアトランジスタＭ１のドレインに結合されている。同様に、第２のプルアップトランジスタＰ３”は、それのソースが電源ノードに結合され、それのドレインが、差動ペアトランジスタＭ１のドレインに結合されている。しかしながら、第２のプルアップトランジスタＰ３”のゲートは、それが常時オンのプルアップトランジスタとして機能するように接地されるのに対して、第１のプルアップトランジスタＰ３’のゲートは、センスイネーブル信号の遅延バージョン（ＳＥ＿Ｄ）によって駆動される。遅延回路２０５は、遅延センスイネーブル信号を生成するためにセンスイネーブル信号を遅延させるように構成される。センスアンプ２００のようなＰＭＯＳプルアップトランジスタの実施形態において、センスイネーブル信号の立ち上がりエッジ（それのアサートの開始）には、センスイネーブル信号の遅延バージョンの立ち上がりエッジ（それのアサートの開始）がその後に続く。このように、第１のプルアップトランジスタＰ３’は、遅延センスイネーブル信号のアサートに応答してスイッチオフすることになる。センスイネーブル信号と遅延センスイネーブル信号との間のそのような立ち上がりエッジ関係を持つために、遅延回路２０５は、インバータ２１０および２１５について示されているような、偶数個のインバータを有するべきである。代替的なＮＭＯＳプルアップトランジスタの実施形態において、遅延回路２０５が奇数個のインバータを代わりに含むことになるように、センスイネーブル信号の立ち上がりエッジには、遅延センスイネーブル信号の立ち下がりエッジがその後に続くべきである。以下の説明は、一般性を喪失することなく（without loss of generality）、ＰＭＯＳプルアップトランジスタの実施形態に重点を置くことになる。

[0022] 第１のプルアップトランジスタＰ４’および第２のプルアップトランジスタＰ４”は、第１のプルアップトランジスタＰ４’および第２のプルアップトランジスタＰ４”が両方、それらのソースが電源ノードに結合され、それらのドレインが差動ペアトランジスタＭ２のドレインに結合されているということにおいて、プルアップトランジスタＰ３’およびＰ３”に類似している。同様に、第１のプルアップトランジスタＰ４’のゲートが、遅延センスイネーブル信号によって駆動されるのに対して、第２のプルアップトランジスタＰ４”のゲートは、常時オンの構成にあるように接地される。第１のプルアップトランジスタＰ３’およびＰ４’のペアにおける各トランジスタは、比較的強くなるようなサイズにされ得る。対照的に、第２のプルアップトランジスタＰ３”およびＰ４”のペアにおける各トランジスタは、第１のプルアップトランジスタＰ３’およびＰ４’と比較して比較的弱くなるようなサイズにされ得る（例えば、それらの幅の寸法）。センスアンプ１００の従来のプルアップトランジスタＰ３およびＰ４のペアは、よって、第１のプルアップトランジスタＰ３’およびＰ４’のペアと、ならびに第２のプルアップトランジスタＰ３”およびＰ４”のペアとに、有効に二叉に分かれる。

[0023] 遅延回路２０５は、インバータ２１０および２１５のような、適切な数の遅延素子を用いて構成され得、その結果、遅延センスイネーブル信号は、センスイネーブル信号アサート期間の一部（a fraction of）だけ遅延させられる。このように、センスイネーブル信号アサート期間（それにわたってセンスイネーブル信号が所与の読込み動作のためにアサートされる時間期間）の初期部分の間、第１のプルアップトランジスタＰ３’およびＰ４’のペアは、それらがトランジスタＭ１およびＭ２の差動ペアのためのドレイン電圧をプルアップ（チャージ）する働きをするように、導通している。トランジスタＭ１およびＭ２の差動ペアのためのゲートがバイナリのもの（binary one）（電源電圧ＶＤＤ）によって有効に駆動されるようにビット線電圧差が比較的発生していないのは、センスイネーブル信号アサート期間のこの初期部分の間である。しかし、差動ペアトランジスタＭ１およびＭ２が両方、その場合、センスイネーブル信号アサートの開始時に同時にオンになる傾向があっても、第１のプルアップトランジスタＰ３’およびＰ４’のペアによって提供されるトランジスタＭ１およびＭ２の差動ペアのためのドレイン電圧の比較的強いプルアップにより、センスアンプ２００は、差動出力電圧グリッチを防御する。従来のセンスアンプにおけるトランジスタＰ３およびＰ４からのこのような比較的強いプルアップは、ワード線アサートとセンスイネーブル信号アサートとの間の比較的長い遅延を余儀なくさせることになり、それは、メモリ動作速度を遅くする。対照的に、第１のプルアップトランジスタＰ３’およびＰ４’のペアは、そのような比較的長い遅延が必要ないように、センスイネーブルアサート期間の残りの部分の間にスイッチオフされる。このように、センスアンプ２００によってサービスされるメモリのための動作速度は、従来のセンスアンプアーキテクチャと比較して有利に増加され得る。

[0024] 本開示の実施形態にしたがって、センスアンプのための動作の例となる方法がここで記載される。図３は、開示されたセンスアンプのための動作の例となる方法のためのフローチャートである。方法は、センスイネーブル信号のアサートに応じて電流を生成する動作（act）３００を備える。センスアンプ２００の電流ソーストランジスタＭ３によるテール電流の生成は、動作３００の例である。加えて、方法は、差動ビット線電圧に応じてトランジスタの差動ペアを通して電流をステアリングする動作３０５を含む。ビット線Ｂと相補ビット線

との間の差動電圧に応じてセンスアンプ２００の差動ペアトランジスタＭ１とＭ２との間でテール電流をステアリングすることは、動作３０５の例である。方法は、また、遅延センスイネーブル信号を生成するようにセンスイネーブル信号を遅延させる動作３１０も含む。センスアンプ２００の遅延回路２０５による、遅延センスイネーブル信号の生成は、動作３１０の例である。最後に、方法は、遅延センスイネーブル信号のアサートに応じて、トランジスタの差動ペアのための出力端子のペアをチャージするように構成された第１のプルアップトランジスタのペアを遮断する動作３１５を含む。第１のプルアップトランジスタＰ３’およびＰ４’のペアを遮断することは、動作３１５４の例である。

[0025] 現時点で当業者が認識するように、および、手元の特定のアプリケーションに依存して、多くの修正、置換、および変形が、本開示のデバイスの材料、装置、構成、および使用方法において、およびそれらに対して、その範囲から逸脱することなくなされ得る。この点から、本明細書で例示および説明された特定の実施形態の範囲は本開示の範囲の単なるいくつかの例であるので、本開示の範囲はそれらに限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的均等物の範囲に完全に見合うべきである。

[0025] 現時点で当業者が認識するように、および、手元の特定のアプリケーションに依存して、多くの修正、置換、および変形が、本開示のデバイスの材料、装置、構成、および使用方法において、およびそれらに対して、その範囲から逸脱することなくなされ得る。この点から、本明細書で例示および説明された特定の実施形態の範囲は本開示の範囲の単なるいくつかの例であるので、本開示の範囲はそれらに限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的均等物の範囲に完全に見合うべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
ビット線のペアの間の電圧差に応じて電流をステアリングするように構成されたトランジスタの差動ペアと、ここにおいて、各差動ペアトランジスタは、出力端子を含む、
遅延センスイネーブル信号を提供するためにセンスイネーブル信号を遅延させるように構成された遅延回路と、
前記トランジスタの差動ペアに対応する第１のプルアップトランジスタのペアと、各第１のプルアップトランジスタは、対応する差動ペアトランジスタの前記出力端子と電源ノードとの間に結合され、ここにおいて、各第１のプルアップトランジスタは、前記遅延センスイネーブル信号のアサートに応じてスイッチオフするように構成される、
を備える、センスアンプ。
［Ｃ２］
前記トランジスタの差動ペアに対応する第２のプルアップトランジスタのペア
をさらに備え、各第２のプルアップトランジスタは、前記対応する差動ペアトランジスタの前記出力端子と電源ノードとの間に結合され、ここにおいて、各第２のプルアップトランジスタは、常時オンであるように構成される、Ｃ１に記載のセンスアンプ。
［Ｃ３］
前記センスイネーブル信号のアサートに応じて前記電流を生成するように構成された電流ソーストランジスタ
をさらに備える、Ｃ１に記載のセンスアンプ。
［Ｃ４］
前記電流ソーストランジスタは、各差動ペアトランジスタのための第２の端子と接地との間に結合する、Ｃ３に記載のセンスアンプ。
［Ｃ５］
前記第１のプルアップトランジスタのペアは、第１のＰＭＯＳプルアップトランジスタのペアを備える、Ｃ２に記載のセンスアンプ。
［Ｃ６］
前記第２のプルアップトランジスタのペアは、第２のＰＭＯＳプルアップトランジスタのペアを備え、各第２のＰＭＯＳプルアップトランジスタのためのゲートは、接地に結合される、Ｃ２に記載のセンスアンプ。
［Ｃ７］
各第１のプルアップトランジスタのためのサイズは、各第２のプルアップトランジスタのためのサイズよりも大きい、Ｃ２に記載のセンスアンプ。
［Ｃ８］
前記遅延回路は、インバータの連続チェーンを備える、Ｃ１に記載のセンスアンプ。
［Ｃ９］
前記インバータの連続チェーンは、偶数個のインバータを備える、Ｃ８に記載のセンスアンプ。
［Ｃ１０］
前記トランジスタの差動ペアに対応する交差結合されたトランジスタのペア
をさらに備え、交差結合された各トランジスタは、電源電圧ノードと、前記対応する差動ペアトランジスタの前記出力端子との間に結合される、Ｃ２に記載のセンスアンプ。
［Ｃ１１］
交差結合された各トランジスタのためのゲートは、前記交差結合されたトランジスタのうちの残りのものに対応する前記差動ペアトランジスタのための前記出力端子に結合される、Ｃ１０に記載のセンスアンプ。
［Ｃ１２］
前記遅延回路は、前記センスイネーブル信号のためのセンスイネーブル信号アサート期間の一部に等しい遅延だけ、前記遅延センスイネーブル信号を遅延させるように構成される、Ｃ３に記載のセンスアンプ。
［Ｃ１３］
前記差動ペアトランジスタのうちの第１のもののゲートはビット線に結合され、前記差動ペアトランジスタのうちの残りの第２のもののゲートは、相補ビット線に結合される、Ｃ１に記載のセンスアンプ。
［Ｃ１４］
前記ビット線および前記相補ビット線は、両方ＳＲＡＭビット線である、Ｃ１３に記載のセンスアンプ。
［Ｃ１５］
センスイネーブル信号のアサートに応じて電流を生成することと、
差動ビット線電圧に応じてトランジスタの差動ペアを通して前記電流をステアリングすることと、
遅延センスイネーブル信号を生成するために前記センスイネーブル信号を遅延させることと、
前記遅延センスイネーブル信号のアサートに応じて、前記トランジスタの差動ペアのための出力端子のペアをチャージするように構成された第１のプルアップトランジスタのペアを遮断することと
を備える、方法。
［Ｃ１６］
常時オンの第２のプルアップトランジスタのペアを通して前記出力端子のペアをチャージすること
をさらに備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記センスイネーブル信号を遅延させることは、前記センスイネーブル信号がアサートされるセンスイネーブルアサート期間の一部の間、前記センスイネーブル信号を遅延させることを備える、Ｃ１５に記載の方法。
［Ｃ１８］
ビット線のペアの間の差動電圧に応じて出力端子のペアの間の差動出力電圧を発生させるための手段と、
遅延センスイネーブル信号を提供するためにセンスイネーブル信号を遅延させるように構成された遅延回路と、
前記出力端子のペアに対応する第１のプルアップトランジスタのペアと、各第１のプルアップトランジスタは、対応する出力端子と電源ノードとの間に結合され、ここにおいて、各第１のプルアップトランジスタは、前記遅延センスイネーブル信号のアサートに応じてスイッチオフするように構成される、
を備える、センスアンプ。
［Ｃ１９］
前記出力端子のペアに対応する第２のプルアップトランジスタのペア
をさらに備え、各第２のプルアップトランジスタは、前記対応する出力端子と電源ノードとの間に結合され、ここにおいて、各第２のプルアップトランジスタは、常時オンであるように構成される、Ｃ１９に記載のセンスアンプ。
［Ｃ２０］
前記遅延回路は、インバータの連続チェーンを備える、Ｃ１８に記載のセンスアンプ。

Claims

ビット線のペアの間の電圧差に応じて電流をステアリングするように構成されたトランジスタの差動ペアと、ここにおいて、各差動ペアトランジスタは、出力端子を含む、
遅延センスイネーブル信号を提供するためにセンスイネーブル信号を遅延させるように構成された遅延回路と、
前記トランジスタの差動ペアに対応する第１のプルアップトランジスタのペアと、各第１のプルアップトランジスタは、対応する差動ペアトランジスタの前記出力端子と電源ノードとの間に結合され、ここにおいて、各第１のプルアップトランジスタは、前記遅延センスイネーブル信号のアサートに応じてスイッチオフするように構成される、
を備える、センスアンプ。
前記トランジスタの差動ペアに対応する第２のプルアップトランジスタのペア
をさらに備え、各第２のプルアップトランジスタは、前記対応する差動ペアトランジスタの前記出力端子と電源ノードとの間に結合され、ここにおいて、各第２のプルアップトランジスタは、常時オンであるように構成される、請求項１に記載のセンスアンプ。
前記センスイネーブル信号のアサートに応じて前記電流を生成するように構成された電流ソーストランジスタ
をさらに備える、請求項１に記載のセンスアンプ。
前記電流ソーストランジスタは、各差動ペアトランジスタのための第２の端子と接地との間に結合する、請求項３に記載のセンスアンプ。
前記第１のプルアップトランジスタのペアは、第１のＰＭＯＳプルアップトランジスタのペアを備える、請求項２に記載のセンスアンプ。
前記第２のプルアップトランジスタのペアは、第２のＰＭＯＳプルアップトランジスタのペアを備え、各第２のＰＭＯＳプルアップトランジスタのためのゲートは、接地に結合される、請求項２に記載のセンスアンプ。
各第１のプルアップトランジスタのためのサイズは、各第２のプルアップトランジスタのためのサイズよりも大きい、請求項２に記載のセンスアンプ。
前記遅延回路は、インバータの連続チェーンを備える、請求項１に記載のセンスアンプ。
前記インバータの連続チェーンは、偶数個のインバータを備える、請求項８に記載のセンスアンプ。
前記トランジスタの差動ペアに対応する交差結合されたトランジスタのペア
をさらに備え、交差結合された各トランジスタは、電源電圧ノードと、前記対応する差動ペアトランジスタの前記出力端子との間に結合される、請求項２に記載のセンスアンプ。
交差結合された各トランジスタのためのゲートは、前記交差結合されたトランジスタのうちの残りのものに対応する前記差動ペアトランジスタのための前記出力端子に結合される、請求項１０に記載のセンスアンプ。
前記遅延回路は、前記センスイネーブル信号のためのセンスイネーブル信号アサート期間の一部に等しい遅延だけ、前記遅延センスイネーブル信号を遅延させるように構成される、請求項３に記載のセンスアンプ。
前記差動ペアトランジスタのうちの第１のもののゲートはビット線に結合され、前記差動ペアトランジスタのうちの残りの第２のもののゲートは、相補ビット線に結合される、請求項１に記載のセンスアンプ。
前記ビット線および前記相補ビット線は、両方ＳＲＡＭビット線である、請求項１３に記載のセンスアンプ。
センスイネーブル信号のアサートに応じて電流を生成することと、
差動ビット線電圧に応じてトランジスタの差動ペアを通して前記電流をステアリングすることと、
遅延センスイネーブル信号を生成するために前記センスイネーブル信号を遅延させることと、
前記遅延センスイネーブル信号のアサートに応じて、前記トランジスタの差動ペアのための出力端子のペアをチャージするように構成された第１のプルアップトランジスタのペアを遮断することと
を備える、方法。
常時オンの第２のプルアップトランジスタのペアを通して前記出力端子のペアをチャージすること
をさらに備える、請求項１５に記載の方法。
前記センスイネーブル信号を遅延させることは、前記センスイネーブル信号がアサートされるセンスイネーブルアサート期間の一部の間、前記センスイネーブル信号を遅延させることを備える、請求項１５に記載の方法。
ビット線のペアの間の差動電圧に応じて出力端子のペアの間の差動出力電圧を発生させるための手段と、
遅延センスイネーブル信号を提供するためにセンスイネーブル信号を遅延させるように構成された遅延回路と、
前記出力端子のペアに対応する第１のプルアップトランジスタのペアと、各第１のプルアップトランジスタは、対応する出力端子と電源ノードとの間に結合され、ここにおいて、各第１のプルアップトランジスタは、前記遅延センスイネーブル信号のアサートに応じてスイッチオフするように構成される、
を備える、センスアンプ。
前記出力端子のペアに対応する第２のプルアップトランジスタのペア
をさらに備え、各第２のプルアップトランジスタは、前記対応する出力端子と電源ノードとの間に結合され、ここにおいて、各第２のプルアップトランジスタは、常時オンであるように構成される、請求項１９に記載のセンスアンプ。
前記遅延回路は、インバータの連続チェーンを備える、請求項１８に記載のセンスアンプ。