JPH103791A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH103791A
JPH103791A JP8336587A JP33658796A JPH103791A JP H103791 A JPH103791 A JP H103791A JP 8336587 A JP8336587 A JP 8336587A JP 33658796 A JP33658796 A JP 33658796A JP H103791 A JPH103791 A JP H103791A
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nmos transistor
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nmos
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Kunihiro Komiyaji
邦広 小宮路
Hiroshi Toyoshima
博 豊嶋
Masaki Harada
昌樹 原田
Tomohiro Nagano
知博 長野
Atsushi Hiraishi
厚 平石
Kenichi Fukui
健一 福井
Hirofumi Zushi
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崇宏 園田
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Abstract

(57)【要約】 【課題】 微小電位が入力されてから増幅信号を得るま
での時間を短縮する。 【解決手段】 センス回路を、ラッチ回路と、このラッ
チ回路と並列に接続されるＮＭＯＳとこれらに直列に接
続される電流源で構成する。ＣＤＴ０１、ＣＤＢ０１の
微小電位差をＭＮ１０１とＭＮ１０２のＮＭＯＳで増幅
し、ノードＳＴＢ０１とＳＴＴ０１の電位を変化させ
る。ノードＳＴＢ０１とＳＴＴ０１が変化すると、ＭＮ
１０３とMＮ１０４がこの変化を更に増幅させる。ＣＤ
Ｔ０１、ＣＤＢ０１の微小電位差を２段階で増幅し、ま
た電流源ＭＮ１０５と、ＭＮ１０１及びＭＮ１０３ある
いはＭＮ１０２及びＭＮ１０４との２段の直列接続で構
成できるため、ＳＴＴ０１あるいはＳＴＢ０１の出力が
変化するまでに遅延時間を短縮することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、微小信号を増幅す
る差動増幅器を有する半導体集積回路に係り、更に詳し
くはスタティックＲＡＭ（Random Access Memory）に好
適なセンスアンプの回路構成に関する。
【０００２】
【従来の技術】従来、この種のセンスアンプとして図３
に示した回路構成のセンスアンプが知られている。図３
において、参照符号ＣＤＢ０２，ＣＤＴ０２，ＳＡＥＱ
Ｂ０２およびＳＡＣＭ０２はセンスアンプ外部からの入
力信号を、ＳＴＢ０２及びＳＴＴ０２は出力信号の取り
出しノードを、ＶＣＣは電源電圧を、ＧＮＤは接地電圧
を、それぞれ示している。入力信号ＣＤＢ０２はＮＭＯ
ＳトランジスタＭＮ２０３のゲートに、入力信号ＣＤＴ
０２はＮＭＯＳトランジスタＭＮ２０４のゲートに、入
力信号ＳＡＥＱＢ０２はＰＭＯＳトランジスタＭＰ２０
１，ＭＰ２０２，ＭＰ２０３，ＭＰ２０６，ＭＰ２０７
およびＭＰ２０８の各ゲートに、そして入力信号ＳＡＣ
Ｍ０２はＮＭＯＳトランジスタＭＮ２０５のゲートに、
それぞれ入力されている。電源電圧ＶＣＣは、ＰＭＯＳ
トランジスタＭＰ２０１，ＭＰ２０２，ＭＰ２０４，Ｍ
Ｐ２０５，ＭＰ２０６及びＭＰ２０７のソースにそれぞ
れ接続されている。ノードＳＴＴ０２は、ドレイン同士
を接続したＰＭＯＳトランジスタＭＰ２０５とＮＭＯＳ
トランジスタＭＮ２０２のドレイン接続点およびゲート
同士を接続したＰＭＯＳトランジスタＭＰ２０４とＮＭ
ＯＳトランジスタＭＮ２０１のゲート接続点とＰＭＯＳ
トランジスタＭＰ２０１のドレインに接続されている。
ＰＭＯＳトランジスタＭＰ２０３のドレインとソース
は、ＰＭＯＳトランジスタＭＰ２０４とＭＰ２０５のゲ
ート間に接続されている。また、ノードＳＴＢ０２は、
ドレイン同士を接続したＰＭＯＳトランジスタＭＰ２０
４とＮＭＯＳトランジスタＭＮ２０１のドレイン接続点
およびゲート同士を接続したＰＭＯＳトランジスタＭＰ
２０５とＮＭＯＳトランジスタＭＮ２０２のゲート接続
点とＰＭＯＳトランジスタＭＰ２０２のドレインに接続
されている。さらに、ＰＭＯＳトランジスタＭＰ２０６
のドレインはＮＭＯＳトランジスタＭＮ２０３のドレイ
ンに、ＰＭＯＳトランジスタＭＰ２０７のドレインはＮ
ＭＯＳトランジスタＭＮ２０４のドレインにそれぞれ接
続され、ＰＭＯＳトランジスタＭＰ２０８のドレインと
ソースはＮＭＯＳトランジスタＭＮ２０３とＭＮ２０４
のドレイン間に接続されている。さらに、ソース同士が
接続されたＮＭＯＳトランジスタＭＮ２０３とＭＮ２０
４の各ドレインは、それぞれＮＭＯＳトランジスタＭＮ
２０１とＭＮ２０２のソースに接続されている。ソース
接地のＮＭＯＳトランジスタＭＮ２０５のドレインは、
ＮＭＯＳトランジスタＭＮ２０３とＭＮ２０４のソース
接続点に接続されると共に、ゲートには信号ＳＡＣＭ０
２が入力されている。
【０００３】このように接続される同一半導体チップ上
に形成された回路において、ＮＭＯＳトランジスタＭＮ
２０５が電流源となり、この電流源に接続された一対の
ＮＭＯＳトランジスタＭＮ２０３とＭＮ２０４で差動回
路を構成する。また、ＰＭＯＳトランジスタＭＰ２０４
とＮＭＯＳトランジスタＭＮ２０１で一方のインバータ
を、ＰＭＯＳトランジスタＭＰ２０５とＮＭＯＳトラン
ジスタＭＮ２０２で他方のインバータをそれぞれ構成
し、従来のセンスアンプはこれらのインバータで構成さ
れるラッチ回路と上記差動回路と電流源とを直列に接続
した３段構成となっていた。
【０００４】このセンスアンプは、通常、入力信号ＳＡ
ＥＱＢ０２の電位はロー（Ｌｏｗ）であり、ノードＳＴ
Ｂ０２とＳＴＴ０２をＰＭＯＳトランジスタＭＰ２０３
とＭＰ２０８によりイコライズして電源電圧ＶＣＣと同
電位にリセットすると共に、活性化信号ＳＡＣＭ０２を
Ｌｏｗにしてセンスアンプを非活性化状態においてお
く。図４に、この従来のセンスアンプの動作波形を示
す。入力信号ＣＤＴ０２とＣＤＢ０２間に微小電位差が
生じた時、例えば入力信号ＣＤＴ０２が電圧ＶＣＣ、入
力信号ＣＤＢ０２が電圧ＶＣＣ−Ｖ１（Ｖ１＜ＶＣＣ）
となって電位差が生じた時に、入力信号ＳＡＥＱＢ０２
をハイ（Ｈｉｇｈ）、次いで入力信号ＳＡＣＭ０２をＨ
ｉｇｈにする。この結果、ＮＭＯＳトランジスタＭＮ２
０４にＩ１、ＭＮ２０３にＩ１−Ｉ２（Ｉ１＞Ｉ２）の
電流が流れる。また、ノードＳＴＢ０２とＳＴＴ０２は
電圧ＶＣＣにリセットされているため、ＮＭＯＳトラン
ジスタＭＮ２０２にＩ１、ＮＭＯＳトランジスタＭＮ２
０１にＩ１−Ｉ２の電流が流れる。この結果、ノードＳ
ＴＢ０２とＳＴＴ０２間にはわずかな電位差（ＳＴＢ０
２の電位＜ＳＴＴ０２の電位）が生じる。この電位差は
直列に接続されているラッチ回路、すなわちＰＭＯＳト
ランジスタＭＰ２０４とＭＰ２０５、ＮＭＯＳトランジ
スタＭＮ２０１とＭＮ２０２で構成されるラッチ回路で
増幅され、ノードＳＴＢ０２とＳＴＴ０２間の電位差が
更に増幅される。
【０００５】このように、信号ＣＤＴ０２とＣＤＢ０２
間に微小電位差が生じた時、信号ＳＡＣＭ０２をＨｉｇ
ｈにしてセンスアンプを活性化させ、リセット信号ＳＡ
ＥＱＢ０２を解除する。この結果、信号ＣＤＴ０２とＣ
ＤＢ０２が入力されるＮＭＯＳトランジスタＭＮ２０
３、ＭＮ２０４に電流が流れる。ＮＭＯＳトランジスタ
ＭＮ２０３とＭＮ２０４のゲート電位は電位が異なり、
この電位差に応じた電流がＮＭＯＳトランジスタＭＮ２
０３とＭＮ２０４に流れる。この電流差に応じ直列に接
続されているラッチ回路が変化し、ノードＳＴＢ０２と
ＳＴＴ０２に入力信号ＣＤＴ０２とＣＤＢ０２の電位を
増幅させた出力を得ている。なお、このような構成を有
するセンスアンプに関しては、例えば、１９９２シンポ
ジウム オン ＶＬＳＩ サーキッツ ダイジェスト オブ
テクニカルペーパーズの第２８頁〜第２９頁（1992 Sym
posium on VLSI Circuits Digest of Technical Paper
s,pp.28-29）に開示されている。
【０００６】また、米国特許公報４５０４７４８号公報
のFig.６には他のセンスアンプが開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
た従来のセンスアンプによれば、差動回路とラッチ回路
を直列に接続した構成になっていたため、動作時ノード
ＳＴＢ０２あるいはＳＴＴ０２を引き抜く電流は、ＮＭ
ＯＳトランジスタＭＮ２０１とＭＮ２０３あるいはＭＮ
２０２とＭＮ２０４を介して引き抜かれる。従って、電
流源であるＮＭＯＳトランジスタＭＮ２０５を加えると
３段のＮＭＯＳトランジスタを介することになるため抵
抗が高くなり、ノードＳＴＢ０２あるいはＳＴＴ０２の
出力が変化するまでに多くの時間を要していた。例え
ば、読出しサイクル６６ＭＨｚで動作するスタティック
ＲＡＭを用いたキャッシュメモリに上記従来のセンスア
ンプを適用した場合を例にとると、２．０ｎｓ程度の時
間を要していた。このため、更に１００ＭＨｚを越える
ような高速なキャッシュメモリには、遅延時間が１．５
ｎｓ以下の高速動作が可能なセンスアンプが望まれてい
た。
【０００８】また、前述した従来の他のセンスアンプ
は、ＣＭＯＳインバータを用いたラッチ回路を使用して
いないので出力電圧振幅が小さく、次段への信号伝達が
遅くなるという欠点があった。
【０００９】一方、一般に、メモリに使用されるセンス
アンプの数は非常に多く、チップ全体に占める割合が大
きいため（例えば、１Ｍビットのキャッシュメモリでは
５％）、上記に示すような遅延時間の高速化を消費電流
の増加を伴わずに実現すること、およびチップ面積低減
を図るためにセンスアンプを構成するトランジスタ数を
低減することも望まれている。
【００１０】そこで、本発明の目的は、センスアンプが
活性化され、リセット信号ＳＡＥＱＢ０２が解除されて
からセンスアンプ出力が変化するまでの遅延時間を短縮
することができるセンスアンプを有する半導体集積回路
を提供することにある。
【００１１】また、本発明の他の目的は、消費電流の増
加を伴わないような上記遅延時間の短縮化、および構成
素子数の低減によりチップ面積の縮小化が可能なセンス
アンプを有する半導体集積回路を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体集積回路は、第１の入力信号と
第２の入力信号との電位差を増幅する一対のソース同士
が接続された第１及び第２のＮＭＯＳトランジスタとか
らなる差動増幅回路、すなわち図１で云えば入力信号Ｃ
ＤＢ０１とＣＤＴ０１との電位差を増幅する一対のソー
ス同士が接続されたＮＭＯＳトランジスタＭＮ１０１及
びＭＮ１０２と、前記第１及び第２のＮＭＯＳトランジ
スタのソースに接続された電流源と、前記第２の入力信
号に対応する差動増幅回路の出力を入力とする第１の電
源線すなわち電源電圧ＶＣＣに接続された第１のＣＭＯ
Ｓインバータおよび前記第１の入力信号に対応する差動
増幅回路の出力を入力とする第１の電源線に接続された
第２のＣＭＯＳインバータからなり、前記第１のＣＭＯ
Ｓインバータの出力を第２のＣＭＯＳインバータの入力
に接続すると共に前記第２のＣＭＯＳインバータの出力
を前記第１のＣＭＯＳインバータの入力に接続したラッ
チ回路と、から構成され、前記ラッチ回路を前記電流源
と直列に接続したことを特徴とする。
【００１３】この場合、前記第１のＣＭＯＳインバータ
はソースが第１の電源線に接続された第１のＰＭＯＳト
ランジスタ、すなわち図１で云えばＰＭＯＳトランジス
タＭＰ１０４と、該第１のＰＭＯＳトランジスタのドレ
インにドレインが接続された第３のＮＭＯＳトランジス
タすなわちＮＭＯＳトランジスタＭＮ１０３からなり、
前記第２のＣＭＯＳインバータはソースが第１の電源線
に接続された第２のＰＭＯＳトランジスタすなわちＰＭ
ＯＳトランジスタＭＰ１０５と、該第２のＰＭＯＳトラ
ンジスタのドレインにドレインが接続された第４のＮＭ
ＯＳトランジスタすなわちＮＭＯＳトランジスタＭＮ１
０４からなり、前記電流源はソースが第２の電源線すな
わち接地電圧ＧＮＤに接続され、ゲートに第３の入力信
号すなわち信号ＳＡＣＭ０１が入力され、ドレインが前
記第１及び第２のＮＭＯＳトランジスタのソースに接続
された第５のＮＭＯＳトランジスタすなわちＮＭＯＳト
ランジスタＭＮ１０５から構成するようにすればよい。
【００１４】また、前記第１のＰＭＯＳトランジスタの
ゲート、前記第３のＮＭＯＳトランジスタのゲート、前
記第２のＰＭＯＳトランジスタのドレイン、前記第２及
び第４のＮＭＯＳトランジスタのドレインに、ドレイン
が接続される第３のＰＭＯＳトランジスタすなわち図１
で云えばＰＭＯＳトランジスタＭＰ１０１と、前記第２
のＰＭＯＳトランジスタのゲート、前記第４のＮＭＯＳ
トランジスタのゲート、前記第１のＰＭＯＳトランジス
タのドレイン、前記第１及び第３のＮＭＯＳトランジス
タのドレインに、ドレインが接続される第４のＰＭＯＳ
トランジスタすなわちＰＭＯＳトランジスタＭＰ１０２
と、前記第１のＰＭＯＳトランジスタのゲートと前記第
２のＰＭＯＳトランジスタのゲート間に、ドレインとソ
ースが接続された第５のＰＭＯＳトランジスタすなわち
ＰＭＯＳトランジスタＭＰ１０３を更に設けると共に、
前記第３、第４及び第５のＰＭＯＳトランジスタの各ゲ
ートに第４の入力信号すなわち信号ＳＡＥＱＢ０１を入
力するように構成すれば好適である。
【００１５】さらに、前記差動増幅回路の前記第１のＮ
ＭＯＳトランジスタと前記電流源の間に直列に接続され
る第６のＮＭＯＳトランジスタと、前記差動増幅回路の
第２のＮＭＯＳトランジスタと前記電流源の間に直列に
接続される第７のＮＭＯＳトランジスタ、すなわち図６
で云えばＮＭＯＳトランジスタＭＮ１０１と電流源ＭＮ
１０５の間に直列に接続されるＮＭＯＳトランジスタＭ
Ｎ１０６と、ＮＭＯＳトランジスタＭＮ１０２と電流源
ＭＮ１０５の間に直列に接続されるＮＭＯＳトランジス
タＭＮ１０７を更に設けると共に、前記第６のＮＭＯＳ
トランジスタのゲートに前記ラッチ回路の前記第２のＣ
ＭＯＳインバータの出力信号を入力するようにし、前記
第７のＮＭＯＳトランジスタのゲートに前記ラッチ回路
の前記第１のＣＭＯＳインバータの出力信号を入力とす
るような構成にしてもよい。
【００１６】また、前記第６のＮＭＯＳトランジスタの
ドレインと前記第７のＮＭＯＳトランジスタのドレイン
の間に、ドレインとソースが接続された第６のＰＭＯＳ
トランジスタすなわち図６で云えばＮＭＯＳトランジス
タＭＮ１０６のドレインとＮＭＯＳトランジスタＭＮ１
０７のドレインの間に、ドレインとソースが接続された
ＰＭＯＳトランジスタＭＰ１０６を更に設けると共に、
前記第６のＰＭＯＳトランジスタのゲートに前記第４の
入力信号すなわち信号ＳＡＥＱＢ０１を入力するように
構成すれば好適である。
【００１７】
【発明の実施の形態】以下、本発明に係る半導体集積回
路の好適な実施の形態について、添付図面を用いて説明
する。
【００１８】図１は、本発明の半導体集積回路の一実施
の形態であるセンスアンプを示す回路構成図である。図
１において、参照符号ＣＤＢ０１，ＣＤＴ０１，ＳＡＥ
ＱＢ０１およびＳＡＣＭ０１はセンスアンプ外部からの
入力信号を、ＳＴＢ０１及びＳＴＴ０１は出力信号の取
り出しノードを、ＶＣＣは電源電圧を、ＧＮＤは接地電
圧を、それぞれ示している。入力信号ＣＤＢ０１はＮＭ
ＯＳトランジスタＭＮ１０１のゲートに、入力信号ＣＤ
Ｔ０１はＮＭＯＳトランジスタＭＮ１０２のゲートに、
入力信号ＳＡＥＱＢ０１はＰＭＯＳトランジスタＭＰ１
０１，ＭＰ１０２およびＭＰ１０３の各ゲートに、そし
て入力信号ＳＡＣＭ０１はＮＭＯＳトランジスタＭＮ１
０５のゲートに、それぞれ入力されている。電源電圧Ｖ
ＣＣは、ＰＭＯＳトランジスタＭＰ１０１，ＭＰ１０
２，ＭＰ１０４及びＭＰ１０５の各ソースに接続されて
いる。ノードＳＴＴ０１は、ドレイン同士を接続したＰ
ＭＯＳトランジスタＭＰ１０５とＮＭＯＳトランジスタ
ＭＮ１０４のドレイン接続点およびゲート同士を接続し
たＰＭＯＳトランジスタＭＰ１０４とＮＭＯＳトランジ
スタＭＮ１０３のゲート接続点とＰＭＯＳトランジスタ
ＭＰ１０１のドレインに接続されている。ＰＭＯＳトラ
ンジスタＭＰ１０３のドレインとソースは、ＰＭＯＳト
ランジスタＭＰ１０４のゲートとＭＰ１０５のゲート間
に接続されている。また、ノードＳＴＢ０１は、ドレイ
ン同士を接続したＰＭＯＳトランジスタＭＰ１０４とＮ
ＭＯＳトランジスタＭＮ１０３のドレイン接続点および
ゲート同士を接続したＰＭＯＳトランジスタＭＰ１０５
とＮＭＯＳトランジスタＭＮ１０４のゲート接続点とＰ
ＭＯＳトランジスタＭＰ１０２のドレインに接続されて
いる。さらに、ＮＭＯＳトランジスタＭＮ１０１のドレ
インは、ＮＭＯＳトランジスタＭＮ１０３とＰＭＯＳト
ランジスタ１０４のドレイン接続点とＮＭＯＳトランジ
スタＭＮ１０４とＰＭＯＳトランジスタＭＰ１０５のゲ
ート接続点に接続されている。また、ＮＭＯＳトランジ
スタＭＮ１０２のドレインは、ＮＭＯＳトランジスタＭ
Ｎ１０４とＰＭＯＳトランジスタ１０５のドレイン接続
点とＮＭＯＳトランジスタＭＮ１０３とＰＭＯＳトラン
ジスタＭＰ１０４のゲート接続点に接続されている。ソ
ース接地のＮＭＯＳトランジスタＭＮ１０５のドレイン
は、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２，Ｍ
Ｎ１０３およびＭＮ１０４のソース接続点に接続されて
いる。
【００１９】本実施の形態のセンスアンプは、上記のよ
うに接続されるＰＭＯＳトランジスタＭＰ１０４とＮＭ
ＯＳトランジスタＭＮ１０３によるＣＭＯＳインバータ
及びＭＰ１０５とＭＮ１０４によるＣＭＯＳインバータ
とで構成されるラッチ回路と、このラッチ回路のＮＭＯ
ＳトランジスタＭＮ１０３と並列に接続されるＮＭＯＳ
トランジスタＭＮ１０１とＮＭＯＳトランジスタＭＮ１
０４と並列に接続されるＮＭＯＳトランジスタＭＮ１０
２とで構成される差動増幅回路と、ＮＭＯＳトランジス
タＭＮ１０１，ＭＮ１０２，ＭＮ１０３およびＭＮ１０
４と直列に接続された電流源となるＮＭＯＳトランジス
タＭＮ１０５で構成される。
【００２０】このセンスアンプでは、入力信号ＣＤＴ０
１とＣＤＢ０１間の微小電位差をＮＭＯＳトランジスタ
ＭＮ１０１とＭＮ１０２が増幅し、ノードＳＴＢ０１と
ＳＴＴ０１の電位を変化させる。ノードＳＴＢ０１とＳ
ＴＴ０１が変化するとＮＭＯＳトランジスタＭＮ１０３
とＭＮ１０４がこの変化を更に増幅させる。このような
構成にすると入力信号ＣＤＴ０１とＣＤＢ０１間の微小
電位差を２段階で増幅し、また電流源ＭＮ１０５とＮＭ
ＯＳトランジスタＭＮ１０１とＭＮ１０３あるいはＮＭ
ＯＳトランジスタＭＮ１０２とＭＮ１０４の２段の直列
接続で構成できるため、ノードＳＴＢ０１あるいはＳＴ
Ｔ０１の出力が変化するまでの遅延時間を短縮すること
ができる。
【００２１】図２は、図１に示した回路構成のセンスア
ンプの動作波形図である。通常、信号ＳＡＣＭ０１とＳ
ＡＥＱＢ０１はＬｏｗであり、ノードＳＴＢ０１とＳＴ
Ｔ０１はＶＣＣにリセットされている。入力信号ＣＤＴ
０１とＣＤＢ０１間に微小電位差が生じた時、例えば入
力信号ＣＤＴ０１が電圧ＶＣＣ、入力信号ＣＤＢ０１が
ＶＣＣ−Ｖ１（Ｖ１＜ＶＣＣ）となって電位差が生じた
時に、リセット信号ＳＡＥＱＢ０１をＨｉｇｈ（すなわ
ち、これによりリセットが解除される）、次いで信号Ｓ
ＡＣＭ０１をＨｉｇｈ（すなわち、これによりセンスア
ンプが活性化される）にする。この結果、ＮＭＯＳトラ
ンジスタＭＮ１０２にＩ１、ＭＯＳトランジスタＭＮ１
０１にＩ１−Ｉ２（Ｉ１＞Ｉ２）の電流が流れる。ま
た、この時にノードＳＴＢ０１とＳＴＴ０１間にはわず
かな電位差（ＳＴＢ０１の電位＜ＳＴＴ０１の電位）が
生じる。この電位差はＰＭＯＳトランジスタＭＰ１０４
とＭＰ１０５、ＮＭＯＳトランジスタＭＮ１０３とＭＮ
１０４で構成されるラッチ回路で増幅され、ノードＳＴ
Ｂ０１とＳＴＴ０１間の電位差が更に増幅される。この
センス回路は図３に示した従来のセンスアンプと異な
り、微小電位差を２段階で増幅し、かつ、電流源ＭＮ１
０５とＮＭＯＳトランジスタＭＮ１０１とＭＮ１０３あ
るいはＮＭＯＳトランジスタＭＮ１０２とＭＮ１０４の
２段の直列接続で構成しているため、ノードＳＴＢ０１
あるいはＳＴＴ０１の出力が変化するまでの遅延時間
は、図２中に図４で示した従来例と比較して示したよう
に、Δｔ時間の短縮を図ることができる。
【００２２】例えば、０．４μｍプロセスのＣＭＯＳを
用いて本実施の形態のセンスアンプを動作させたとこ
ろ、従来構成のセンスアンプよりも、Δｔ＝０．６ｎｓ
の遅延時間の短縮結果を得ることができた。すなわち、
従来より高速に動作するセンスアンプを得ることができ
た。
【００２３】また、本実施の形態によるセンスアンプ
は、信号ＳＡＣＭ０１をＨｉｇｈ、次いで信号ＳＡＥＱ
Ｂ０１をＨｉｇｈにする（図２に対し投入順序を逆にす
る）ことによっても動作する。図５は、図１に示した回
路構成のセンスアンプの動作波形図である。入力信号Ｃ
ＤＴ０１とＣＤＢ０１間に微小電位差が生じた時、例え
ば入力信号ＣＤＴ０１が電圧ＶＣＣ、入力信号ＣＤＢ０
１がＶＣＣ−Ｖ１（Ｖ１＜ＶＣＣ）となって電位差が生
じた時に、信号ＳＡＣＭ０１をＨｉｇｈ、次いで信号Ｓ
ＡＥＱＢ０１をＨｉｇｈにする。この場合、信号ＳＡＣ
Ｍ０１がＨｉｇｈ、信号ＳＡＥＱＢ０１がＬｏｗの期間
に、電源からＰＭＯＳトランジスタＭＰ１０１、ＭＰ１
０２およびＭＰ１０３を通り、ＮＭＯＳトランジスタＭ
Ｎ１０１、ＭＮ１０２、ＭＮ１０３およびＭＮ１０４と
ＭＮ１０５を通してＧＮＤに電流が流れるため、ノード
ＳＴＢ０１、ＳＴＴ０１の電位がＶＣＣより下がる。ま
た、同時に、入力信号ＣＤＢ０１の電位が下がり始める
ため、入力信号ＣＤＴ０１とＣＤＢ０１間に電位差が生
じ、ＮＭＯＳトランジスタＭＮ１０１に流れる電流がＮ
ＭＯＳトランジスタＭＮ１０２に流れる電流より少なく
なる。この結果、ノードＳＴＢ０１、ＳＴＴ０１の電位
はＶＣＣより下がりながら、わずかな差を生じる（ＳＴ
Ｂ０１の電位＜ＳＴＴ０１の電位）。その後、信号ＳＡ
ＥＱＢ０１がＨｉｇｈになると、前記のわずかな電位差
がＰＭＯＳトランジスタＭＰ１０４とＭＰ１０５、ＮＭ
ＯＳトランジスタＭＮ１０３とＭＮ１０４で構成される
ラッチ回路で増幅され、ノードＳＴＢ０１とＳＴＴ０１
間の電位差が更に増幅される。この場合、信号ＳＡＥＱ
Ｂ０１がＨｉｇｈになるときに、あらかじめノードＳＴ
Ｂ０１、ＳＴＴ０１間に電位差が生じており、また、電
位がＶＣＣより下がっているため、ノードＳＴＢ０１あ
るいはＳＴＴ０１の出力が変化するまでの遅延時間は、
図５中に図２（信号ＳＡＥＱＢ０１をＨｉｇｈ、次いで
信号ＳＡＣＭ０１をＨｉｇｈにする場合）との比較を示
したように、Δｔ１時間短縮される。
【００２４】さらに、本実施の形態によるセンスアンプ
は、図３に示した従来のセンスアンプが１３個のトラン
ジスタから構成されるのに比べて１０個と構成トランジ
スタ数も少なく、センスアンプの使用数が多いメモリに
とって、チップ面積の低減に寄与する効果は大きい。
【００２５】図６は、本発明に係る半導体集積回路の第
２の実施例であるセンスアンプを示す回路構成図であ
る。第１の実施例（図１）に対し、ソース接地のＮＭＯ
ＳトランジスタＭＮ１０５とＮＭＯＳトランジスタＭＮ
１０１の間にＮＭＯＳトランジスタＭＮ１０６を挿入
し、ソース接地のＮＭＯＳトランジスタＭＮ１０５とＮ
ＭＯＳトランジスタＭＮ１０２の間にＮＭＯＳトランジ
スタＭＮ１０７を挿入する。すなわち、ＮＭＯＳトラン
ジスタＭＮ１０１のソースとＮＭＯＳトランジスタＭＮ
１０６のドレインが接続され、ＮＭＯＳトランジスタＭ
Ｎ１０２のソースとＮＭＯＳトランジスタＭＮ１０７の
ドレインが接続されている。さらに、ＮＭＯＳトランジ
スタＭＮ１０６のゲートは、ノードＳＴＴ０１に接続さ
れ、ＮＭＯＳトランジスタＭＮ１０７のゲートは、ノー
ドＳＴＢ０１に接続されている。また、ソース接地のＮ
ＭＯＳトランジスタＭＮ１０５のドレインは、ＮＭＯＳ
トランジスタＭＮ１０６、ＭＮ１０７、ＭＮ１０３およ
びＭＮ１０４のソース接続点に接続されている。さら
に、ＰＭＯＳトランジスタＭＰ１０６のドレインとソー
スは、ＮＭＯＳトランジスタＭＮ１０１のソースとＮＭ
ＯＳトランジスタＭＮ１０６のドレインとの接続点およ
びＮＭＯＳトランジスタＭＮ１０２のソースとＮＭＯＳ
トランジスタＭＮ１０７のドレインとの接続点に接続さ
れている。
【００２６】本実施の形態のセンスアンプは、上記図１
のように接続されるＰＭＯＳトランジスタＭＰ１０４，
ＭＰ１０５とＮＭＯＳトランジスタＭＮ１０３，ＭＮ１
０４とで構成されるラッチ回路と、このラッチ回路のＮ
ＭＯＳトランジスタＭＮ１０３と並列に接続されるＮＭ
ＯＳトランジスタＭＮ１０１と、ＮＭＯＳトランジスタ
ＭＮ１０３と並列かつＮＭＯＳトランジスタＭＮ１０１
と直列に接続されるＮＭＯＳトランジスタＭＮ１０６
（ゲートはＰＭＯＳトランジスタＭＰ１０５とＮＭＯＳ
トランジスタＭＮ１０４から構成されるインバータの出
力に接続される）と、ＮＭＯＳトランジスタＭＮ１０４
と並列に接続されるＮＭＯＳトランジスタＭＮ１０２
と、ＮＭＯＳトランジスタＭＮ１０４と並列かつＮＭＯ
ＳトランジスタＭＮ１０２と直列に接続されるＮＭＯＳ
トランジスタＭＮ１０７（ゲートはＰＭＯＳトランジス
タＭＰ１０４とＮＭＯＳトランジスタＭＮ１０３から構
成されるインバータの出力に接続される）と、ＮＭＯＳ
トランジスタＭＮ１０６、ＭＮ１０７、ＭＮ１０３およ
びＭＮ１０４と直列に接続された電流源となるＮＭＯＳ
トランジスタＭＮ１０５で構成される。
【００２７】このセンスアンプでは、第１の実施例と同
様に、入力信号ＣＤＴ０１とＣＤＢ０１間の微小電位差
をＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２が増幅
し、ノードＳＴＢ０１とＳＴＴ０１の電位を変化させ
る。ノードＳＴＢ０１とＳＴＴ０１が変化するとＮＭＯ
ＳトランジスタＭＮ１０３とＭＮ１０４がこの変化を更
に増幅させる。このような構成にすると入力信号ＣＤＴ
０１とＣＤＢ０１間の微小電位差を２段階で増幅し、ま
た電流源ＭＮ１０５とＮＭＯＳトランジスタＭＮ１０３
あるいはＮＭＯＳトランジスタＭＮ１０４の２段の直列
接続で構成できるため、ノードＳＴＢ０１あるいはＳＴ
Ｔ０１の出力が変化するまでの遅延時間を短縮すること
ができる。さらに、信号ＳＡＥＱＢ０１および信号ＳＡ
ＣＭ０１がＨｉｇｈからＬｏｗになるまでの期間、ノー
ドＳＴＢ０１、ＳＴＴ０１に出力信号が出力されると、
例えばノードＳＴＢ０１にＬｏｗ、ノードＳＴＴ０１に
Ｈｉｇｈが出力されると、ノードＳＴＢ０１にゲートが
接続されているＮＭＯＳトランジスタＭＮ１０７はオフ
となるため、この期間中に第１の実施例（図１）では流
れていた電流、すなわち、電源から、ノードＳＴＢ０１
にゲートが接続されているＰＭＯＳトランジスタＭＰ１
０５を通り、入力信号ＣＤＴ０１（電位はＨｉｇｈ）に
ゲートが接続されているＮＭＯＳトランジスタＭＮ１０
２、電流源であるＮＭＯＳトランジスタＭＮ１０５を通
してＧＮＤに流れていた電流をカットできる。すなわ
ち、ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７の導
入により、消費電流の増加を防ぐことができる。
【００２８】図７は、図６に示した回路構成のセンスア
ンプの動作波形図である。通常、信号ＳＡＣＭ０１とＳ
ＡＥＱＢ０１はＬｏｗであり、ノードＳＴＢ０１とＳＴ
Ｔ０１はＶＣＣにリセットされている。入力信号ＣＤＴ
０１とＣＤＢ０１間に微小電位差が生じた時、リセット
信号ＳＡＥＱＢ０１をＨｉｇｈ（すなわち、これにより
リセットが解除される）、次いで信号ＳＡＣＭ０１をＨ
ｉｇｈ（すなわち、これによりセンスアンプが活性化さ
れる）にする。この時にノードＳＴＢ０１とＳＴＴ０１
間にはわずかな電位差（ＳＴＢ０１の電位＜ＳＴＴ０１
の電位）が生じる。この電位差はＰＭＯＳトランジスタ
ＭＰ１０４とＭＰ１０５、ＮＭＯＳトランジスタＭＮ１
０３とＭＮ１０４で構成されるラッチ回路で増幅され、
ノードＳＴＢ０１とＳＴＴ０１間の電位差が更に増幅さ
れる。このセンス回路は図３に示した従来のセンスアン
プと異なり、微小電位差を２段階で増幅し、かつ、電流
源ＭＮ１０５とＮＭＯＳトランジスタＭＮ１０３あるい
はＮＭＯＳトランジスタＭＮ１０４の２段の直列接続で
構成しているため、ノードＳＴＢ０１あるいはＳＴＴ０
１の出力が変化するまでの遅延時間の短縮を図ることが
できる。さらに、信号ＳＡＥＱＢ０１、ＳＡＣＭ０１が
ＨｉｇｈからＬｏｗになるまでの期間、ノードＳＴＢ０
１、ＳＴＴ０１の出力が変化すると、例えばノードＳＴ
Ｂ０１にＨｉｇｈ、ノードＳＴＴ０１にＬｏｗが出力さ
れると、ノードＳＴＴ０１にゲートが接続されているＮ
ＭＯＳトランジスタＭＮ１０３、ＭＮ１０６およびノー
ドＳＴＢ０１にゲートが接続されているＰＭＯＳトラン
ジスタＭＰ１０５はオフとなるため、電流源であるＮＭ
ＯＳトランジスタＭＮ１０５を通してＧＮＤに流れる電
流ＩＳＡは０となる。これに対し、図１に示す第１の実
施例では、上記の期間に、電源から、ノードＳＴＴ０１
にゲートが接続されているＰＭＯＳトランジスタＭＰ１
０４を通り、入力信号ＣＤＢ０１（電位はＶＣＣ−Ｖ１
＞ＮＭＯＳトランジスタのしきい値電圧）にゲートが接
続されているＮＭＯＳトランジスタＭＮ１０１を通り、
電流源であるＮＭＯＳトランジスタＭＮ１０５を通して
ＧＮＤに電流ＩＳＡが流れる。また、図３に示す従来例
では、上記の期間、ノードＳＴＴ０２にゲートが接続さ
れているＮＭＯＳトランジスタＭＮ２０１およびノード
ＳＴＢ０２にゲートが接続されているＰＭＯＳトランジ
スタＭＰ２０５がオフとなり、電流源であるＮＭＯＳト
ランジスタＭＮ２０５を通してＧＮＤに流れる電流ＩＳ
Ａは０となる。図５中に、図１に示した第１の実施例に
おいてＮＭＯＳトランジスタＭＮ１０５を通して流れる
電流ＩＳＡと図３に示した従来例においてＮＭＯＳトラ
ンジスタＭＮ２０５を通して流れる電流ＩＳＡを比較し
て示す。この結果、図７に示す第２の実施例では、電流
ＩＳＡを第１の実施例に対し削減できると共に、従来例
と同一にすることができる。
【００２９】例えば、０．４μｍプロセスのＣＭＯＳを
用いて本実施の形態のセンスアンプを動作させたとこ
ろ、従来構成のセンスアンプよりも、Δｔ＝０．６ｎｓ
の遅延時間の短縮結果を得ると共に、従来構成のセンス
アンプと同等の消費電流２００μＡ（動作周波数２００
ＭＨｚ）を得ることことができた。すなわち、従来と同
等の消費電流の下、従来より高速に動作するセンスアン
プを得ることができた。
【００３０】また、本実施の形態によるセンスアンプ
は、信号ＳＡＣＭ０１をＨｉｇｈ、次いで信号ＳＡＥＱ
Ｂ０１をＨｉｇｈにする（図２に対し投入順序を逆にす
る）ことによっても、図５に示される第１の実施例と同
様に動作し、ノードＳＴＢ０１あるいはＳＴＴ０１の出
力が変化するまでの遅延時間はΔｔ２時間短縮される。
【００３１】図８は、本発明に係る半導体集積回路の第
３の実施例であるセンスアンプを示す回路構成図であ
る。第３の実施例（図８）では、第２の実施例（図６）
におけるＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７
のゲートが入力信号ＳＡＣＭＢ０１に接続されている。
【００３２】本実施の形態のセンスアンプは、上記図１
のように接続されるＰＭＯＳトランジスタＭＰ１０４，
ＭＰ１０５とＮＭＯＳトランジスタＭＮ１０３，ＭＮ１
０４とで構成されるラッチ回路と、このラッチ回路のＮ
ＭＯＳトランジスタＭＮ１０３と並列に接続されるＮＭ
ＯＳトランジスタＭＮ１０１と、ＮＭＯＳトランジスタ
ＭＮ１０３と並列かつＮＭＯＳトランジスタＭＮ１０１
と直列に接続されるＮＭＯＳトランジスタＭＮ１０６
（ゲートは入力信号ＳＡＣＭＢ０１に接続される）と、
ＮＭＯＳトランジスタＭＮ１０４と並列に接続されるＮ
ＭＯＳトランジスタＭＮ１０２と、ＮＭＯＳトランジス
タＭＮ１０４と並列かつＮＭＯＳトランジスタＭＮ１０
２と直列に接続されるＮＭＯＳトランジスタＭＮ１０７
（ゲートは入力信号ＳＡＣＭＢ０１に接続される）と、
ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７、ＭＮ１
０３およびＭＮ１０４と直列に接続された電流源となる
ＮＭＯＳトランジスタＭＮ１０５で構成される。
【００３３】このセンスアンプにおける遅延時間の短縮
は、第２の実施例と同様に説明できる。また、このセン
スアンプでは、信号ＳＡＥＱＢ０１がＬｏｗ、信号ＳＡ
ＣＭ０１がＨｉｇｈからＬｏｗになるまでの期間、ノー
ドＳＴＢ０１、ＳＴＴ０１に出力信号が出力されると
き、例えばノードＳＴＢ０１にＨｉｇｈ、ノードＳＴＴ
０１にＬｏｗが出力されるとき、入力信号ＳＡＣＭＢ０
１をＬｏｗにすることにより、入力信号ＳＡＣＭＢ０１
にゲートが接続されているＮＭＯＳトランジスタＭＮ１
０６、ＭＮ１０７はオフとなるため、第１の実施例（図
１）に比べ、第２の実施例同様、消費電流の増加を防ぐ
ことができる。
【００３４】図９は、本発明に係る半導体集積回路の第
４の実施例であるセンスアンプを示す回路構成図であ
る。第４の実施例（図９）では、第３の実施例（図８）
における、ＰＭＯＳトランジスタＭＰ１０６の代わりに
ＮＭＯＳトランジスタＭＮ１０８が導入され、更に Ｎ
ＭＯＳトランジスタＭＮ１０８のゲートが入力信号ＳＡ
ＣＭＢ０１に接続されている。
【００３５】本実施の形態のセンスアンプは、上記図８
の第３の実施例と同様な構成を有する。
【００３６】このセンスアンプにおける遅延時間の短縮
は、第２の実施例と同様に説明できる。また、このセン
スアンプでは、信号ＳＡＥＱＢ０１がＬｏｗ、信号ＳＡ
ＣＭ０１がＨｉｇｈからＬｏｗになるまでの期間、ノー
ドＳＴＢ０１、ＳＴＴ０１に出力信号が出力されると
き、例えばノードＳＴＢ０１にＨｉｇｈ、ノードＳＴＴ
０１にＬｏｗが出力されるとき、入力信号ＳＡＣＭＢ０
１をＬｏｗにすることにより、入力信号ＳＡＣＭＢ０１
にゲートが接続されているＮＭＯＳトランジスタＭＮ１
０６、ＭＮ１０７、ＭＮ１０８はオフとなるため、第１
の実施例（図１）に比べ、第２の実施例同様、消費電流
の増加を防ぐことができる。
【００３７】図１０は、図８及び図９に示した回路構成
のセンスアンプの動作波形図である。信号ＳＡＥＱＢ０
１、ＳＡＣＭ０１がＨｉｇｈからＬｏｗになるまでの期
間、ノードＳＴＢ０１、ＳＴＴ０１の出力が変化すると
き、例えばノードＳＴＢ０１にＨｉｇｈ、ノードＳＴＴ
０１にＬｏｗが出力されるとき、ノードＳＴＴ０１にゲ
ートが接続されているＮＭＯＳトランジスタＭＮ１０３
およびノードＳＴＢ０１にゲートが接続されているＰＭ
ＯＳトランジスタＭＰ１０５はオフとなり、また、この
期間中入力信号ＳＡＣＭＢ０１をＬｏｗにすることによ
り、入力信号ＳＡＣＭＢ０１にゲートが接続されている
ＮＭＯＳトランジスタＭＮ１０６、ＭＮ１０７、ＭＮ１
０８はオフとなるため、電流源であるＮＭＯＳトランジ
スタＭＮ１０５を通してＧＮＤに流れる電流ＩＳＡは０
となる。図１０中に、図１に示した第１の実施例におい
てＮＭＯＳトランジスタＭＮ１０５を通して流れる電流
ＩＳＡと図３に示した従来例においてＮＭＯＳトランジ
スタＭＮ２０５を通して流れる電流ＩＳＡを比較して示
す。この結果、図８に示す第３の実施例及び図９に示す
第４の実施例では、電流ＩＳＡを第１の実施例に対し削
減できると共に、従来例と同一にすることができる。
【００３８】例えば、０．４μｍプロセスのＣＭＯＳを
用いて本実施の形態のセンスアンプを動作させたとこ
ろ、従来構成のセンスアンプよりも、Δｔ＝０．６ｎｓ
の遅延時間の短縮結果を得ると共に、従来構成のセンス
アンプと同等の消費電流２００μＡ（動作周波数２００
ＭＨｚ）を得ることことができた。すなわち、従来と同
等の消費電流の下、従来より高速に動作するセンスアン
プを得ることができた。
【００３９】また、本実施の形態によるセンスアンプ
は、信号ＳＡＣＭ０１をＨｉｇｈ、次いで信号ＳＡＥＱ
Ｂ０１をＨｉｇｈ（図２に対し投入順序を逆にする）、
信号ＳＡＣＭＢ０１をＬｏｗにする（図２と同様にす
る）ことによっても、図５に示される第１の実施例と同
様に動作し、ノードＳＴＢ０１あるいはＳＴＴ０１の出
力が変化するまでの遅延時間はΔｔ３時間短縮される。
【００４０】図１１は、本発明に係る半導体集積回路の
第５の実施例であるセンスアンプを示す回路構成図であ
る。第３の実施例（図８）に対し、 ＮＭＯＳトランジ
スタＭＮ１０６、ＭＮ１０７の代わりに、ソース接地の
ＮＭＯＳトランジスタＭＮ１０９、ＭＮ１１０を導入
し、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のソ
ースを、 それぞれソース接地のＮＭＯＳトランジスタ
ＭＮ１０９、ＭＮ１１０のドレインと接続する。すなわ
ち、ＮＭＯＳトランジスタＭＮ１０３とＮＭＯＳトラン
ジスタＭＮ１０４のソース接続点と、ソース接地のＮＭ
ＯＳトランジスタＭＮ１０５のドレインが接続されてい
る。また、ＮＭＯＳトランジスタＭＮ１０１のソースと
ソース接地のＮＭＯＳトランジスタＭＮ１０９のドレイ
ンが接続され、 ＮＭＯＳトランジスタＭＮ１０２のソ
ースとソース接地のＮＭＯＳトランジスタＭＮ１１０の
ドレインが接続されている。さらに、ＮＭＯＳトランジ
スタＭＮ１０９、ＭＮ１１０のゲートは入力信号ＳＡＣ
０１に接続されている。
【００４１】本実施の形態のセンスアンプは、上記図１
のように接続されるＰＭＯＳトランジスタＭＰ１０４，
ＭＰ１０５とＮＭＯＳトランジスタＭＮ１０３，ＭＮ１
０４とで構成されるラッチ回路と、このラッチ回路のＮ
ＭＯＳトランジスタＭＮ１０３と並列に接続されるＮＭ
ＯＳトランジスタＭＮ１０１と、ＮＭＯＳトランジスタ
ＭＮ１０４と並列に接続されるＮＭＯＳトランジスタＭ
Ｎ１０２と、ＮＭＯＳトランジスタＭＮ１０３およびＭ
Ｎ１０４と直列に接続された電流源となるＮＭＯＳトラ
ンジスタＭＮ１０５と、 ＮＭＯＳトランジスタＭＮ１
０１と直列に接続された電流源となるＮＭＯＳトランジ
スタＭＮ１０９（ゲートは入力信号ＳＡＣ０１に接続さ
れる）と、 ＮＭＯＳトランジスタＭＮ１０２と直列に
接続された電流源となるＮＭＯＳトランジスタＭＮ１１
０（ゲートは入力信号ＳＡＣ０１に接続される）で構成
される。
【００４２】このセンスアンプでは、第１の実施例と同
様に、入力信号ＣＤＴ０１とＣＤＢ０１間の微小電位差
をＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２が増幅
し、ノードＳＴＢ０１とＳＴＴ０１の電位を変化させ
る。ノードＳＴＢ０１とＳＴＴ０１が変化するとＮＭＯ
ＳトランジスタＭＮ１０３とＭＮ１０４がこの変化を更
に増幅させる。このような構成にすると入力信号ＣＤＴ
０１とＣＤＢ０１間の微小電位差を２段階で増幅し、ま
た電流源ＭＮ１０５とＮＭＯＳトランジスタＭＮ１０３
あるいはＮＭＯＳトランジスタＭＮ１０４の２段の直列
接続、電流源ＭＮ１０９とＮＭＯＳトランジスタＭＮ１
０１の２段の直列接続及び電流源ＭＮ１１０とＮＭＯＳ
トランジスタＭＮ１０２の２段の直列接続で構成できる
ため、ノードＳＴＢ０１あるいはＳＴＴ０１の出力が変
化するまでの遅延時間を短縮することができる。このと
き、信号ＳＡＣ０１は信号ＳＡＣＭ０１と同一タイミン
グでＨｉｇｈにする。さらに、ノードＳＴＢ０１、ＳＴ
Ｔ０１に出力信号が出力された後、信号ＳＡＥＱＢ０１
がＬｏｗ、信号ＳＡＣＭ０１がＬｏｗになるまでの期
間、入力信号ＳＡＣ０１をＬｏｗにすることにより、入
力信号ＳＡＣ０１にゲートが接続されているＮＭＯＳト
ランジスタＭＮ１０９、ＭＮ１１０はオフとなるため、
第１の実施例（図１）に比べ、消費電流の増加を防ぐこ
とができる。
【００４３】図１２は、本発明に係る半導体集積回路の
第６の実施例であるセンスアンプを示す回路構成図であ
る。第４の実施例（図９）に対し、 ＮＭＯＳトランジ
スタＭＮ１０６、ＭＮ１０７の代わりに、ソース接地の
ＮＭＯＳトランジスタＭＮ１０９、ＭＮ１１０を導入
し、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のソ
ースを、 それぞれソース接地のＮＭＯＳトランジスタ
ＭＮ１０９、ＭＮ１１０のドレインと接続する。すなわ
ち、ＮＭＯＳトランジスタＭＮ１０３とＮＭＯＳトラン
ジスタＭＮ１０４のソース接続点と、ソース接地のＮＭ
ＯＳトランジスタＭＮ１０５のドレインが接続されてい
る。また、ＮＭＯＳトランジスタＭＮ１０１のソースと
ソース接地のＮＭＯＳトランジスタＭＮ１０９のドレイ
ンが接続され、 ＮＭＯＳトランジスタＭＮ１０２のソ
ースとソース接地のＮＭＯＳトランジスタＭＮ１１０の
ドレインが接続されている。さらに、ＮＭＯＳトランジ
スタＭＮ１０９、ＭＮ１１０のゲートは入力信号ＳＡＣ
０１に接続されている。
【００４４】本実施の形態のセンスアンプは、上記図１
１の第５の実施例と同様な構成を有する。
【００４５】このセンスアンプでは、第１の実施例と同
様に、入力信号ＣＤＴ０１とＣＤＢ０１間の微小電位差
をＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２が増幅
し、ノードＳＴＢ０１とＳＴＴ０１の電位を変化させ
る。ノードＳＴＢ０１とＳＴＴ０１が変化するとＮＭＯ
ＳトランジスタＭＮ１０３とＭＮ１０４がこの変化を更
に増幅させる。このような構成にすると入力信号ＣＤＴ
０１とＣＤＢ０１間の微小電位差を２段階で増幅し、ま
た電流源ＭＮ１０５とＮＭＯＳトランジスタＭＮ１０３
あるいはＮＭＯＳトランジスタＭＮ１０４の２段の直列
接続、電流源ＭＮ１０９とＮＭＯＳトランジスタＭＮ１
０１の２段の直列接続及び電流源ＭＮ１１０とＮＭＯＳ
トランジスタＭＮ１０２の２段の直列接続で構成できる
ため、ノードＳＴＢ０１あるいはＳＴＴ０１の出力が変
化するまでの遅延時間を短縮することができる。このと
き、信号ＳＡＣ０１は信号ＳＡＣＭ０１と同一タイミン
グでＨｉｇｈにする。さらに、ノードＳＴＢ０１、ＳＴ
Ｔ０１に出力信号が出力された後、信号ＳＡＥＱＢ０１
がＬｏｗ、信号ＳＡＣＭ０１がＬｏｗになるまでの期
間、入力信号ＳＡＣ０１をＬｏｗにすることにより、入
力信号ＳＡＣ０１にゲートが接続されているＮＭＯＳト
ランジスタＭＮ１０９、ＭＮ１１０、ＭＮ１０８はオフ
となるため、第１の実施例（図１）に比べ、消費電流の
増加を防ぐことができる。
【００４６】図１３は、図１１及び図１２に示した回路
構成のセンスアンプの動作波形図である。ノードＳＴＢ
０１、ＳＴＴ０１の出力が変化した後、例えばノードＳ
ＴＢ０１にＨｉｇｈ、ノードＳＴＴ０１にＬｏｗが出力
された後、信号ＳＡＥＱＢ０１、ＳＡＣＭ０１がＬｏｗ
になるまでの期間、ノードＳＴＴ０１にゲートが接続さ
れているＮＭＯＳトランジスタＭＮ１０３およびノード
ＳＴＢ０１にゲートが接続されているＰＭＯＳトランジ
スタＭＰ１０５はオフとなり、また、この期間中入力信
号ＳＡＣ０１をＬｏｗにすることにより、入力信号ＳＡ
Ｃ０１にゲートが接続されているＮＭＯＳトランジスタ
ＭＮ１０９、１１０、１０８はオフとなるため、電流源
であるＮＭＯＳトランジスタＭＮ１０５、ＭＮ１０９及
びＭＮ１１０を通してＧＮＤに流れる電流ＩＳＡは０と
なる。図１３中に、図１に示した第１の実施例において
ＮＭＯＳトランジスタＭＮ１０５を通して流れる電流Ｉ
ＳＡと図３に示した従来例においてＮＭＯＳトランジス
タＭＮ２０５を通して流れる電流ＩＳＡを比較して示
す。この結果、図１１に示す第５の実施例及び図１２に
示すす第６の実施例では、電流ＩＳＡを第１の実施例に
対し削減できる。
【００４７】例えば、０．４μｍプロセスのＣＭＯＳを
用いて本実施の形態のセンスアンプを動作させたとこ
ろ、従来構成のセンスアンプよりも、Δｔ＝０．６ｎｓ
の遅延時間の短縮結果を得ることができた。すなわち、
従来より高速に動作するセンスアンプを得ることができ
た。
【００４８】また、本実施の形態によるセンスアンプ
は、信号ＳＡＣＭ０１をＨｉｇｈ、次いで信号ＳＡＥＱ
Ｂ０１をＨｉｇｈ（図２に対し投入順序を逆にする）に
し、信号ＳＡＣ０１は信号ＳＡＣＭ０１と同一タイミン
グでＨｉｇｈ、次いで信号ＳＡＥＱＢ０１と同一タイミ
ングでＬｏｗにすることによっても、図５に示される第
１の実施例と同様に動作し、ノードＳＴＢ０１あるいは
ＳＴＴ０１の出力が変化するまでの遅延時間はΔｔ５時
間短縮される（図１４）。
【００４９】以上、本発明の好適な実施の形態について
説明したが、本発明は前記実施の形態に限定されること
なく、本発明の精神を逸脱しない範囲内において種々の
設計変更をなし得ることは勿論である。
【００５０】
【発明の効果】前述した実施の形態から明らかなよう
に、本発明によれば、センスアンプの入力信号に電位差
が生じ、リセットが解除され、センスアンプが活性化さ
れてから、入力信号の電位差が増幅されて出力されるま
での時間を短縮することができる。
【００５１】また、従来のセンスアンプに対して消費電
流を増加させることなく、上記のように、センスアンプ
の入力信号に電位差が生じ、リセットが解除され、セン
スアンプが活性化されてから、入力信号の電位差が増幅
されて出力されるまでの時間を短縮することができる。
【００５２】また更に、センスアンプを構成するトラン
ジスタ数が従来のセンスアンプに比べて低減されるた
め、チップ面積が低減し、これによる歩留まり向上及び
低コスト化が図れる効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一実施の形態を
示すセンスアンプの回路構成図である。
【図２】図１に示したセンスアンプの動作波形図であ
る。
【図３】従来のセンスアンプの回路構成図である。
【図４】図３に示した従来のセンスアンプの動作波形図
である。
【図５】図１に示したセンスアンプの動作波形図であ
る。
【図６】本発明に係る半導体集積回路の第２の実施の形
態を示すセンスアンプの回路構成図である。
【図７】図６に示したセンスアンプの動作波形図であ
る。
【図８】本発明に係る半導体集積回路の第３の実施の形
態を示すセンスアンプの回路構成図である。
【図９】本発明に係る半導体集積回路の第４の実施の形
態を示すセンスアンプの回路構成図である。
【図１０】図８及び図９に示したセンスアンプの動作波
形図である。
【図１１】本発明に係る半導体集積回路の第５実施の形
態を示すセンスアンプの回路構成図である。
【図１２】本発明に係る半導体集積回路の第６実施の形
態を示すセンスアンプの回路構成図である。
【図１３】図１１及び図１２に示したセンスアンプの動
作波形図である。
【図１４】図１１及び図１２に示したセンスアンプの動
作波形図である。
【符号の説明】
ＭＰ１０１〜ＭＰ２０５…ＰＭＯＳトランジスタ、ＭＮ
１０１〜ＭＮ２０５…ＮＭＯＳトランジスタ、ＶＣＣ…
電源電圧（第１の電源線）、ＧＮＤ…接地電圧（第２の
電源線）、ＣＤＴ０１，ＣＤＢ０１，ＳＡＥＱＢ０１，
ＳＡＣＭ０１，ＳＡＣＭＢ０１，ＳＡＣ０１，ＣＤＴ０
２，ＣＤＢ０２，ＳＡＥＱＢ０２，ＳＡＣＭ０２…外部
からの入力信号、ＳＴＢ０１，ＳＴＴ０１，ＳＴＢ０
２，ＳＴＴ０２…出力信号（ノード）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 洋二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小宮路 邦広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 原田 昌樹 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 長野 知博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 平石 厚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 福井 健一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 厨子 弘文 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 園田 崇宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 川内野 晴子 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 森田 貞幸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第１及び第２の入力信号線と、 前記第１及び第２の入力信号線上の第１及び第２の入力
    信号の電位差を増幅するソース同士が接続された一対の
    第１及び第２のＮＭＯＳトランジスタとを有する差動増
    幅回路と前記第１及び第２のＮＭＯＳトランジスタのソ
    ースに接続された電流源と、 前記差動増幅回路の前記第２の入力信号に対応する出力
    を入力とし第１の電源線に接続された第１のＣＭＯＳイ
    ンバータおよび前記差動増幅回路の前記第１の入力信号
    に対応する出力を入力し前記第１の電源線に接続された
    第２のＣＭＯＳインバータを含み、前記第１のＣＭＯＳ
    インバータの出力を第２のＣＭＯＳインバータの入力に
    接続すると共に前記第２のＣＭＯＳインバータの出力を
    前記第１のＣＭＯＳインバータの入力に接続し、前記第
    １及び第２のＣＭＯＳインバータを前記電流源に直列に
    接続したラッチ回路とを具備することを特徴とする半導
    体集積回路。
  2. 【請求項２】前記第１のＣＭＯＳインバータはそのソー
    スが前記第１の電源線に接続された第１のＰＭＯＳトラ
    ンジスタと、該第１のＰＭＯＳトランジスタのドレイン
    にそのドレインが接続された第３のＮＭＯＳトランジス
    タからなり、 前記第２のＣＭＯＳインバータはそのソースが前記第１
    の電源線に接続された第２のＰＭＯＳトランジスタと、
    該第２のＰＭＯＳトランジスタのドレインにそのドレイ
    ンが接続された第４のＮＭＯＳトランジスタからなり、 前記電流源はそのソースが第２の電源線に接続され、そ
    のゲートに第３の入力信号が入力され、そのドレインが
    前記第１及び第２のＮＭＯＳトランジスタのソースに接
    続された第５のＮＭＯＳトランジスタからなる請求項１
    記載の半導体集積回路。
  3. 【請求項３】前記第１のＰＭＯＳトランジスタのゲー
    ト、前記第３のＮＭＯＳトランジスタのゲート、前記第
    ２のＰＭＯＳトランジスタのドレイン、前記第２及び第
    ４のＮＭＯＳトランジスタのドレインに、そのドレイン
    が接続される第３のＰＭＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタのゲート、前記第４の
    ＮＭＯＳトランジスタのゲート、前記第１のＰＭＯＳト
    ランジスタのドレイン、前記第１及び第３のＮＭＯＳト
    ランジスタのドレインに、そのドレインが接続される第
    ４のＰＭＯＳトランジスタと、 前記第１のＰＭＯＳトランジスタのゲートと前記第２の
    ＰＭＯＳトランジスタのゲート間に、そのドレイン・ソ
    ース経路が接続された第５のＰＭＯＳトランジスタを更
    に具備し、 前記第３、第４及び第５のＰＭＯＳトランジスタの各ゲ
    ートに第４の入力信号を入力するように構成してなる請
    求項２記載の半導体集積回路。
  4. 【請求項４】前記差動増幅回路の前記第１のＮＭＯＳト
    ランジスタと前記電流源の間に直列に接続される第６の
    ＮＭＯＳトランジスタと、前記差動増幅回路の第２のＮ
    ＭＯＳトランジスタと前記電流源の間に直列に接続され
    る第７のＮＭＯＳトランジスタを更に設けると共に、前
    記第６のＮＭＯＳトランジスタのゲートに前記ラッチ回
    路の前記第２のＣＭＯＳインバータの出力信号を入力す
    るようにし、前記第７のＮＭＯＳトランジスタのゲート
    に前記ラッチ回路の前記第１のＣＭＯＳインバータの出
    力信号を入力とするように構成してなる請求項３記載の
    半導体集積回路。
  5. 【請求項５】前記第６のＮＭＯＳトランジスタのドレイ
    ンと前記第７のＮＭＯＳトランジスタのドレインの間
    に、そのドレイン・ソース経路が接続された第６のＰＭ
    ＯＳトランジスタを更に設けると共に、前記第６のＰＭ
    ＯＳトランジスタのゲートに前記第４の入力信号を入力
    するように構成してなる請求項４記載の半導体集積回
    路。
  6. 【請求項６】前記差動増幅回路の前記第１のＮＭＯＳト
    ランジスタと前記電流源の間に直列に接続される第６の
    ＮＭＯＳトランジスタと、前記差動増幅回路の第２のＮ
    ＭＯＳトランジスタと前記電流源の間に直列に接続され
    る第７のＮＭＯＳトランジスタと、前記第６のＮＭＯＳ
    トランジスタのドレインと前記第７のＮＭＯＳトランジ
    スタのドレインの間に、そのドレイン・ソース経路が接
    続された第６のＰＭＯＳトランジスタを更に設けると共
    に、前記第６のＰＭＯＳトランジスタのゲートに前記第
    ４の入力信号を入力するようにし、前記第６及び第７の
    ＮＭＯＳトランジスタの各ゲートに第５の入力信号を入
    力するように構成してなる請求項３記載の半導体集積回
    路。
  7. 【請求項７】前記差動増幅回路の前記第１のＮＭＯＳト
    ランジスタと前記電流源の間に直列に接続される第６の
    ＮＭＯＳトランジスタと、前記差動増幅回路の第２のＮ
    ＭＯＳトランジスタと前記電流源の間に直列に接続され
    る第７のＮＭＯＳトランジスタと、前記第６のＮＭＯＳ
    トランジスタのドレインと前記第７のＮＭＯＳトランジ
    スタのドレインの間に、そのドレイン・ソース経路が接
    続された第８のＮＭＯＳトランジスタを更に設けると共
    に、前記第６、７及び８のＮＭＯＳトランジスタの各ゲ
    ートに第５の入力信号を入力するように構成してなる請
    求項３記載の半導体集積回路。
  8. 【請求項８】そのドレイン・ソース経路が前記差動増幅
    回路の前記第１のＮＭＯＳトランジスタと前記第２の電
    源線との間に直列に接続される第６のＮＭＯＳトランジ
    スタと、そのドレイン・ソース経路が前記差動増幅回路
    の第２のＮＭＯＳトランジスタと前記第２の電源線との
    間に直列に接続される第７のＮＭＯＳトランジスタと、
    前記第６のＮＭＯＳトランジスタのドレインと前記第７
    のＮＭＯＳトランジスタのドレインの間に、そのドレイ
    ン・ソース経路が接続された第６のＰＭＯＳトランジス
    タを更に設けると共に、前記第６のＰＭＯＳトランジス
    タのゲートに前記第４の入力信号を入力するようにし、
    前記第６及び第７のＮＭＯＳトランジスタの各ゲートに
    第６の入力信号を入力するように構成してなる請求項３
    記載の半導体集積回路。
  9. 【請求項９】そのドレイン・ソース経路が前記差動増幅
    回路の前記第１のＮＭＯＳトランジスタと前記第２の電
    源線との間に直列に接続される第６のＮＭＯＳトランジ
    スタと、そのドレイン・ソース経路が前記差動増幅回路
    の第２のＮＭＯＳトランジスタと前記第２の電源線との
    間に直列に接続される第７のＮＭＯＳトランジスタと、
    前記第６のＮＭＯＳトランジスタのドレインと前記第７
    のＮＭＯＳトランジスタのドレインの間に、そのドレイ
    ン・ソース経路が接続された第８のＮＭＯＳトランジス
    タを更に設けると共に、前記第６、７及び８のＮＭＯＳ
    トランジスタの各ゲートに第６の入力信号を入力するよ
    うに構成してなる請求項３記載の半導体集積回路。
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