JP2018519660A - プラズマの広がりが改良されたサイリスタ - Google Patents

Abstract

エミッタショートを有するサイリスタが提供される。第１のメイン側（２０２）に平行な平面上への正射影において、第１の電極層（２１４）と第１のエミッタ層（２０６）およびエミッタショート（２２８）との電気的接触がカバーする接触エリアは、レーン（２５０Ａ〜２５０Ｄ）状のエリアを含む。当該レーン状のエリアにおいて、エミッタショート（２２８）のエリアカバー率は、接触エリアの残りのエリアにおけるエミッタショート（２２８）のエリアカバー率よりも小さい。特定のエリアにおけるエミッタショート（２２８）のエリアカバー率とは、当該特定のエリアに対する、当該特定のエリアにおけるエミッタショート（２２８）によるカバーエリアである。本発明のサイリスタは、複雑な増幅ゲート構造を有しなくても、高速のターンオン処理を行なうことができる。

Description

本発明は、請求項１のプリアンブルに係るサイリスタに関する。

シリコン制御整流子（ＳＣＲ）と呼ばれることもあるサイリスタは、正のゲートトリガ電流パルスをゲート端子に与えることによって順方向で（すなわち、順方向にバイアスされたときに）ターンオンされ得るスイッチングデバイスである。そうすると、サイリスタは、電流がアノードからカソードへ順方向に流れることができる順導通状態、すなわちオン状態になると言われている。一方、サイリスタは、順方向の高い正電圧を阻止可能であることを意味する順阻止状態（オフ状態とも呼ばれる）にもなり得る。順方向とは反対の逆方向では、サイリスタをターンオンすることができない。サイリスタは逆阻止型であってもよく、これは、サイリスタが、順阻止状態と少なくともほぼ同じ逆方向の電圧を阻止可能であることを意味する。または、サイリスタは非対称型であってもよく、これは、サイリスタが逆方向において事実上阻止能力を有しないことを意味する。位相制御の用途では、一般的に逆阻止能力が必要であるため、位相制御サイリスタ（ＰＣＴ）は典型的には逆阻止型である。

図１には、公知のサイリスタ１００の断面を概略的に示す。サイリスタは、交互の導電型を有する４つの半導体層を含むサイリスタ構造、すなわちｎ−ｐ−ｎ−ｐ積層構造が形成された半導体ウエハを含む。サイリスタ構造は、サイリスタ１００のカソード側１０２からアノード側１０４へ順に、ｎ^＋ドープカソードエミッタ層１０６と、ｐドープベース層１０８と、ｎ⁻ドープベース層１１０と、ｐドープアノード層１１２とを含む。ｎ^＋ドープカソードエミッタ層１０６は、当該ｎ^＋ドープカソードエミッタ層１０６に隣接するように半導体ウエハのカソード側の表面上に形成されたカソード金属層（metallization）１１４と電気的に接触している。ｐドープアノード層１１２は、当該ｐドープアノード層１１２に隣接するように半導体ウエハのアノード側の表面上に形成されたアノード金属層１１６と電気的に接触している。ｐドープベース層１０８は、当該ｐドープベース層１０８に隣接するように半導体ウエハのカソード側の表面上に形成されたゲート金属層１１８と電気的に接触している。

ｎ^＋ドープカソードエミッタ層１０６とカソード金属層１１４との間の接触領域をカソード領域と呼び、ｐドープベース層１０８とゲート金属層１１８との間の接触領域をゲート領域と呼ぶ。

サイリスタの破壊電圧ＶＢＯ未満の正電圧すなわち順電圧をアノード金属層１１６とカソード金属層１１４との間に印加すると、サイリスタ１００は、ゲートトリガ電流パルスをゲート金属層１１８に供給することによって、順阻止状態と順導通状態との間で切替わってもよい。ゲート金属層１１８にゲートトリガ電流パルスが供給されない間は、サイリスタは阻止状態のままである。しかしながら、ゲートトリガ電流パルスをゲート１１８に供給することによってサイリスタ１００をトリガすると、電子がカソード金属層１１４から注入され、アノードへ流れて正孔注入となる。さらに、電子正孔プラズマがｐドープベース層１０８およびｎ⁻ドープベース層１１０内に形成され、サイリスタ１００を順導通状態に切替え得る。順導通状態は、順電圧が印加される間は維持され得る。アノード金属層１１６とカソード金属層１１４との間に印加される順電圧がオフされるか、または逆電圧に変化すると、順導通状態は終了する。アノード金属層１１６とカソード金属層１１４との間に負の逆電圧を印加すると、サイリスタ１００が逆阻止状態となる。サイリスタ１００は、順電圧および別のゲートトリガ電流パルスを再び印加することによって、順導通状態に切替わってもよい。サイリスタ１００の完全な阻止状態を得るためには、以前に注入された電子正孔プラズマが再結合プロセスによって消失し、それによりデバイスの順阻止機能が再び有効になるように、静止時間ｔｑと呼ばれる一定の持続時間、逆電圧を印加する必要がある。

図１に示すサイリスタ１００をトリガするためには、かなり大きなゲート電流が必要である。サイリスタのトリガを容易にする公知の手段は、図２に示すサイリスタ１００′のように、主サイリスタ１２６に補助サイリスタ１２０を統合させるものである。補助サイリスタ１２０は、しばしば予備サイリスタとも呼ばれる。図２に示すように、サイリスタ１００′のアノード金属層１１６′、ｐドープアノード層１１２′、ｎ⁻ドープベース層１１０′、およびｐドープベース層１０８′は、すべて補助サイリスタ１２０および主サイリスタ１２６によって共有される。補助サイリスタ１２０は、補助ゲート金属層１３０と呼ばれるゲート金属層を含む。このゲート金属層は、補助サイリスタ１２０の領域内でｐドープベース層１０８′に接触している。また、補助サイリスタ１２０は、補助ｎ^＋ドープエミッタ層１２２と呼ばれるｎ^＋ドープエミッタ層も含む。補助ｎ^＋ドープエミッタ層１２２は、補助カソード金属層１２４と呼ばれる補助サイリスタ１２０のカソード金属層と接触している。

補助カソード金属層１２４は、主ゲート金属層１１８と呼ばれる主サイリスタ１２６のゲート金属層に内部接続されている。主ゲート金属層１１８は、主サイリスタ１２６の領域内において、下にあるｐドープベース層１０８′に接触している。主サイリスタ１２６の領域内のｐドープベース層１０８′と主ゲート金属層１１８との間の接触領域もまたゲート領域と呼ぶ。好ましくは、単一の連続した金属層が、補助カソード金属層１２４として、および主ゲート金属層１１８としての両方の役割を果たす。ｎ^＋ドープエミッタ層１０６は主サイリスタ１２６に含まれ、主サイリスタ１２６のカソード金属層１１４と接触している。主サイリスタ１２６の領域内のｎ^＋ドープエミッタ層１０６とカソード金属層１１４との間の接触領域もまたカソード領域と呼ぶ。典型的には、補助カソード金属層１２４は、サイリスタ１００′の外側からアクセスできない。すなわち、外側から補助カソード金属層１２４への直接的な電気的接続を可能にし得る端子が存在しない。

小面積デバイスならば、デバイスの中央の小さなゲート領域に比較的緩やかな電流を印加することによって、正常にトリガ可能である。同様のゲート設計の大面積デバイスならば、かなり大きな電流が必要になるであろう。大面積デバイスのターンオン動作を改善するために、補助サイリスタ構造をサイリスタエリアの全体に分散させることにより、ターンオン中に導通領域の広がりを加速することがＷＯ２０１１／１６１０９７Ａ２から公知である。これにより、単純な中央ゲート構造と比較してターンオン損失が低減するとともに、高いｄｉ／ｄｔ率が可能になる。

大電力の用途のために、サイリスタは、たとえば４インチまたは５インチの直径を有する円形の半導体ウエハに基づいて開発されてきた。しかしながら、進化したサイリスタの適用は、たとえば６インチのウエハに基づく、さらに大きなサイリスタ設計を必要とする。そのような大きなサイリスタ設計のためには、以前の小さなサイリスタ設計を単に規模拡大するだけでは不十分な場合があることが確認されてきた。サイリスタ直径の増大に伴い、他の作用がサイリスタの動作に影響し得るようになった。たとえば、公称電流の大きい大型サイリスタであって、相応の順阻止機能、またはサイリスタ動作中の冷却特性ばかりでなくターンオン特性を有するものは、サイリスタの寸法を比例的に拡大するだけでは実現できない場合がある。

図２に示す、均一なｎ^＋ドープカソードエミッタ層１０６を有する上述のサイリスタ１００′は、正電圧の変化ｄＶ／ｄｔを伴う過渡電圧の影響を非常に受けやすい場合があり、それによっていわゆる動的電圧トリガが生じる場合がある。この動的電圧トリガは、ｎ⁻ドープベース層１１０′に空乏層が作られる際にチャージ電流が発生することによって引き起こされるものである。その結果、ドリフト領域が形成される。上記チャージ電流は、サイリスタ１００′のエミッタ層、ベース層、およびドリフト層によって形成される部分トランジスタで増幅される。この不利な点は、分離した複数のエミッタショート１２８をカソード領域にわたって分散させることによって、順方向特性を大幅に妨げることなく軽減され得る。エミッタショート１２８の主な目的は、リーク電流の除去を可能にすることである。このリーク電流は、サイリスタ１００′の順阻止状態の際に発生し、サイリスタの意図しないターンオンを引き起こす場合がある。エミッタショート１２８は、カソードエミッタ層１０６内の小さなスルーホールまたはビアによって形成される。図３に示すように、ｐドープベース層１０８は、これらのスルーホールまたはビアを通り、カソード金属層１１４で金属被覆されたカソード側の表面１０２に到達し得る。このように形成されたカソード側１０２のｎ^＋ドーピングされていないｐドープ領域は、カソード接合部を短絡させる場合があるため、カソードエミッタショートまたはカソードショートとも呼ばれることがある。エミッタショート１２８は、ｐドープベース層１０８′とｎ^＋ドープカソードエミッタ層１０６との間の接合部にわたってオーミックショート回路を形成し、電流のかなりの部分を低電流密度で伝達する場合がある。すなわち、順阻止が必要とされるすべての局面である。

ＥＰ ０ ００２ ８４０ Ａ１から公知であるのは、点弧側（ignition front）をカソードエミッタゾーンのエッジからカソードエミッタエリアの内側に再配置した結果、改善された最大電流上昇率を呈するサイリスタである。サイリスタゲートおよびカソードエミッタエッジの下に比較的低濃度のドーピングのアノードゾーンを設け、カソードエッジとは反対側、かつカソードエッジの外側に比較的高濃度のドーピングのアノードゾーンを設け、アノードゾーンの低濃度ドープエリアにはアノード電極金属コーティングを施さないことによって、上記再配置は達成される。サイリスタは、カソードエミッタショート回路リングを用いる。このカソードエミッタショート回路リングは、サイリスタのトリガ時に生じる点弧側が、カソードエミッタエッジに直接隣接したショート回路リングを迂回するように配置されている。それにより、サイリスタの電圧上昇速度ｄＵ／ｄｔが増加する。

ＪＰ Ｓ５３ ９２３９１ ＵおよびＪＰ Ｓ５４ ４６４８８ Ａからそれぞれ公知であるのは、エミッタショートを有するサイリスタデバイスであって、ゲート接触から離れる方向に延在する長手方向エリアにはエミッタショートが設けられないサイリスタデバイスである。

ＪＰ Ｓ５４ ４６４８８ Ａから公知であるのは、エミッタショートを含むサイリスタデバイスであって、エミッタショートが、ゲート接触周辺では残りのエミッタ接触エリアよりも小さなピッチで配置されているサイリスタデバイスである。

ＷＯ ２０１１／１６１０９７ Ａ２によれば、サイリスタのエミッタショートパターンは、できるだけ均一かつ均質であるべきであり、理想的には、部分上面図の図４に示すように、カソード領域全体およびそのすべての小領域にわたって、特にゲート構造に近いカソード領域内でショート密度が一定である。それにより、高い横方向のプラズマ広がり速度、および高い最大電流変化ｄＩ／ｄｔが実現される。

ショートパターンは、プラズマの横方向への広がりを制御する。ショートパターン設計の質は、順電圧ｄＶ_ＤＭ／ｄｔの上昇の臨界的速度、および逆電圧ｄＶ_ＲＭ／ｄｔの上昇の臨界的速度、回路転流リカバリタイムｔｑなどのような該当の動的パラメータに反映される。それは、ゲート非トリガ電流Ｉ_ＧＤ、ゲートトリガ電流Ｉ_ＧＴ、オン状態電圧Ｖ_Ｔなどのような静的パラメータにも影響する。また、それはサイリスタの全体的な信頼性にも強く影響を与える。

国際公開第２０１１／１６１０９７号 欧州特許出願公開第０００２８４０号明細書 実開昭５３−０９２３９１号公報 特開昭５４−０４６４８８号公報

本発明の目的は、静的パラメータおよび動的パラメータが改善されたエミッタショートのパターンを有するサイリスタを提供することである。

本発明の目的は、請求項１に係るサイリスタによって達成される。
本発明のサイリスタは、分離した複数のエミッタショートを含む。第１のメイン側に平行な平面上への正射影において、第１の電極層と第１のエミッタ層およびエミッタショートとの電気的接触がカバーする接触エリアは、レーン状のエリアを含む。当該レーン状のエリアにおいて、エミッタショートのエリアカバー率は、接触エリアの残りのエリアにおけるエミッタショートのエリアカバー率よりも小さい。特定のエリアにおけるエミッタショートのエリアカバー率とは、当該特定のエリアに対する、当該特定のエリアにおけるエミッタショートによるカバーエリアである。

本発明のサイリスタでは、デバイスのトリガ中に、プラズマが、デバイスの主ゲート電極である第２の電極の下のエリアからレーンに沿って、第１および第２のベース層内を障害なく横方向に広がり、デバイスを局所的にターンオンする。これにより、複雑な増幅ゲートと同様に点弧処理が高速化される。ここで、横方向とは、第１のメイン側に平行な方向である。

本発明のサイリスタでは、レーンは曲線状である。その結果、レーンが直線状である幾何学的形状と比較して、第１のエミッタ層におけるレーンからの点の距離を短くすることによって、大面積デバイスにおいて点弧処理をさらに高速化することができる。

本発明のさらなる展開例が従属請求項で規定される。
例示的な実施形態では、第１のメイン側に平行な平面上への正射影において、レーンは、第２の電極層に隣接する接触エリアのエッジから、第２の電極層から離れる方向に延在している。この実施形態では、第２の電極から離れる方向である横方向へのプラズマの広がりが容易になる。

例示的な実施形態では、レーンが２以上のサブレーンに分岐している。サブレーン自体が他のサブレーンに分岐してもよい。このような分岐構造によって、第１のエミッタ層におけるレーン（サブレーンを含む）からの点の最大距離を短くすることが可能である。したがって、デバイスエリア全体へのプラズマの広がりが、さらに容易になる。

例示的な実施形態では、第１のメイン側に平行な平面上への正射影において、レーンは、半導体ウエハの中心からの距離が長くなるにつれてレーンの幅が小さくなるようなテーパ状である。このような例示的な実施形態では、点弧処理の初期段階が点弧処理の後期段階よりも高速となる。サイリスタの動的パラメータに関して、点弧処理の初期段階が最も重要である。

本発明の詳細な実施形態および比較例を、添付の図面を参照して以下で説明する。これらの実施形態および比較例は、それら自体は請求される発明の一部を成すものではなく、請求される発明のより良い理解に役立つものである。

サイリスタを断面で示す垂直断面図である。 補助サイリスタと主サイリスタとを含むサイリスタの垂直断面図である。 図２に示すサイリスタの部分垂直断面図である。 図２および図３に示すサイリスタのエミッタショートのパターンを上面図で示す図である。 第１の比較例に係るサイリスタの垂直断面図である。 図５に示すサイリスタの部分垂直断面図である。 図５に示すサイリスタの水平断面図である。 図７に示す水平断面図の部分的な図である。 本発明の第１の実施形態に係るサイリスタの垂直断面図である。 第２の比較例に係るサイリスタの垂直断面図である。 本発明の第２の実施形態に係るサイリスタの垂直断面図である。

図において使用される参照符号およびそれらの意味は、参照符号のリストにまとめられている。一般的に、明細書全体を通して同様の要素は同じ参照符号を有する。説明される実施形態および比較例は例として意図されたものであり、本発明の範囲を限定するものではない。

好ましい実施形態および比較例の詳細な説明
図５には、第１の比較例に係るサイリスタ２００の垂直断面が示される。サイリスタ２００は、第１のメイン側２０２と、第１のメイン側２０２とは反対側かつ平行な第２のメイン側２０４とを有する半導体ウエハを含む。図５の平面は、第１のメイン側２０２に垂直な平面である。半導体ウエハには、交互の導電型を有する４つの半導体層、すなわちｎ−ｐ−ｎ−ｐ積層構造を含む主サイリスタ２２６が形成されている。サイリスタ２００のカソード側である半導体ウエハの第１のメイン側２０２から、サイリスタ２００のアノード側である半導体ウエハの第２のメイン側２０４へ順に、主サイリスタ２２６は、第１のｎ^＋ドープカソードエミッタ層２０６と、ｐドープベース層２０８の主サイリスタ部分と、ｎ⁻ドープベース層２１０の主サイリスタ部分と、ｐドープアノード層２１２の主サイリスタ部分とを含む。第１のｎ^＋ドープカソードエミッタ層２０６は、半導体ウエハの第１のメイン側２０２に形成された第１のカソード金属層２１４と電気的に接触している。第１のカソード金属層２１４は、上記第１のｎ^＋ドープカソードエミッタ層２０６とのオーミック接触を形成する。ｐドープアノード層２１２は、半導体ウエハの第２のメイン側２０４に形成されたアノード金属層２１６と電気的に接触している。アノード金属層２１６は、（主サイリスタ２２６の領域内および後述の補助サイリスタ２２０の領域内で）上記ｐドープアノード層２１２とのオーミック接触を形成する。ｐドープベース層２０８は、半導体ウエハの第１のメイン側２０２に形成された第１のゲート金属層２１８と電気的に接触している。第１のゲート金属層２１８は、主サイリスタ２２６の領域内のｐドープベース層２０８とのオーミック接触、すなわちｐドープベース層２０８の主サイリスタ部分とのオーミック接触を形成する。

第１のｎ^＋ドープカソードエミッタ層２０６と第１のカソード金属層２１４との間の接触領域を主カソード領域と呼び、ｐドープベース層２０８と第１のゲート金属層２１８との間の接触領域を主ゲート領域２３５と呼ぶ（図７に図示）。

図５に示すサイリスタ２００のトリガを容易にするために、半導体ウエハにおいて補助サイリスタ２２０が主サイリスタ２２６と統合されている。補助サイリスタ２２０は予備サイリスタとも呼ばれ、半導体ウエハにおいて主サイリスタ２２６の横方向の隣に配置されている。主サイリスタ２２６と同様に、補助サイリスタ２２０は、交互の導電型を有する４つの半導体層、すなわちｎ−ｐ−ｎ−ｐ積層構造を含む。半導体ウエハの第１のメイン側２０２から半導体ウエハの第２のメイン側２０４へ順に、補助サイリスタ２２０は、第２のｎ^＋ドープカソードエミッタ層２２２と、ｐドープベース層２０８の補助サイリスタ部分と、ｎ⁻ドープベース層２１０の補助サイリスタ部分と、ｐドープアノード層２１２の補助サイリスタ部分とを含む。第２のｎ^＋ドープカソードエミッタ層２２２は、半導体ウエハの第１のメイン側２０２に形成された第２のカソード金属層２２４と電気的に接触している。第２のカソード金属層２２４は、上記第２のｎ^＋ドープカソードエミッタ層２２２とのオーミック接触を形成する。補助サイリスタ２２０の領域において、ｐドープベース層２０８は、半導体ウエハの第１のメイン側２０２に形成された第２のゲート金属層２３０と電気的に接触している。第２のゲート金属層２３０は、上記ｐドープベース層２０８とのオーミック接触を形成する。

第２のｎ^＋ドープカソードエミッタ層２２２と第２のカソード金属層２２４との間の接触領域を補助カソード領域と呼び、ｐドープベース層２０８と第２のゲート金属層２３０との間の接触領域を補助ゲート領域２３１と呼ぶ（図７に図示）。

上記のように、ｐドープベース層２０８は、主サイリスタ２２６および補助サイリスタ２２０によって共有される連続した層である。ｐドープベース層２０８の主サイリスタ部分は、この連続したｐドープベース層２０８のうちの、主サイリスタ２２６の領域内に位置する部分である。一方、ｐドープベース層２０８の補助サイリスタ部分は、この連続したｐドープベース層２０８のうちの、補助サイリスタ２２６の領域内の部分である。同様に、ｎ⁻ドープベース層２１０およびｐドープアノード層２１２は、主サイリスタ２２６および補助サイリスタ２２０によって共有される連続した層である。主サイリスタ２２６において、第１のｎ^＋ドープカソードエミッタ層２０６は、ｐドープベース層２０８とともにｐ−ｎ接合を形成する。補助サイリスタ２２０において、第２のｎ^＋ドープカソードエミッタ層２２２は、ｐドープベース層２０８とともにｐ−ｎ接合を形成する。主サイリスタ２２６の領域内および補助サイリスタ２２０の領域内において、ｐドープベース層２０８は、ｎ⁻ドープベース層２１０とともにｐ−ｎ接合を形成する。主サイリスタ２２６の領域内および補助サイリスタ２２０の領域内において、ｎ⁻ドープベース層２１０は、ｐドープアノード層２１２とともにｐ−ｎ接合を形成する。

補助サイリスタ２２０の領域内の第２のカソード金属層２２４は、主サイリスタ２２６の領域内の第１のゲート金属層２１８に内部接続されている。単一の連続した金属層が、第２のカソード金属層２２４として、および第１のゲート金属層２１８としての両方の役割を果たす。典型的には、第２のカソード金属層２２４は、サイリスタ２００の外側からアクセスできない。すなわち、外側から第２のカソード金属層２２４または第１のゲート金属層２１８への直接的な電気的接続を可能にし得る端子が存在しない。第１のカソード金属層２１４、第１のゲート金属層２１８、第２のカソード金属層２２４、および第２のゲート金属層２３０は、すべて厚さが同じであってもよく、同じ処理工程で堆積されてもよい。

図６に示す部分垂直断面から分かるように、分離した複数のエミッタショート２２８（図５には図示せず）が主カソード領域にわたって形成されている。図６に示すように、エミッタショート２２８は、第１のカソードエミッタ層２０６を貫通するｐドープ領域によって形成されており、第１のカソード金属層２１４をｐドープベース層２０８に接続している。エミッタショート２２８のドーピングレベルはｐドープベース層２０８のドーピングレベルと同じでもよいし、ｐドープベース層２０８のドーピングレベルよりも高くてもよい。

図７は、第１のメイン側２０２付近における、サイリスタ２００の半導体ウエハ２０１の水平断面を示す。図７の平面は、第１のメイン側２０２に平行である。半導体ウエハ２０１のうちの、ｐ型エリアを黒で示し、ｎ型エリアを白で示す。半導体ウエハ２０１の中央には、ｐドープベース層２０８のうちの、補助ゲート領域２３１に対応する部分である円形のｐ型領域が配置されている。補助ゲート領域２３１は、円形の半導体ウエハと同心である。補助ゲート領域２３１を側方から囲んで、補助カソード領域に対応する第２のｎ^＋ドープカソードエミッタ層２２２であるリング状のｎ型領域が配置されている。リング状の第２のｎ^＋ドープカソードエミッタ層２２２は、円形の半導体ウエハ２０１と同心である。リング状の第２のｎ^＋ドープカソードエミッタ層２２２を囲んで、ｐドープベース層２０８のうちの、主ゲート領域２３５に対応する部分であるリング状のｐ型領域が配置されている。半導体ウエハ２０１の周縁エッジ領域には、エッジ終端リング２６０が形成されている。エッジ終端リング２６０は、第１のメイン側２０２付近におけるリング状のｐ型領域であり、円形の半導体ウエハ２０１と同心である。エッジ終端リング２６０と主ゲート領域２３５との間には、主カソード領域に対応するリング状の第１のｎ^＋ドープカソードエミッタ層２０６が配置されている。第１のｎ^＋ドープカソードエミッタ層２０６を貫通するエミッタショート２２８は、図７では黒点として示されている。

エミッタショート２２８が形成されていない直線状の縦長のレーン２５０Ａ、２５０Ｂ、２５０Ｃ、および２５０Ｄとして形作られたエリアを除いて、エミッタショート２２８は、第１のｎ^＋ドープカソードエミッタ層２０６にわたって均一に分散している。

レーン２５０Ａ、２５０Ｂ、２５０Ｃ、および２５０Ｄは、主ゲート領域の近傍から始まり、デバイスの外周に向かって延在する。具体的には、第１の比較例では、第１のメイン側２０２に平行な平面上への正射影において、レーンは主ゲート領域２３５に隣接する第１のｎ^＋ドープカソードエミッタ層２０６のエッジから始まり、主ゲート領域２３５から離れる方向に延在する。第１の比較例では、レーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄは、すべて同じ長さｌを有し、半導体ウエハ２０１の周縁エッジ付近のそれぞれの端部に向かってテーパ状になっている。これは、半導体ウエハの中心からの距離が長くなるにつれて、レーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄの幅が小さくなることを意味する。第１の比較例では、レーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄは、半径ｒを有する半導体ウエハ２０１の径方向に沿って位置合わせされている。

図８は、図７に示す水平断面におけるセクションＡの部分図である。図８には、補助ゲート領域２３１の一部が示される。第２のｎ^＋ドープカソードエミッタ層２２２には、エミッタショート２２８ｐ型領域のような複数の補助エミッタショート２３２が配置されており、これらの複数の補助エミッタショート２３２は、第２のｎ^＋ドープカソードエミッタ層２２２を貫通するとともに、ｐ型のベース層２０８を第２のカソード金属層２２４に接続している。補助エミッタショート２３２は、補助ゲート領域２３１近傍のエリアに形成されるにすぎない。図８では、レーン２５０Ｄの２つの異なる位置における幅ｗ_１、ｗ_２を例示的に示す。第１の径方向位置における第１の幅ｗ_１は、第２の径方向位置における幅ｗ_２よりも広く、第１の径方向位置は、第２の径方向位置よりもリング状の主ゲート領域２３５に近い。これは、レーン２５０Ｄがテーパ形状であることを表わす。

第１のメイン側に平行な平面上への正射影において、レーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄの幅は、主カソード領域内で互いに隣り合うエミッタショート２２８の中心間の平均距離の少なくとも２倍である。レーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄの幅は３０μｍ〜５０００μｍの範囲であってもよく、例示的には３００μｍ〜２０００μｍの範囲である。

例示的な実施形態では、径方向におけるレーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄの長さｌは、半導体ウエハ２０１の半径ｒの１０％〜９０％の範囲であり、例示的には半導体ウエハ２０１の半径ｒの２０％〜８０％の範囲である。

第１のメイン側２０２に平行な平面上への正射影において、エミッタショート２２８の直径は３０μｍ〜５００μｍの範囲であり、例示的には５０μｍ〜２００μｍの範囲である。

サイリスタ２００が動作する際、デバイスのトリガ中に、プラズマ形成は、中心付近の領域からレーンに沿って外周に向かって径方向に、ｐドープベース層２０８内およびｎ⁻ドープベース層２１０内を障害なく広がり、デバイスを局所的にターンオンする。これにより、たとえばＷＯ２０１１／１６１０９７Ａ２から公知の複雑な増幅ゲートと同様に、点弧処理が高速化される。

第２のゲート金属層２３０は、典型的には細線（図示せず）を介してゲートユニット（図示せず）に接続されている。一方、第１のカソード金属層２１４は、典型的にはその上にモリブデン円盤（図示せず）が押付けられて接触している。主ゲート領域２３５は、円形の補助ゲート領域２３１と周囲の主カソード領域との間にリングとして形成されるという幾何学的形状を有しているので、モリブデン円盤と第１のゲート金属層２１８との間の電気的分離は、第１のゲート金属層２１８の上面と第１のカソード金属層２１４の上面とが異なる高さであることを必要としない。第１のゲート金属層２１８、第２のカソード金属層２２４、および第２のゲート金属層２３０との接触を避けるために、モリブデン円盤は中央領域に円形の穴を有してもよい。第１のカソード金属層２１４、第１のゲート金属層２１８、第２のカソード金属層２２４、および第２のゲート金属層を同じ厚さに設け、それらの上面が同じ高さになるようにすると、複雑な増幅ゲート構造を有する公知のサイリスタと比較して、サイリスタ２００の製造工程を簡素化することができる。なお、複雑な増幅ゲート構造を有する公知のサイリスタでは、増幅ゲート構造とカソード側モリブデン円盤とを分離するために、主カソードの金属層の厚さを増幅ゲート構造の厚さよりも大きくする必要がある。本発明のサイリスタ２００では、複雑な増幅ゲート構造を回避した結果、カソードエリアが増大し、ひいてはオン状態電圧Ｖ_Ｔが減少する。

次に図９を参照して、本発明の第１の実施形態に係るサイリスタについて説明する。図９は、半導体ウエハ３０１の第１のメイン側２０２付近における、半導体ウエハ３０１の水平断面を示す。図９における平面は、半導体ウエハ３０１の第１のメイン側２０２に平行かつ近接するものである。以下において、第１の実施形態に係るサイリスタの特徴のうち、第１の比較例に係るサイリスタ２００の特徴とは異なる特徴のみについて述べ、第１の比較例および第１の実施形態で共通する特徴については繰返さない。特に断りがなければ、図中の同じ参照符号は、同じ特徴を有する同じ要素に関するものである。したがって、それらの特徴に関するさらなる詳細に関しては、第１の比較例の記載を参照されたい。図９に示すように、第１の実施形態に係るサイリスタの主カソード領域内にはレーン３５０Ａ、３５０Ｂ、３５０Ｃ、３５０Ｄ、３５０Ｅ、３５０Ｆの形状のエリアが存在し、これらのエリア内にはエミッタショート２２８が形成されていない。これらのレーン３５０Ａ、３５０Ｂ、３５０Ｃ、３５０Ｄ、３５０Ｅ、３５０Ｆは、直線状ではなく曲線状である点において、第１の比較例に係るサイリスタ２００の主カソード領域内のレーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄとは異なる。さらに、第１の比較例に係るサイリスタ２００ではレーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄの数が４つであるのに対して、第１の実施形態ではレーン３５０Ａ、３５０Ｂ、３５０Ｃ、３５０Ｄ、３５０Ｅ、３５０Ｆの数は６つである。第１の比較例のようにレーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄが直線状である幾何学的形状と比較して、第１の実施形態に係るサイリスタでは、第１のｎ^＋ドープカソードエミッタ層２０６におけるレーン３５０Ａ、３５０Ｂ、３５０Ｃ、３５０Ｄ、３５０Ｅ、３５０Ｆからの点の距離を短くすることによって、大面積デバイスにおいて点弧処理をさらに高速化することができる。第１の実施形態では、レーン３５０Ａ、３５０Ｂ、３５０Ｃ、３５０Ｄ、３５０Ｅ、３５０Ｆが曲線状の幾何学的形状であることに加えて、レーン３５０Ａ、３５０Ｂ、３５０Ｃ、３５０Ｄ、３５０Ｅ、３５０Ｆの数がより多いため、点弧処理の速度が上がる。

次に図１０を参照して、第２の比較例に係るサイリスタについて説明する。図１０は、半導体ウエハ４０１の第１のメイン側２０２付近における、半導体ウエハ４０１の水平断面を示す。図９における平面は、半導体ウエハ３０１の第１のメイン側２０２に平行かつ近接するものである。以下において、第２の比較例に係るサイリスタの特徴のうち、第１の比較例に係るサイリスタの特徴とは異なる特徴のみについて述べ、第２の比較例に係るサイリスタの特徴のうち、第１の比較例と共通の特徴については繰返さない。特に断りがなければ、図中の同じ参照符号は、同じ特徴を有する同じ要素に関するものである。したがって、それらの特徴に関するさらなる詳細に関しては、第１の比較例の記載を参照されたい。図１０に示す第２の比較例に係るサイリスタでは、レーン４５０Ａ、４５０Ｂ、４５０Ｃ、４５０Ｄがそれぞれ３つのサブレーンに分岐している点で、第１の比較例のレーン２５０Ａ、２５０Ｂ、２５０Ｃ、２５０Ｄとは異なる。具体的には、レーン４５０Ｃは、分岐点４５１Ｃにおいて３つのサブレーン４５２Ｃ、４５３Ｃ、４５４Ｃに分岐している。このような分岐構造によって、第１のｎ^＋ドープエミッタ層２０６におけるレーン４５０Ａ、４５０Ｂ、４５０Ｃ、４５０Ｄ（サブレーン４５２Ｃ、４５３Ｃ、４５４Ｃを含む）からの点の距離を短くすることが可能である。したがって、デバイスエリア全体へのプラズマ形成の広がりが、さらに容易になる。また、サブレーン４５２Ｃ、４５３Ｃ、４５４Ｃの各々は、分岐点４５１Ｃから離れる方向にテーパ状である。

次に図１１を参照して、第２の実施形態に係るサイリスタについて説明する。図１１は、半導体ウエハ５０１の第１のメイン側２０２付近における、半導体ウエハ５０１の水平断面を示す。図１１における平面は、半導体ウエハ５０１の第１のメイン側２０２に平行かつ近接するものである。以下において、第２の実施形態に係るサイリスタの特徴のうち、第１の実施形態に係るサイリスタの特徴とは異なる特徴のみについて述べ、第２の実施形態に係るサイリスタの特徴のうち、第１の実施形態と共通の特徴については繰返さない。特に断りがなければ、図中の同じ参照符号は、同じ特徴を有する同じ要素に関するものである。したがって、それらの特徴に関するさらなる詳細に関しては、第１の実施形態の記載を参照されたい。図９に示す第１の実施形態に係るサイリスタと同様に、図１１に示す第２の実施形態に係るサイリスタも６つのレーン５５０Ａ、５５０Ｂ、５５０Ｃ、５５０Ｄ、５５０Ｅ、５５０Ｆを有する。さらに、これらの６つのレーン５５０Ａ〜５５０Ｆは、６つのレーン３５０Ａ〜３５０Ｆと同様に曲線状である。しかしながら、第２の実施形態に係るサイリスタにおけるレーン５５０Ａ〜５５０Ｆは、半導体ウエハ５０１の中心から離れる方向にテーパ状なのではなく、半導体ウエハ５０１の中心に向かう方向にテーパ状である点で、第１の実施形態に係るサイリスタにおけるレーン３５０Ａ〜３５０Ｆとは異なる。これは、半導体ウエハ５０１の中心からの距離が長くなるにつれて、レーン３５０Ａ〜３５０Ｆの幅が大きくなることを意味する。

上述の説明では、本発明の特定の実施形態および比較例について説明した。しかしながら、上述の実施形態および比較例の代替例および変更例が可能である。特に、上述の実施形態および比較例では、レーン２５０Ａ〜２５０Ｄ、３５０Ａ〜３５０Ｅ、４５０Ａ〜４５０Ｄ（サブレーン４５２Ｃ、４５２Ｃ、４５３Ｃを含む）、５５０Ａ〜５５０Ｅ内には、それぞれエミッタショート２２８が形成されていない。しかしながら、レーン２５０Ａ〜２５０Ｄ、３５０Ａ〜３５０Ｅ、４５０Ａ〜４５０Ｄ（サブレーン４５２Ｃ、４５２Ｃ、４５３Ｃを含む）、５５０Ａ〜５５０Ｅにおけるエミッタショート２２８のエリアカバー率が主カソード領域の残りのエリアにおけるエミッタショート２２８のエリアカバー率よりも小さいならば（特定のエリアにおけるエミッタショート２２８のエリアカバー率とは、当該特定のエリアに対する、当該特定のエリアにおけるエミッタショート２２８によるカバーエリアである）、エミッタショート２２８は、レーン２５０Ａ〜２５０Ｄ、３５０Ａ〜３５０Ｅ、４５０Ａ〜４５０Ｄ（サブレーン４５２Ｃ、４５２Ｃ、４５３Ｃを含む）、５５０Ａ〜５５０Ｅ内に形成されてもよい。

上述の実施形態および比較例のように、第１のメイン側２０２に平行な平面上への正射影において、レーン２５０Ａ〜２５０Ｄ、３５０Ａ〜３５０Ｅ、４５０Ａ〜４５０Ｄ（サブレーン４５２Ｃ、４５２Ｃ、４５３Ｃを含む）、５５０Ａ〜５５０Ｅにエミッタショートが配置されない例示的な実施形態において、点弧処理が最も高速である。

例示的には、第１のメイン側２０２に平行な平面上への正射影において、レーン２５０Ａ〜２５０Ｄ、３５０Ａ〜３５０Ｅ、４５０Ａ〜４５０Ｄ（サブレーン４５２Ｃ、４５２Ｃ、４５３Ｃを含む）、５５０Ａ〜５５０Ｅ内のエミッタショート２２８の密度が、レーン２５０Ａ〜２５０Ｄ、３５０Ａ〜３５０Ｅ、４５０Ａ〜４５０Ｄ（サブレーン４５２Ｃ、４５２Ｃ、４５３Ｃを含む）、５５０Ａ〜５５０Ｅの外側の残りの主カソード領域内のエミッタショート２２８の密度よりも小さくてもよい。特定のエリアにおけるエミッタショート２２８の密度とは、当該特定のエリアに対する、当該特定のエリア内のエミッタショート２２８の数である。

上述の実施形態および比較例では、第１のメイン側２０２に平行な平面において、すべてのエミッタショート２２８は同じ直径を有する。しかしながら、第１のメイン側２０２に平行な平面において、エミッタショート２２８が異なる直径を有することも可能である。

上述の第２の比較例では、レーン４５０Ａ〜４５０Ｄはそれぞれ、１つの分岐点（たとえば４５１Ｃ）から３つのサブレーン（たとえば、サブレーン４５２Ｃ、４５３Ｃ、４５４Ｃ）に分岐している。しかしながら、さらなる分岐点があってもよい。また、サブレーン（たとえば、サブレーン４５２Ｃ、４５３Ｃ、４５４Ｃ）自体が１つ以上の他のサブレーンに分岐してもよい。

上述の実施形態および比較例では、サイリスタ２００は、主サイリスタ２２６と補助サイリスタ２２０とを含む。しかしながら、本発明のサイリスタは、必ずしも補助サイリスタ２２６を有しなくてもよい。

上述の実施形態および比較例では、半導体ウエハが円形であるものとして説明した。しかしながら、半導体ウエハは必ずしも円形でなくてもよい。半導体ウエハは矩形であってもよい。矩形の半導体ウエハの場合、主ゲート領域は、例示的には矩形の半導体ウエハの隅に位置し、隅に位置する主ゲート領域から離れる方向にレーンが延在してもよい。他の如何なる形状の半導体ウエハを使用してもよい。

上述の実施形態および比較例では、主ゲート領域２３５は半導体ウエハ２０１、３０１、４０１、５０１の中心近くに位置し、主カソード領域は主ゲート領域２３５を側方から囲んでいる。しかしながら、その代わりに、主カソード領域が半導体ウエハの中心に形成され、主ゲート領域が主カソード領域を囲んでもよい。

なお、「含む（comprising）」という用語は、他の要素またはステップを排除するものではなく、不定冠詞「a」または「an」は複数形を排除するものではない。また、異なる実施形態および比較例に関連して記載された要素は組み合わされ得る。

１００ サイリスタ
１００′ サイリスタ
１０２ カソード側
１０４ アノード側
１０６ ｎ^＋ドープカソードエミッタ層
１０８ ｐドープベース層
１０８′ ｐドープベース層
１１０ ｎ⁻ドープベース層
１１０′ ｎ⁻ドープベース層
１１２ ｐドープアノード層
１１２′ ｐドープアノード層
１１４ カソード金属層
１１６ アノード金属層
１１６′ アノード金属層
１１８ ゲート金属層
１２０ 補助サイリスタ
１２２ 補助ｎ^＋ドープエミッタ層
１２４ 補助カソード金属層
１２６ 主サイリスタ
１２８ エミッタショート
１３０ 補助ゲート金属層
２００ サイリスタ
２０１ 半導体ウエハ
２０２ 第１のメイン側
２０４ 第２のメイン側
２０６ 第１のｎ^＋ドープカソードエミッタ層
２０８ ｐドープベース層
２１０ ｎ⁻ドープベース層
２１２ ｐドープアノード層
２１４ 第１のカソード金属層
２１６ アノード金属層
２１８ 第１のゲート金属層
２２０ 補助サイリスタ
２２２ 第２のｎ^＋ドープカソードエミッタ層
２２４ 第２のカソード金属層
２２６ 主サイリスタ
２２８ エミッタショート
２３０ 第２のゲート金属層
２３５ 主ゲート領域
２３１ 補助ゲート領域
２５０Ａ レーン
２５０Ｂ レーン
２５０Ｃ レーン
２５０Ｄ レーン
２６０ エッジ終端リング
３０１ 半導体ウエハ
３５０Ａ レーン
３５０Ｂ レーン
３５０Ｃ レーン
３５０Ｄ レーン
３５０Ｅ レーン
３５０Ｆ レーン
４０１ 半導体ウエハ
４５０Ａ レーン
４５０Ｂ レーン
４５０Ｃ レーン
４５０Ｄ レーン
５０１ 半導体ウエハ
５５０Ａ レーン
５５０Ｂ レーン
５５０Ｃ レーン
５５０Ｄ レーン
５５０Ｅ レーン
５５０Ｆ レーン

本発明のさらなる展開例が従属請求項で規定される。
第１のメイン側に平行な平面上への正射影において、レーンは、第２の電極層に隣接する接触エリアのエッジから、第２の電極層から離れる方向に延在している。この実施形態では、第２の電極から離れる方向である横方向へのプラズマの広がりが容易になる。

Claims (10)

1. サイリスタデバイス（２００）であって、
   第１のメイン側（２０２）と、前記第１のメイン側（２０２）とは反対側の第２のメイン側（２０４）とを有する半導体ウエハ（３０１；５０１）と、
   前記第１のメイン側（２０２）上に配置された第１の電極層（２１４）と、
   前記第１のメイン側（２０２）上に配置され、前記第１の電極層（２１４）から電気的に分離された第２の電極層（２１８）と、
   前記第２のメイン側（２０４）上に配置された第３の電極層（２１６）とを備え、
   前記半導体ウエハ（３０１；５０１）は、
   第１の導電型であり、前記第１の電極層（２１４）と電気的に接触する第１のエミッタ層（２０６）と、
   前記第１の導電型とは異なる第２の導電型であり、前記第２の電極層（２１８）と電気的に接触し、前記第１のエミッタ層（２０６）とともに第１のｐ−ｎ接合を形成している第１のベース層（２０８）と、
   前記第１の導電型であり、前記第１のベース層（２０８）とともに第２のｐ−ｎ接合を形成している第２のベース層（２１０）と、
   前記第２の導電型であり、前記第３の電極層（２１６）と電気的に接触し、前記第２のベース層（２１０）とともに第３のｐ−ｎ接合を形成している第２のエミッタ層（２１２）とを含み、
   前記サイリスタデバイス（２００）は、
   分離した複数のエミッタショート（２２８）を備え、各エミッタショート（２２８）は、前記第１のエミッタ層（２０６）を貫通することによって、前記第１のベース層（２０８）と前記第１の電極層（２１４）とを電気的に接続し、
   前記第１のメイン側（２０２）に平行な平面上への正射影において、前記第１の電極層（２１４）と前記第１のエミッタ層（２０６）および前記エミッタショート（２２８）との電気的接触がカバーする接触エリアは、エミッタショート（２２８）が配置されていないレーン（３５０Ａ〜３５０Ｆ；５５０Ａ〜５５０Ｆ）状のエリアを含み、
   前記レーン（３５０Ａ〜３５０Ｆ；５５０Ａ〜５５０Ｆ）の幅は、前記接触エリア内で互いに隣り合うエミッタショート（２２８）の中心間の平均距離の少なくとも２倍であり、
   前記レーン（３５０Ａ〜３５０Ｆ；５５０Ａ〜５５０Ｆ）は曲線状である、サイリスタデバイス（２００）。
2. 前記第１のメイン側（２０２）に平行な前記平面上への前記正射影において、前記レーン（３５０Ａ〜３５０Ｆ；５５０Ａ〜５５０Ｆ）は、前記第２の電極層（２１８）に隣接する前記接触エリアのエッジから、前記第２の電極層（２１８）から離れる方向に延在する、請求項１に記載のサイリスタデバイス（２００）。
3. 前記レーンは２以上のサブレーンに分岐する、請求項１または２に記載のサイリスタデバイス（２００）。
4. 前記第１のメイン側（２０２）に平行な前記平面上への前記正射影において、前記レーン（３５０Ａ〜３５０Ｆ；５５０Ａ〜５５０Ｆ）の幅は、３０μｍ〜５０００μｍの範囲であり、例示的には３００μｍ〜２０００μｍの範囲である、請求項１〜３のいずれか１項に記載のサイリスタデバイス（２００）。
5. 前記第１のメイン側（２０２）に平行な前記平面上への前記正射影において、前記半導体ウエハ（３０１；５０１）は円形であり、前記第１の電極層（２１４）は、前記半導体ウエハ（３０１；５０１）と同心である円形の金属層である、請求項１〜４のいずれか１項に記載のサイリスタデバイス（２００）。
6. 補助サイリスタ構造を含み、前記補助サイリスタ構造は、
   前記第１のメイン側（２０２）上に形成され、前記第１のベース層（２０８）と電気的に接触している補助ゲート電極層を含み、前記補助ゲート電極層は、前記第１の電極層（２１４）および前記第２の電極層（２１８）から電気的に分離されており、
   前記第１の導電型である第３のエミッタ層を含み、前記第３のエミッタ層は、前記第１のベース層（２０８）によって前記第１のエミッタ層（２０６）から分離され、前記第１のベース層（２０８）とともに第４のｐ−ｎ接合を形成し、前記第２の電極層（２１８）と電気的に接触する、請求項１〜５のいずれか１項に記載のサイリスタデバイス（２００）。
7. 前記第１のメイン側（２０２）に平行な前記平面上への前記正射影において、前記半導体ウエハ（３０１；５０１）は円形であり、前記第２の電極層（２１８）は、前記半導体ウエハ（３０１；５０１）と同心であるリング状の金属層であり、前記補助ゲート電極層（２３０）は、前記半導体ウエハ（３０１；５０１）と同心である円形の金属層である、請求項６に記載のサイリスタデバイス（２００）。
8. 径方向における前記レーン（３５０Ａ〜３５０Ｆ；５５０Ａ〜５５０Ｆ）の延在は、前記半導体ウエハ（３０１；５０１）の半径の１０％〜９０％の範囲であり、例示的には、前記半導体ウエハ（２０１；３０１；４０１；５０１）の半径の２０％〜８０％の範囲である、請求項５〜７のいずれか１項に記載のサイリスタデバイス（２００）。
9. 前記第１のメイン側（２０２）に平行な前記平面上への前記正射影において、前記レーン（３５０Ａ〜３５０Ｆ）は、前記半導体ウエハ（３０１）の中心からの距離が長くなるにつれて前記レーン（３５０Ａ〜３５０Ｆ）の幅が小さくなるようなテーパ状である、請求項５〜８のいずれか１項に記載のサイリスタデバイス（２００）。
10. 前記第１のメイン側（２０２）に平行な前記平面上への前記正射影において、前記エミッタショート（２２８）の直径は３０μｍ〜５００μｍの範囲であり、好ましくは５０μｍ〜２００μｍの範囲である、請求項１〜９のいずれか１項に記載のサイリスタデバイス（２００）。

Images