JP2019096814A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2019096814A
JP2019096814A JP2017226708A JP2017226708A JP2019096814A JP 2019096814 A JP2019096814 A JP 2019096814A JP 2017226708 A JP2017226708 A JP 2017226708A JP 2017226708 A JP2017226708 A JP 2017226708A JP 2019096814 A JP2019096814 A JP 2019096814A
Authority
JP
Japan
Prior art keywords
region
semiconductor
semiconductor device
manufacturing
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017226708A
Other languages
English (en)
Inventor
径一 前川
Keiichi Maekawa
径一 前川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017226708A priority Critical patent/JP2019096814A/ja
Priority to TW107131101A priority patent/TWI773819B/zh
Priority to US16/129,592 priority patent/US10804164B2/en
Priority to CN201811431496.2A priority patent/CN109994419B/zh
Publication of JP2019096814A publication Critical patent/JP2019096814A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/40—Ion implantation into wafers, substrates or parts of devices into insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0191—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Die Bonding (AREA)

Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】ｎ型のＭＩＳＦＥＴ１Ｔｒのグランドプレーン領域ＧＰ１は、ｐ型不純物と、窒素（Ｎ）とをイオン注入して形成し、ｐ型のＭＩＳＦＥＴ２Ｔｒのグランドプレーン領域ＧＰ２は、ｎ型不純物と、炭素（Ｃ）またはフッ素（Ｆ）の一方とをイオン注入して形成する半導体装置の製造方法。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置の製造方法に適用して有効な技術に関する。
低消費電力向けの半導体装置として、ＳＯＩ（Silicon On Insulator）基板にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＭＩＳＦＥＴは、半導体基板上にＢＯＸ層（絶縁膜）を介して設けられた半導体層に形成されている。また、半導体基板には、バックゲートに相当するグランドプレーン領域（半導体領域）が設けられており、このグランドプレーン領域に所望の電圧を印加してＭＩＳＦＥＴの閾値電圧を調整している。
例えば、特開２０１６−６６６７８号公報（特許文献１）には、グランドプレーン領域をシリコンカーバイド膜に形成することでグランドプレーン領域を構成する不純物の拡散を抑制する技術が開示されている。また、特許文献１には、シリコンからなる半導体基板にカーボンおよびホウ素をイオン注入して、グランドプレーン領域を形成する例が開示されている。
また、特開２００６−５９８４３号公報（特許文献２）には、ｐチャネル型ＭＩＳＦＥＴにおいて、ショートチャネル効果抑制の為に、エクステンション領域を囲むように拡散抑制元素（フッ素、窒素、または炭素）をイオン注入する技術が開示されている。
また、特開２０１１−９５７１号公報（特許文献３）には、ｎチャネル型ＭＩＳＦＥＴにおいて、閾値のローカルばらつきを低減するために、エクステンション領域の下部に窒素をイオン注入する技術が開示されている。
特開２０１６−６６６７８号公報 特開２００６−５９８４３号公報 特開２０１１−９５７１号公報
ＳＯＩ基板に形成されたＭＩＳＦＥＴにおいては、グランドプレーン領域の不純物濃度が低下すると半導体装置の性能が低下する。本願発明者は、特に、グランドプレーン領域とＢＯＸ層との界面の不純物濃度が低下するとＭＩＳＦＥＴの信頼性が低下することを確認した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置の製造方法は、ｎチャネル型ＭＩＳＦＥＴのグランドプレーン領域は、ｐ型不純物と、窒素（Ｎ）とをイオン注入して形成し、ｐチャネル型ＭＩＳＦＥＴのグランドプレーン領域は、ｎ型不純物と、炭素（Ｃ）またはフッ素（Ｆ）とをイオン注入して形成する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態の半導体装置を示す断面図である。 実施の形態の半導体装置の製造工程を示す断面図である。 図２に続く半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 ｎチャネル型ＭＩＳＦＥＴのグランドプレーン領域の不純物濃度分布を示す図面である。 ｐチャネル型ＭＩＳＦＥＴのグランドプレーン領域の不純物濃度分布を示す図面である。 比較例であるＭＩＳＦＥＴのゲート幅方向における断面図である。 ＭＩＳＦＥＴのゲート幅と閾値の関係を示す図面である。 ＭＩＳＦＥＴのソース・ドレイン間の電流特性を示す図面である。 変形例の半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態）
本実施の形態のＭＩＳＦＥＴは、完全空乏型ＳＯＩ（Fully Depleted Silicon On Insulator：ＦＤ−ＳＯＩ）構造を有する。そして、ゲート電極の下に位置する半導体層は、不純物濃度が十分に低いチャネル、もしくは、不純物が導入されていないチャネル、いわゆるドーパントレスチャネルである。そして、ＭＩＳＦＥＴの閾値（閾値電圧）は、ＢＯＸ層（以下、絶縁層ＢＸと呼ぶ）の下部の半導体基板に、バックゲートに相当するグランドプレーン領域を設け、そのグランドプレーン領域の所望の電圧を印加することで、調整している。
本願発明者の検討によれば、グランドプレーン領域と絶縁層ＢＸとの界面の不純物濃度が低下することで、ＭＩＳＦＥＴの信頼性が低下することが明らかになった。完全空乏型ＳＯＩ構造を有するｎチャネル型ＭＩＳＦＥＴは、グランドプレーン領域に負電圧を印加することで閾値を低下させることができる。しかしながら、グランドプレーン領域の不純物濃度が低下すると、図１６に示すようにＭＩＳＦＥＴの特性が時定数を持つ。つまり、ＭＩＳＦＥＴのソース・ドレイン間電流Ｉｄｓが安定するまでに時間を要することが確認された。グランドプレーン領域に負電圧を印加してＭＩＳＦＥＴを動作させる場合、グランドプレーン領域の不純物濃度が低下していると、第１段階で、絶縁層ＢＸとの界面に空乏層が形成され、第２段階で、絶縁層ＢＸとの界面に反転層が形成される。そして、第１段階と第２段階とで、ゲート電極とグランドプレーン領域との間の寄生容量が異なるため、ソース・ドレイン間電流Ｉｄｓが変動することとなる。
本実施の形態は、絶縁層ＢＸ直下のグランドプレーン領域の不純物濃度を高く保つ技術を提供するものである。
＜本実施の形態の半導体装置について＞
図１は、本実施の形態の半導体装置であるｎチャネル型のＭＩＳＦＥＴ１Ｔｒおよびｐチャネル型のＭＩＳＦＥＴ２Ｔｒの断面構造を示している。
本実施の形態の半導体装置は、ｎチャネル型のＭＩＳＦＥＴ１Ｔｒが形成される領域Ａｎと、領域Ａｎのウェル領域ＰＷに給電するための領域である領域ＴＡｎと、ｐチャネル型のＭＩＳＦＥＴ２Ｔｒが形成される領域Ａｐと、領域Ａｐのウェル領域ＮＷに給電するための領域である領域ＴＡｐとを備える。
領域Ａｎと領域ＴＡｎとは、それぞれ、半導体基板ＳＢに形成された素子分離部ＳＴＩによって区画されている。ウェル領域ＰＷは、素子分離部ＳＴＩよりも深く形成されており、領域Ａｎと領域ＴＡｎとに跨って形成されている。領域Ａｐと領域ＴＡｐとは、それぞれ、素子分離部ＳＴＩによって区画されている。ウェル領域ＮＷは、素子分離部ＳＴＩよりも深く形成されており、領域Ａｐと領域ＴＡｐとに跨って形成されている。
半導体基板ＳＢ上には絶縁層ＢＸが形成されており、絶縁層ＢＸ上には半導体層ＳＭが形成されている。つまり、半導体層ＳＭと半導体基板ＳＢとは、絶縁層ＢＸによって、電気的に分離されている。絶縁層ＢＸの厚さは１０〜２０ｎｍ程度であり、半導体層ＳＭの厚さは１０〜２０ｎｍ程度である。また、給電領域である領域ＴＡｎおよび領域ＴＡｐにおいては、絶縁層ＢＸおよび半導体層ＳＭが除去されている。このため、エピタキシャル層ＥＰを介して、ウェル領域ＰＷおよびウェル領域ＮＷに、個別に電圧を印加することが可能となっている。
まず、領域ＡｎのＭＩＳＦＥＴ１Ｔｒの構造を説明する。
領域Ａｎにおいて、半導体基板ＳＢにはｎ型のウェル領域ＤＮＷが形成されており、ウェル領域ＤＮＷ内にはｐ型のウェル領域ＰＷが形成されている。このウェル領域ＤＮＷによって、ウェル領域ＰＷは、半導体基板ＳＢから電気的に分離されている。絶縁層ＢＸと接するウェル領域ＰＷの表面には、ウェル領域ＰＷよりも高い不純物濃度を有するｐ型のグランドプレーン領域（不純物領域）ＧＰ１が形成されている。グランドプレーン領域ＧＰ１はＭＩＳＦＥＴ１Ｔｒのバックゲートとして機能し、ＭＩＳＦＥＴ１Ｔｒの閾値は、グランドプレーン領域ＧＰ１に所望の電圧を供給することにより調整される。
ウェル領域ＰＷおよびグランドプレーン領域ＧＰ１は、ホウ素（Ｂ）などのｐ型不純物が導入された領域である。ウェル領域ＰＷの不純物濃度は、５×１０１７〜５×１０１８／ｃｍ３程度であり、グランドプレーン領域ＧＰ１の不純物濃度は、１×１０１８〜１×１０１９／ｃｍ３程度である。また本実施の形態では、グランドプレーン領域ＧＰ１には、窒素が注入されており、その濃度は、１×１０１９〜１×１０２０／ｃｍ３である。
領域Ａｎの半導体層ＳＭ上には、ゲート絶縁膜ＧＦ１を介して、ゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＦ１は、例えば、酸化シリコン膜または酸窒化シリコン膜からなる。ゲート電極Ｇ１は、例えば、ポリシリコン膜からなる。
ゲート電極Ｇ１の側面には、オフセットスペーサＯＳを介して、サイドウォールスペーサＳＷが形成されている。オフセットスペーサＯＳ下およびサイドウォールスペーサＳＷ下の半導体層ＳＭには、低濃度のｎ型不純物領域であるエクステンション領域ＥＸ１が形成されている。また、半導体層ＳＭ上の一部にはエピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰには、エクステンション領域ＥＸ１よりも高濃度のｎ型不純物領域である拡散領域Ｄ１が形成されている。これらのエクステンション領域ＥＸ１および拡散領域Ｄ１は、ＭＩＳＦＥＴ１Ｔｒのソース領域またはドレイン領域を構成している。
領域ＴＡｎには、領域Ａｎと同様に、ウェル領域ＤＮＷおよびウェル領域ＰＷが形成されている。なお、ウェル領域ＰＷの表面にはグランドプレーン領域ＧＰ１が形成されているが、領域ＴＡｎのグランドプレーン領域ＧＰ１は省略してもよい。上述のように、領域ＴＡｎでは絶縁層ＢＸおよび半導体層ＳＭが除去されているため、グランドプレーン領域ＧＰ１を含むウェル領域ＰＷと直接接するように、エピタキシャル層ＥＰが形成されている。エピタキシャル層ＥＰには、ｐ型不純物領域である拡散領域Ｄ２が形成されている。従って、領域ＴＡｎのプラグＰＧに供給される電圧は、エピタキシャル層ＥＰおよびウェル領域ＰＷを介して、領域Ａｎのグランドプレーン領域ＧＰ１に供給される。
次に、領域ＡｐのＭＩＳＦＥＴ２Ｔｒの構造を説明する。
領域Ａｐにおいて、半導体基板ＳＢにはｎ型のウェル領域ＮＷが形成されている。絶縁層ＢＸと接するウェル領域ＮＷの表面には、ウェル領域ＮＷよりも高い不純物濃度を有するｎ型のグランドプレーン領域ＧＰ２が形成されている。グランドプレーン領域ＧＰ２はＭＩＳＦＥＴ２Ｔｒのバックゲートとして機能し、ＭＩＳＦＥＴ２Ｔｒの閾値は、グランドプレーン領域ＧＰ２に所望の電圧を供給することにより調整される。
ウェル領域ＮＷおよびグランドプレーン領域ＧＰ２は、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入された領域である。また、ウェル領域ＮＷの不純物濃度は、５×１０１６〜５×１０１７／ｃｍ３程度であり、グランドプレーン領域ＧＰ２の不純物濃度は、４×１０１７〜４×１０１８／ｃｍ３程度である。また本実施の形態では、グランドプレーン領域ＧＰ２には、炭素（Ｃ）またはフッ素（Ｆ）が注入されており、その濃度は、１×１０１９〜１×１０２０／ｃｍ３である。
領域Ａｐの半導体層ＳＭ上には、ゲート絶縁膜ＧＦ２を介して、ゲート電極Ｇ２が形成されている。ここで、ゲート絶縁膜ＧＦ２は、例えば、酸化シリコン膜または酸窒化シリコン膜からなる。すなわち、本実施の形態においては、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２は、同じ膜で構成されている。
ゲート電極Ｇ２の側面には、オフセットスペーサＯＳを介して、サイドウォールスペーサＳＷが形成されている。オフセットスペーサＯＳ下およびサイドウォールスペーサＳＷ下の半導体層ＳＭには、低濃度のｐ型不純物領域であるエクステンション領域ＥＸ２が形成されている。また、半導体層ＳＭ上の一部にはエピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰには、エクステンション領域ＥＸ２よりも高濃度のｐ型不純物領域である拡散領域Ｄ２が形成されている。これらのエクステンション領域ＥＸ２および拡散領域Ｄ２は、ＭＩＳＦＥＴ２Ｔｒのソース領域またはドレイン領域を構成している。
領域ＴＡｐには、領域Ａｐと同様に、ウェル領域ＮＷが形成されている。なお、ウェル領域ＮＷの表面にはグランドプレーン領域ＧＰ２が形成されているが、領域ＴＡｐのグランドプレーン領域ＧＰ２は省略してもよい。上述のように、領域ＴＡｐでは絶縁層ＢＸおよび半導体層ＳＭが除去されているため、グランドプレーン領域ＧＰ２を含むウェル領域ＮＷと直接接するように、エピタキシャル層ＥＰが形成されている。また、エピタキシャル層ＥＰには、ｎ型不純物領域である拡散領域Ｄ１が形成されている。従って、領域ＴＡｐのプラグＰＧに供給される電圧は、エピタキシャル層ＥＰおよびウェル領域ＮＷを介して、領域Ａｐのグランドプレーン領域ＧＰ２に供給される。
また、後で説明するが、領域Ａｎに形成された拡散領域Ｄ１と、領域ＴＡｐに形成された拡散領域Ｄ１は、同じ工程で形成されたｎ型の不純物領域である。同様に、領域Ａｐに形成された拡散領域Ｄ２と、領域ＴＡｎに形成された拡散領域Ｄ２は、同じ工程で形成されたｐ型の不純物領域である。
ゲート電極Ｇ１上、ゲート電極Ｇ２上およびエピタキシャル層ＥＰ上には、プラグＰＧとの接触抵抗を低減するために、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ２）からなるシリサイド層ＳＩが形成されている。
領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐには、ＭＩＳＦＥＴ１ＴｒおよびＭＩＳＦＥＴ２Ｔｒを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１としては、酸化シリコン膜の単層膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ１にはコンタクトホールが形成されており、コンタクトホール内にタングステン（Ｗ）など主体とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内に複数のプラグＰＧが形成されている。各プラグＰＧは、シリサイド層ＳＩを介して、ゲート電極Ｇ１、ゲート電極Ｇ２およびエピタキシャル層ＥＰに接続されている。
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には配線用の溝が形成されており、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、プラグＰＧと接続する配線Ｍ１が、層間絶縁膜ＩＬ２内に形成されている。
＜本実施の形態の半導体装置の製造方法について＞
以下に、本実施の形態の半導体装置の製造方法を、図２〜図１１を用いて説明する。
図２には、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＭとを有する、所謂ＳＯＩ基板が示されている。
半導体基板ＳＢは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０〜２０ｎｍ程度である。半導体層ＳＭは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＭの厚さは、例えば１０〜２０ｎｍ程度である。なお、半導体層ＳＭには、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。または、半導体層ＳＭ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。
さらに図２には、素子分離部ＳＴＩも示している。素子分離部ＳＴＩは、半導体層ＳＭおよび絶縁層ＢＸを貫通し、且つ、半導体基板ＳＢに達する溝を形成し、溝内に絶縁膜を埋め込むことで形成される。領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐは、素子分離部ＳＴＩによって、互いに分離される。
次に、フォトリソグラフィ法およびイオン注入法によって、領域Ａｎおよび領域ＴＡｎの半導体基板ＳＢにｎ型のウェル領域ＤＮＷを形成する。
次に、図３に示すように、フォトリソグラフィ法およびドライエッチング法によって、領域ＴＡｎおよび領域ＴＡｐの半導体層ＳＭを選択的に除去し、領域ＴＡｎおよび領域ＴＡｐの絶縁層ＢＸを露出させる。次に、領域Ａｎおよび領域ＴＡｎにおいて、ウェル領域ＤＮＷ内にｐ型のウェル領域ＰＷを形成する。ウェル領域ＰＷの不純物濃度は、５×１０１７〜５×１０１８／ｃｍ３程度であり、例えば、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）をイオン注入して形成する。
次に、図４に示すように、フォトリソグラフィ法およびドライエッチング法によって、領域Ａｎおよび領域ＴＡｎにおいて、ウェル領域ＰＷ内にｐ型のグランドプレーン領域ＧＰ１を形成する。グランドプレーン領域ＧＰ１の形成工程では、例えば、ｐ型不純物であるホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）のイオン注入後に、不活性なドーパントである窒素（Ｎ）のイオン注入を実施する。ただし、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）のイオン注入を窒素（Ｎ）のイオン注入後に実施しても良い。例えば、ホウ素（Ｂ）のドーズ量は、５×１０１３／ｃｍ２、注入エネルギーは、４０ＫｅＶであり、窒素（Ｎ）のドーズ量は、５×１０１４／ｃｍ２、注入エネルギーは、４０ＫｅＶである。
次に、図５に示すように、領域Ａｐおよび領域ＴＡｐにおいて、半導体基板ＳＢ内にｎ型のウェル領域ＮＷを形成する。ウェル領域ＮＷの不純物濃度は、５×１０１６〜５×１０１７／ｃｍ３程度であり、例えば、リン（Ｐ）またはヒ素（Ａｓ）をイオン注入して形成する。
次に、図６に示すように、フォトリソグラフィ法およびドライエッチング法によって、領域Ａｐおよび領域ＴＡｐにおいて、ウェル領域ＮＷ内にｎ型のグランドプレーン領域ＧＰ２を形成する。グランドプレーン領域ＧＰ２の形成工程では、例えば、ｎ型不純物であるリン（Ｐ）、ヒ素（Ａｓ）またはアンチモン（Ｓｂ）のイオン注入後に、不活性なドーパントである炭素（Ｃ）またはフッ素（Ｆ）のイオン注入を実施する。ただし、リン（Ｐ）、ヒ素（Ａｓ）またはアンチモン（Ｓｂ）のイオン注入を炭素（Ｃ）またはフッ素（Ｆ）のイオン注入後に実施しても良い。例えば、リン（Ｐ）のドーズ量は、５×１０１３／ｃｍ２、注入エネルギーは、９０ＫｅＶであり、炭素（Ｃ）のドーズ量は、５×１０１４／ｃｍ２、注入エネルギーは、５０ＫｅＶである。
次に、図７に示すように、例えば熱酸化法によって、領域Ａｎおよび領域Ａｐの半導体層ＳＭ上に、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦ１およびＧＦ２を形成する。ゲート絶縁膜ＧＦ１およびＧＦ２の膜厚は、２〜３ｎｍ程度である。因みに、熱酸化温度は、８００〜１１００℃で実施する。
次に、領域Ａｎおよび領域Ａｐにおいて、ゲート絶縁膜ＧＦ１およびＧＦ２上に、それぞれ、ゲート電極Ｇ１およびＧ２を形成する。また、各ゲート電極上には、それぞれキャップ膜ＣＰが形成される。ゲート電極Ｇ１およびＧ２は、例えば、ポリシリコン膜からなり、キャップ膜ＣＰは、例えば、酸化シリコン膜からなる。具体的には、ゲート絶縁膜ＧＦ１およびＧＦ２形成用の絶縁膜、ゲート電極Ｇ１およびＧ２形成用の導体膜、キャップ膜ＣＰ形成用の絶縁膜を順次形成した後、これらの積層膜を、フォトリソグラフィ法およびドライエッチング法（または、ウェットエッチング法）によって加工する。こうして、領域Ａｎにゲート絶縁膜ＧＦ１、ゲート電極Ｇ１およびキャップ膜ＣＰからなる積層構造体を、領域Ａｐにゲート絶縁膜ＧＦ２、ゲート電極Ｇ２およびキャップ膜ＣＰからなる積層構造体を形成する。そして、ゲート絶縁膜ＧＦ１およびＧＦ２の加工工程で、領域ＴＡｎおよびＴＡｐの絶縁層ＢＸも除去され、グランププレーン領域ＧＰ１およびＧＰ２が露出する。
図８は、オフセットスペーサＯＳ、ダミーサイドウォールスペーサＤＳＷおよびエピタキシャル層ＥＰの形成工程を示している。
まず、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、例えばＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことで、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの側面に、オフセットスペーサＯＳを形成する。この時、領域ＴＡｎおよび領域ＴＡｐにおいては、異方性エッチングによって、オフセットスペーサＯＳ用の絶縁膜は除去され、半導体基板ＳＢが露出している。
次に、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことで、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの側面に、オフセットスペーサＯＳを介して、ダミーサイドウォールスペーサＤＳＷを形成する。この時、領域ＴＡｎおよび領域ＴＡｐにおいては、異方性エッチングによって、ダミーサイドウォールスペーサＤＳＷ用の絶縁膜は除去されており、半導体基板ＳＢが露出している。
次に、エピタキシャル成長法により、領域Ａｎおよび領域Ａｐの半導体層ＳＭ上、並びに、領域ＴＡｎおよび領域ＴＡｐの半導体基板ＳＢ上に、例えば単結晶シリコンからなるエピタキシャル層ＥＰ（半導体層ＥＰ）を形成する。半導体層ＥＰの膜厚は、２０ｎｍ〜４０ｎｍ程度である。この時、ゲート電極Ｇ１およびゲート電極Ｇ２はキャップ膜ＣＰで覆われているので、ゲート電極Ｇ１上およびゲート電極Ｇ２上にエピタキシャル層ＥＰは形成されない。
なお、エピタキシャル層ＥＰは、半導体層ＳＭと同じ材料であるため一体化するが、本実施の形態では、発明の理解を容易にするため、エピタキシャル層ＥＰを矢印で示し、エピタキシャル層ＥＰと半導体層ＳＭとの境界を破線で示している。
図９は、ダミーサイドウォールスペーサＤＳＷおよびキャップ膜ＣＰの除去工程と、エクステンション領域ＥＸ１の形成工程とを示している。
まず、オフセットスペーサＯＳが削られ難い条件でエッチング処理を行うことによって、領域Ａｎおよび領域Ａｐにおいて、ダミーサイドウォールスペーサＤＳＷおよびキャップ膜ＣＰを除去する。また、ダミーサイドウォールスペーサＤＳＷおよびキャップ絶縁膜ＣＰは、同じ材料により形成されていたので、これらを同時に除去することができる。従って、マスクの追加を行う必要がないので、製造工程を簡略化することができる。
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域Ａｎにおいて、ゲート電極Ｇ１の両側の半導体層ＳＭおよびエピタキシャル層ＥＰにｎ型のエクステンション領域（不純物領域）ＥＸ１を形成する。エクステンション領域ＥＸ１は、領域Ａｎおよび領域ＴＡｐにおいて、例えば、リン（Ｐ）またはヒ素（Ａｓ）をイオン注入することにより形成する。エクステンション領域ＥＸ１は、ＭＩＳＦＥＴ１Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。なお、エクステンション領域ＥＸ１は、領域ＴＡｐのエピタキシャル層ＥＰの表面にも形成されるが、領域ＴＡｐには、エクステンション領域ＥＸ１を形成しなくともよい。
次に、図１０に示すように、エクステンション領域ＥＸ２を形成する。フォトリソグラフィ法およびイオン注入法を用いて、領域Ａｐにおいて、ゲート電極Ｇ２の両側の半導体層ＳＭおよびエピタキシャル層ＥＰにｐ型のエクステンション領域（不純物領域）ＥＸ２を形成する。エクステンション領域ＥＸ２は、領域Ａｐおよび領域ＴＡｎにおいて、例えば、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）をイオン注入することにより形成する。エクステンション領域ＥＸ２は、ＭＩＳＦＥＴ２Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。なお、エクステンション領域ＥＸ２は、領域ＴＡｎのエピタキシャル層ＥＰの表面にも形成されるが、領域ＴＡｎには、エクステンション領域ＥＸ２を形成しなくともよい。
図１１は、サイドウォールスペーサＳＷ、拡散領域Ｄ１、Ｄ２、および、シリサイド層ＳＩの形成工程を示している。
まず、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜を形成する。続いて、この絶縁膜に対して異方性エッチングを行うことで、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの側面に、オフセットスペーサＯＳを介して、サイドウォールスペーサＳＷを形成する。
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域Ａｎのエピタキシャル層ＥＰおよび半導体層ＳＭ、並びに、領域ＴＡｐのエピタキシャル層ＥＰに、ｎ型の拡散領域（不純物領域）Ｄ１を形成し、領域Ａｐのエピタキシャル層ＥＰおよび半導体層ＳＭ、並びに、領域ＴＡｎのエピタキシャル層ＥＰに、ｐ型の拡散領域（不純物領域）Ｄ２を形成する。ｎ型の拡散領域Ｄ１は、領域Ａｎおよび領域ＴＡｐにおいて、例えば、リン（Ｐ）またはヒ素（Ａｓ）をイオン注入することにより形成し、ｐ型の拡散領域Ｄ２は、領域Ａｐおよび領域ＴＡｎにおいて、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）をイオン注入することにより形成する。
領域Ａｎにおいて、ｎ型の拡散領域Ｄ１は、エクステンション領域ＥＸ１よりも高い不純物濃度を有し、エクステンション領域ＥＸ１と接続し、ＭＩＳＦＥＴ１Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。
領域Ａｐにおいて、ｐ型の拡散領域Ｄ２は、エクステンション領域ＥＸ２よりも高い不純物濃度を有し、エクステンション領域ＥＸ２と接続し、ＭＩＳＦＥＴ２Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。
続いて、エクステンション領域ＥＸ１、ＥＸ２および拡散領域Ｄ１、Ｄ２に含まれる不純物を活性化させる目的で、半導体基板ＳＢに１０５０℃程度の熱処理を施す。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上に、低抵抗のシリサイド層ＳＩを形成する。
シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに６００〜７００℃程度の熱処理を施すことによって、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２を、金属膜と反応させる。これにより、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。
以上により、領域ＡｎにＭＩＳＦＥＴ１Ｔｒが形成され、領域ＡｐにＭＩＳＦＥＴ２Ｔｒが形成される。
図１１の製造工程後、層間絶縁膜ＩＬ１、ＩＬ２、プラグＰＧおよび配線Ｍ１を形成することで、図１に示す半導体装置が製造される。
まず、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ１の形成後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨することもできる。
次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ１内にコンタクトホールを形成し、コンタクトホール内にタングステン（Ｗ）など主体とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内に複数のプラグＰＧを形成する。各領域に形成されたプラグＰＧは、シリサイド層ＳＩを介して、拡散領域Ｄ１、Ｄ２に接続される。なお、ゲート電極Ｇ１、Ｇ２もプラグＰＧと接続されるが、本実施の形態ではその図示を省略する。
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ２内にプラグＰＧと接続する配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここではその説明および図示は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜本実施の形態の半導体装置の製造方法の特徴＞
本実施の形態の半導体装置の製造方法の特徴は、グランドプレーン領域ＧＰ１は、ｐ型不純物であるホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）と、不活性なドーパントである窒素（Ｎ）と、をイオン注入して形成し、グランドプレーン領域ＧＰ２は、ｎ型不純物であるリン（Ｐ）、ヒ素（Ａｓ）またはアンチモン（Ｓｂ）と、不活性なドーパントである炭素（Ｃ）またはフッ素（Ｆ）と、をイオン注入して形成するものである。
図１２および１３は、グランドプレーン領域ＧＰ１およびＧＰ２の深さ方向における不純物濃度分布を示す図面である。なお、図１２および１３は、エクステンション領域ＥＸ１、ＥＸ２および拡散領域Ｄ１、Ｄ２に含まれる不純物を活性化するための熱処理が完了した後の状態を示している。
図１２において、（ａ）は本実施の形態である、ホウ素（Ｂ）および窒素（Ｎ）をイオン注入した場合の濃度分布であり、（ｂ）は比較例である、ホウ素（Ｂ）をイオン注入した場合の濃度分布である。比較例の（ｂ）では、絶縁層ＢＸ直下の不純物濃度が低くなっている。その理由は、ゲート絶縁膜ＧＦ１形成時の熱酸化工程で、イオン注入したホウ素（Ｂ）が、絶縁層ＢＸ中へ偏析するためである。一方、イオン注入されたホウ素（Ｂ）は、絶縁層ＢＸ直下にパイルアップする。パイルアップとは、ホウ素（Ｂ）のイオン注入に伴って発生した格子間欠陥が、その後の熱処理で、シリコン基板界面（絶縁層ＢＸとグランドプレーン領域ＧＰ１との界面）に取り込まれる際に、ホウ素（Ｂ）が追随してシリコン基板界面近傍に集まる現象である。パイルアップは、イオン注入された全ての不純物に対して発生する現象である。しかしながら、ホウ素（Ｂ）の場合、パイルアップ量に比べ偏析量が多いため、図１２に示すように、絶縁層ＢＸ直下の不純物濃度が低下してしまう。絶縁層ＢＸ直下の不純物濃度が低下すると、前述のとおり、ＭＩＳＦＥＴ１Ｔｒの動作時に、絶縁層ＢＸ直下に反転層が形成され、ＭＩＳＦＥＴ１Ｔｒの特性が時定数を持つこととなる。
これに対して、本実施の形態の（ａ）では、絶縁層ＢＸ直下の不純物濃度を比較例よりも高くできる。本実施の形態では、グランドプレーン領域ＧＰ１形成工程において、ホウ素（Ｂ）と不活性元素である窒素（Ｎ）とをイオン注入することで、パイルアップを助長させる。つまり、窒素（Ｎ）を高いドーズ量でイオン注入することで、シリコン基板中に過剰な格子間欠陥を導入し、熱処理時のパイルアップを助長させて、絶縁層ＢＸ直下の不純物濃度を増加させている。こうして、反転層の形成を防止することができる。ここで、不活性元素としては、窒素（Ｎ）の他に、炭素（Ｃ）またはフッ素（Ｆ）等が挙げられるが、窒素（Ｎ）を用いるのが好適である。なぜなら、炭素（Ｃ）またはフッ素（Ｆ）に比べ窒素（Ｎ）は過剰な格子間欠陥をトラップしにくい性質を持つからである。
また、図１３において、（ｃ）は本実施の形態である、リン（Ｐ）および炭素（Ｃ）をイオン注入した場合の濃度分布であり、（ｄ）は比較例である、リン（Ｐ）をイオン注入した場合の濃度分布である。本実施の形態では、グランドプレーン領域ＧＰ２形成工程において、リン（Ｐ）と不活性元素である炭素（Ｃ）とをイオン注入することで、過渡的増速拡散によるリン（Ｐ）の深さ方向への拡散を抑制することができ、絶縁層ＢＸ直下（例えば、絶縁層ＢＸからおよそ０．１μｍの範囲）の平均不純物濃度を比較例よりも向上することができる。したがって、絶縁層ＢＸ直下の反転層の形成を防止することができる。また、不活性元素としては、窒素（Ｎ）よりも、炭素（Ｃ）またはフッ素（Ｆ）を用いるのが好適である。なぜなら、炭素（Ｃ）またはフッ素（Ｆ）は、窒素（Ｎ）よりも低いドーズ量で格子間欠陥と反応してクラスタを形成してリン（Ｐ）をトラップすることが可能であるからである。したがって、不活性元素を高ドーズ量でイオン注入した場合に発生する過剰な格子間欠陥の導入によるリン（Ｐ）の過渡的増速拡散を防止できる。
また、本実施の形態によれば、ｎチャネル型のＭＩＳＦＥＴ１Ｔｒにおいて、チャネル幅の減少に伴い閾値が減少する現象（いわゆる「狭チャネル効果」）を低減することができる。図１４は、比較例であるＭＩＳＦＥＴのゲート幅方向における断面図であり、図１５は、ＭＩＳＦＥＴのゲート幅と閾値の関係を示す図面である。図１５において、（ｅ）は本実施の形態のＭＩＳＦＥＴ１Ｔｒの特性を示し、（ｆ）は図１４の比較例のＭＩＳＦＥＴの特性を示している。
前述のとおり、グランドプレーン領域を形成するためにイオン注入されたホウ素（Ｂ）が、熱処理工程を経ることにより、絶縁層ＢＸに偏析するため、不純物濃度が低下する。さらに、図１４に示すように、グランドプレーン領域の両端部（ＧＰ１Ｌと表示）の不純物濃度は、中央部（ＧＰ１と表示）に比べ、より低下する。なぜなら、グランドプレーン領域の両端部では、ホウ素（Ｂ）が絶縁層ＢＸだけでなく素子分離部ＳＴＩにも偏析するためである。したがって、比較例のＭＩＳＦＥＴでは、ゲート幅方向の両端部における閾値が中央部に比べて低下するため、図１５の（ｆ）に示すように、ＭＩＳＦＥＴの閾値が低下してしまう。
これに対して、本実施の形態では、上記の通り、ホウ素（Ｂ）と不活性元素である窒素（Ｎ）とをイオン注入することで、パイルアップを助長し、ゲート幅方向の両端部の不純物濃度も向上することができるため、上記の狭チャネル効果を低減することができ、図１５の（ｅ）に示す特性を得ることができる。つまり、ＭＩＳＦＥＴ１Ｔｒの閾値の低下を防止できる。
＜変形例＞
図１７および図１８は、変形例である、半導体装置の製造工程を示す断面図である。上記実施の形態とは、グランドプレーン領域ＧＰ１およびＧＰ２の形成工程が異なる。上記実施の形態では、ｐ型のウェル領域ＰＷ、グランドプレーン領域ＧＰ１、ｎ型のウェル領域ＮＷ、グランドプレーン領域ＧＰ２の順に形成した。本実施の形態では、グランドプレーン領域ＧＰ１の形成工程を、エクステンション領域ＥＸ１形成後に実施し、グランドプレーン領域ＧＰ２の形成工程を、エクステンション領域ＥＸ２形成後に実施している。グランドプレーン領域ＧＰ１およびＧＰ２の形成は、上記実施の形態と同様である。ただし、ゲート電極Ｇ１およびＧ２ならびにエピタキシャル層ＥＰ等を貫通させるため、イオン注入のエネルギーを上記実施の形態に比べ高く設定している。なお、グランドプレーン領域ＧＰ１の形成後にグランドプレーン領域ＧＰ２を形成する例で説明したが、それらの形成順序を逆にしても良い。
以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ｔｒ、２Ｔｒ ＭＩＳＦＥＴ
Ａｎ、Ａｐ 領域
ＢＸ 絶縁層
ＣＰ キャップ膜
Ｄ１、Ｄ２ 拡散領域（半導体領域、不純物領域）
ＤＮＷ ウェル領域
ＤＳＷ ダミーサイドウォールスペーサ
ＥＰ エピタキシャル層（半導体層）
ＥＸ１、ＥＸ２ エクステンション領域（半導体領域、不純物領域）
Ｇ１、Ｇ２ ゲート電極
ＧＦ１、ＧＦ２ ゲート絶縁膜
ＧＰ１、ＧＰ１Ｌ、ＧＰ２ グランドプレーン領域（半導体領域、不純物領域）
ＩＬ１，ＩＬ２ 層間絶縁膜
Ｍ１ 配線
ＮＷ ウェル領域
ＯＳ オフセットスペーサ
ＰＧ プラグ（プラグ電極）
ＰＷ ウェル領域
ＳＢ 半導体基板
ＳＩ シリサイド層
ＳＭ 半導体層
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
ＴＡｎ、ＴＡｐ 領域

Claims (13)

  1. （ａ）ｎ型の第１ＭＩＳＦＥＴが形成される第１領域とｐ型の第２ＭＩＳＦＥＴが形成される第２領域とを含む半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを準備する工程、
    （ｂ）前記第１領域において、前記半導体基板に前記ｐ型の不純物と窒素とをイオン注入して第１半導体領域を形成する工程、
    （ｃ）前記第２領域において、前記半導体基板に前記ｎ型の不純物と炭素またはフッ素の一方とをイオン注入して第２半導体領域を形成する工程、
    （ｄ）前記第１領域に前記第１ＭＩＳＦＥＴを形成する工程、
    （ｅ）前記第２領域に前記第２ＭＩＳＦＥＴを形成する工程、
    を有する半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第１半導体領域および前記第２半導体領域は、それぞれ、前記絶縁層に接触している、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記半導体層の不純物濃度は、１×１０１３ｃｍ−３以下である、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記半導体層の膜厚は、１０〜２０ｎｍである、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記絶縁層の膜厚は、１０〜２０ｎｍである、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ−１）前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
    （ｄ−２）前記第１ゲート電極の両端において、前記半導体層に前記ｎ型の第３半導体領域を形成する工程、
    を含み、
    前記（ｅ）工程は、
    （ｅ−１）前記半導体層上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
    （ｅ−２）前記第２ゲート電極の両端において、前記半導体層に前記ｐ型の第４半導体領域を形成する工程、
    を含む、半導体装置の製造方法。
  7. （ａ）ｎ型の第１ＭＩＳＦＥＴが形成される第１領域とｐ型の第２ＭＩＳＦＥＴが形成される第２領域とを含む半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを準備する工程、
    （ｂ）前記第１領域において、前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
    （ｃ）前記第２領域において、前記半導体層上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
    （ｄ）前記（ｂ）工程の後に、前記第１領域において、前記半導体基板に前記ｐ型の不純物と窒素とをイオン注入して第１半導体領域を形成する工程、
    （ｅ）前記（ｃ）工程の後に、前記第２領域において、前記半導体基板に前記ｎ型の不純物と炭素またはフッ素の一方とをイオン注入して第２半導体領域を形成する工程、
    （ｆ）前記（ｄ）工程の後に、前記第１ゲート電極の両端において、前記半導体層に前記ｎ型の第３半導体領域を形成する工程、
    （ｇ）前記（ｅ）工程の後に、前記第２ゲート電極の両端において、前記半導体層に前記ｐ型の第４半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記（ｄ）工程の後に、前記（ｅ）工程を実施する、半導体装置の製造方法。
  9. 請求項７に記載の半導体装置の製造方法において、
    前記（ｂ）工程と前記（ｄ）工程との間に、
    （ｈ）前記第１ゲート電極の両端において、前記半導体層に前記ｎ型の第５半導体領域を形成する工程、
    前記（ｃ）工程と前記（ｅ）工程との間に、
    （ｉ）前記第２ゲート電極の両端において、前記半導体層に前記ｐ型の第６半導体領域を形成する工程、
    を有し、
    前記第５半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも低く、
    前記第６半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低い、半導体装置の製造方法。
  10. 請求項７に記載の半導体装置の製造方法において、
    前記第１半導体領域および前記第２半導体領域は、それぞれ、前記絶縁層に接触している、半導体装置の製造方法。
  11. 請求項７に記載の半導体装置の製造方法において、
    前記半導体層の不純物濃度は、１×１０１３ｃｍ−３以下である、半導体装置の製造方法。
  12. 請求項７に記載の半導体装置の製造方法において、
    前記半導体層の膜厚は、１０〜２０ｎｍである、半導体装置の製造方法。
  13. 請求項７に記載の半導体装置の製造方法において、
    前記絶縁層の膜厚は、１０〜２０ｎｍである、半導体装置の製造方法。
JP2017226708A 2017-11-27 2017-11-27 半導体装置の製造方法 Pending JP2019096814A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017226708A JP2019096814A (ja) 2017-11-27 2017-11-27 半導体装置の製造方法
TW107131101A TWI773819B (zh) 2017-11-27 2018-09-05 半導體裝置之製造方法
US16/129,592 US10804164B2 (en) 2017-11-27 2018-09-12 Method of manufacturing semiconductor device
CN201811431496.2A CN109994419B (zh) 2017-11-27 2018-11-26 制造半导体设备的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017226708A JP2019096814A (ja) 2017-11-27 2017-11-27 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2019096814A true JP2019096814A (ja) 2019-06-20

Family

ID=66632673

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017226708A Pending JP2019096814A (ja) 2017-11-27 2017-11-27 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US10804164B2 (ja)
JP (1) JP2019096814A (ja)
CN (1) CN109994419B (ja)
TW (1) TWI773819B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10553494B2 (en) * 2016-11-29 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown resistant semiconductor apparatus and method of making same
CN109686663A (zh) * 2018-12-27 2019-04-26 上海华力微电子有限公司 一种半导体结构及其制造方法
US11652143B2 (en) * 2019-03-28 2023-05-16 Intel Corporation III-N transistors integrated with thin-film transistors having graded dopant concentrations and/or composite gate dielectrics

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4772183B2 (ja) * 2000-11-30 2011-09-14 ルネサスエレクトロニクス株式会社 半導体装置
US6844227B2 (en) * 2000-12-26 2005-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
JP2002270849A (ja) * 2001-03-13 2002-09-20 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3646723B2 (ja) * 2003-08-12 2005-05-11 セイコーエプソン株式会社 半導体装置の製造方法
JP2006059843A (ja) 2004-08-17 2006-03-02 Toshiba Corp 半導体装置とその製造方法
JP2007173356A (ja) * 2005-12-20 2007-07-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2007335834A (ja) * 2006-05-15 2007-12-27 Toshiba Corp 半導体装置およびその製造方法
US7781288B2 (en) * 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function
JP5315784B2 (ja) * 2008-05-14 2013-10-16 日本電気株式会社 半導体装置
FR2935067B1 (fr) * 2008-08-14 2011-02-25 Commissariat Energie Atomique Procede de fabrication d'une structure semi-conductrice plan de masse enterre
JP2010153501A (ja) * 2008-12-24 2010-07-08 Renesas Technology Corp 半導体装置の製造方法
JP2011009571A (ja) 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012256668A (ja) * 2011-06-08 2012-12-27 Panasonic Corp 半導体装置及びその製造方法
JP5852459B2 (ja) * 2012-02-10 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015008206A (ja) * 2013-06-25 2015-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9263569B2 (en) * 2013-08-05 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. MISFET device and method of forming the same
JP6359401B2 (ja) 2014-09-24 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6407651B2 (ja) * 2014-10-01 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN109994419A (zh) 2019-07-09
TW201926546A (zh) 2019-07-01
US10804164B2 (en) 2020-10-13
CN109994419B (zh) 2024-11-26
TWI773819B (zh) 2022-08-11
US20190164847A1 (en) 2019-05-30

Similar Documents

Publication Publication Date Title
US12295157B2 (en) Method for manufacturing semiconductor device with recess, epitaxial growth and diffusion
US8557666B2 (en) Methods for fabricating integrated circuits
US10559500B2 (en) Method of manufacturing a semiconductor device with wider sidewall spacer for a high voltage MISFET
JPWO2006006438A1 (ja) 半導体装置及びその製造方法
US8710549B2 (en) MOS device for eliminating floating body effects and self-heating effects
CN102013424A (zh) 集成电路及其制法
JP5614184B2 (ja) 半導体装置の製造方法
JP6363895B2 (ja) 半導体装置の製造方法
CN109585565B (zh) 半导体器件及其制造方法
TWI773819B (zh) 半導體裝置之製造方法
US10283527B2 (en) Method of manufacturing semiconductor device
US11646361B2 (en) Electrical isolation structure using reverse dopant implantation from source/drain region in semiconductor fin
JP6543392B2 (ja) 半導体装置
JP2002270824A (ja) 半導体集積回路装置の製造方法
JP2007180354A (ja) 半導体装置及びその製造方法