JP2019201230A - 半導体集積回路の製造方法 - Google Patents

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【課題】高耐圧ＩＣにおいて複雑な工程を必要とせずに寄生素子の動作を抑制することができ、ノイズ耐量が大きく、信頼性向上を図ることが可能な半導体集積回路の製造方法を提供する。【解決手段】第１導電型の第１ウエル領域２、第１ウエル領域２上部の第２導電型の第２ウエル領域３、第１ウエル領域２直下の第２導電型の半導体基板１の下部で第１ウエル領域２から離間し、半導体基板１よりも高不純物濃度の第２導電型の第１電流抑制層２１、第１電流抑制層２１の下の第１導電型の第２電流抑制層２２を備えた半導体集積回路の製造方法であって、第１電流抑制層２１を形成するために半導体基板１の下面に対し加速電圧及び射影飛程を調整して第２導電型の不純物イオンを注入する第１イオン注入工程と、第２電流抑制層２２を形成するために半導体基板１の下面に対し加速電圧及び射影飛程を調整して第１導電型の不純物イオンを注入する第２イオン注入工程を含む。【選択図】図３

Description

本発明は、電力用スイッチング素子の制御用ＩＣとして用いることのできる高耐圧ＩＣ（以下、「ＨＶＩＣ」と称する）として機能する電力用の半導体集積回路に関する。
主に低容量のインバータでは、電力変換用ブリッジ回路の電力用スイッチング素子をＨＶＩＣにより駆動・制御している。ＨＶＩＣは、一般に、ハイサイド駆動回路、ローサイド駆動回路、レベルシフタ、制御回路等を備えている。ＨＶＩＣは、入力端子から入力された信号に応じて、電力用スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。電力変換用ブリッジ回路では、ＨＶＩＣからの信号を受けた高圧側及び低圧側の電力用スイッチング素子がそれぞれ動作することで電力変換を行う。
高圧側電力用スイッチング素子を駆動するハイサイド駆動回路は、例えばｐＭＯＳトランジスタとｎＭＯＳトランジスタとからなるＣＭＯＳ（相補型ＭＯＳ）回路で構成することが可能である。ハイサイド駆動回路は、ＶＳ電位を基準電位とし、ＶＢ電位を電源電位として動作し、レベルシフト回路から受け取った信号を元に出力端子から駆動信号を出力する。ＶＢ電位はＨＶＩＣに印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ等でＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、電力変換用ブリッジ回路の高圧側電力用スイッチング素子と低圧側電力用スイッチング素子との接続点である出力ノード部の電位であり、電力変換の過程で０Ｖから数百Ｖの間で変化し、マイナスの電位になる場合もある。
このようなＨＶＩＣにおいては、電力用スイッチング素子の動作によって生じる様々なノイズが入力されることがある。このため、ノイズに耐えて誤動作や動作不能を起こさないノイズ耐量を実現し、高い信頼性を確保することがＨＶＩＣの設計では重要である。ノイズ耐量を上げるには寄生素子の動作抑制が必要であり、特にハイサイド回路領域直下（ｎＭＯＳトランジスタ駆動回路周辺）の基板縦方向に形成される寄生素子の動作抑制が重要である。これは、基板縦方向の寄生素子は面積が大きく、大電流が流れ易いためである。
なお、特許文献１には、ｐ型半導体基板とｎ型半導体層との間にｎ型高濃度埋込領域を設けることにより、寄生ｐｎｐトランジスタの動作を抑制する技術が開示されている。また、特許文献２には、ｎ型ウエル領域にクランプ用のｐＭＯＳトランジスタを設けることにより、負電圧サージによる寄生ｐｎｐバイポーラトランジスタの動作を抑制する技術が開示されている。
特開２００４−４７９３７号公報 ＷＯ２０１４／０５８０２８号公報
上記問題に鑑み、本発明は、ＨＶＩＣにおいて、複雑な工程を必要とせずに、寄生素子の動作を抑制することができ、ノイズ耐量が大きく、信頼性向上を図ることが可能な半導体集積回路の製造方法を提供することを目的とする。
本発明の一態様は、第１導電型の第１ウエル領域と、第１ウエル領域の上部に設けられた第２導電型の第２ウエル領域と、第１ウエル領域の直下の第２導電型の半導体基板の下部に第１ウエル領域から離間して設けられ、半導体基板よりも高不純物濃度の第２導電型の第１電流抑制層と、第１電流抑制層下に半導体基板の下面に露出するように設けられた第１導電型の第２電流抑制層とを備えた半導体集積回路の製造方法であって、（ａ）第１電流抑制層を形成するために、半導体基板の下面に対し、加速電圧及び射影飛程を調整して第２導電型の不純物イオンを注入する第１イオン注入工程と、（ｂ）第２電流抑制層を形成するために、半導体基板の下面に対し、加速電圧及び射影飛程を調整して第１導電型の不純物イオンを注入する第２イオン注入工程とを含む半導体集積回路の製造方法であることを要旨とする。また、本発明の他の態様は、第１導電型の第１ウエル領域と、第１ウエル領域の上部に設けられた第２導電型の第２ウエル領域と、第１ウエル領域の直下の第２導電型の半導体基板の下部に第１ウエル領域から離間して設けられ、半導体基板よりも高不純物濃度の第２導電型の第１電流抑制層と、第１電流抑制層下に半導体基板の下面に露出するように設けられた第１導電型の第２電流抑制層とを備えた半導体集積回路の製造方法であって、（ａ）半導体基板の下面に対し、第１電流抑制層を形成するための第２導電型の不純物イオンを注入する第１イオン注入工程と、（ｂ）第１イオン注入工程により注入された不純物イオンを活性化させ、第１電流抑制層を形成する工程と、（ｃ）半導体基板の下面に対し、第２電流抑制層を形成するための第１導電型の不純物イオンを第１電流抑制層よりも浅い射影飛程で注入する第２イオン注入工程と、（ｄ）第２イオン注入工程により注入された不純物イオンを活性化させ、第２電流抑制層を形成する工程とを含む半導体集積回路の製造方法であることを要旨とする。
本発明によれば、ＨＶＩＣにおいて、複雑な工程を必要とせずに、寄生素子の動作を抑制することができ、ノイズ耐量が大きく、信頼性向上を図ることが可能な半導体集積回路の製造方法を提供することができる。
本発明の第１の実施形態に係る半導体集積回路の概略構成を示す回路図である。 本発明の第１の実施形態に係る半導体集積回路のハイサイド回路領域に着目した平面レイアウトを示す要部平面図である。 図２のＩＩ−ＩＩ線に沿った断面構造を示す要部断面図である。 本発明の第１の実施形態に係る半導体集積回路において、空乏層の拡がりを示す要部断面図である。 本発明の第１の実施形態に係る半導体集積回路を配線基板上に実装した状態を示す要部断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体集積回路の断面構造の一例を示す要部断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体集積回路の断面構造の他の一例を示す要部断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体集積回路の断面構造の更に他の一例を示す要部断面図である。 本発明の第１の実施形態の第２の変形例に係る半導体集積回路の断面構造の一例を示す要部断面図である。 本発明の第１の実施形態の第３の変形例に係る半導体集積回路の断面構造の一例を示す要部断面図である。 本発明の第２の実施形態に係る半導体集積回路の断面構造を示す要部断面図である。 本発明の第３の実施形態に係る半導体集積回路の断面構造を示す要部断面図である。 本発明の第４の実施形態に係る半導体集積回路の概略構成を示す回路図である。 本発明の第４の実施形態に係る半導体集積回路を用いた降圧コンバータの概略構成を示す回路図である。 比較例に係る半導体集積回路の断面構造を示す要部断面図である。
以下において、本発明の第１〜第４の実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
本明細書において、「第１主電極領域」「第３主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」「第４主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。
即ち、「第１主電極領域」「第３主電極領域」がソース領域であれば、「第２主電極領域」「第４主電極領域」はドレイン領域を意味する。「第１主電極領域」「第３主電極領域」がエミッタ領域であれば、「第２主電極領域」「第４主電極領域」はコレクタ領域を意味する。「第１主電極領域」「第３主電極領域」がアノード領域であれば、「第２主電極領域」「第４主電極領域」はカソード領域を意味する。以下の第１乃至第４の実施形態では、絶縁ゲート型トランジスタを集積化したパワーＩＣに着目して説明するので、便宜上、ソース領域を「第１主電極領域」「第３主電極領域」、ドレイン領域を「第２主電極領域」「第４主電極領域」と呼ぶが、選択の問題であり、ソース領域が「第２主電極領域」「第４主電極領域」等であっても構わない。
以下の第１乃至第４の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書及び添付図面においては、ｎやｐに上付き文字で付す＋及びは、＋及びの付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
更に、以下の説明において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体集積回路の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る半導体集積回路４０は、制御回路３１、レベルシフト回路３２、ハイサイド駆動回路３３及びローサイド駆動回路（図示せず）等を備えたパワーＩＣである。第１の実施形態に係る半導体集積回路４０は、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部５０を駆動する高耐圧のパワーＩＣである。第１の実施形態に係る半導体集積回路４０は、入力端子４１から入力された信号に応じて、電力変換部５０を構成する電力用スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子４２から出力する。
図１に示すように、電力変換部５０は、高圧側電力用スイッチング素子（以下において「高圧側スイッチング素子」と略記する。）Ｓ１と、低圧側電力用スイッチング素子（以下において「低圧側スイッチング素子」と略記する。）Ｓ２とを直列に接続して出力回路を構成している。図１においては、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２がそれぞれＩＧＢＴである場合を例示しているが、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２はＩＧＢＴに限定されるものではなく、他の電力用スイッチング素子でも構わない。高圧側スイッチング素子Ｓ１には還流ダイオードＦＷＤ１が並列に逆接続され、低圧側スイッチング素子Ｓ２には、還流ダイオードＦＷＤ２が並列に逆接続されている。
高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は、正極側である高圧の主電源ＨＶと、主電源ＨＶの負極側であるグランド（ＧＮＤ）電位との間に直列で接続されている。第２電位としてのＶＳ電位が印加されるＶＳ端子４３は、高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２との接続点５１に接続される。接続点５１は、電力変換用ブリッジ回路の一相分である電力変換部５０の出力点である。接続点５１とＧＮＤ電位との間には、低圧側スイッチング素子Ｓ２が接続される。接続点５１には負荷５７として例えばモータ等が接続される。
半導体集積回路４０の動作中、ＶＳ端子４３に印加されるＶＳ電位は、出力回路を構成する高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２とが相補にオン・オフされることによって、主電源ＨＶの高電位側電位（例えば４００Ｖ程度）と低電位側電位（ＧＮＤ電位）との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。
ハイサイド駆動回路３３は、ゲート駆動回路３４を備えている。ゲート駆動回路３４は、第１能動素子として例えばｎＭＯＳトランジスタ（以下において「ｎＭＯＳ」と略記する。）３６と、第２能動素子として例えばｐＭＯＳトランジスタ（以下において「ｐＭＯＳ」と略記する。）３５とのＣＭＯＳ回路で構成されている。具体的には、ｐＭＯＳ３５のソースはＶＢ端子４４に接続され、ｐＭＯＳ３５のドレインはｎＭＯＳ３６のドレインに接続されている。ｎＭＯＳ３６のソースはＶＳ端子４３に接続されている。
ゲート駆動回路３４は、ＶＳ端子４３に印加されるＶＳ電位を基準電位とし、ＶＢ端子４４に印加される第１電位としてのＶＢ電位を電源電位として動作し、レベルシフト回路３２から受け取った信号を元に出力端子４２から駆動信号を出力して高圧側スイッチング素子Ｓ１を駆動する。
制御回路３１は、ＧＮＤ（グランド）端子４６に印加されるＧＮＤ電位を基準電位とし、ＶＣＣ端子４５に印加されるＶＣＣ電位を電源電位として動作し、高圧側スイッチング素子Ｓ１をオン・オフするためのハイサイド側のオン・オフ信号、及び低圧側スイッチング素子をオン・オフするためのローサイド側のオン・オフ信号を生成する。ＧＮＤ電位は共通電位である。
レベルシフト回路３２は、制御回路３１によって生成されたローサイドレベルのオン・オフ信号を、ハイサイド側で用いるハイサイドレベルのオン・オフ信号に変換する。
第１の実施形態に係る半導体集積回路４０では、高圧側スイッチング素子Ｓ１を駆動する場合、制御回路３１によって高圧側スイッチング素子Ｓ１をオン・オフするためのローサイドレベルのオン・オフ信号が生成される。このローサイドレベルのオン・オフ信号は、レベルシフト回路３２によりハイサイドレベルのオン・オフ信号に変換された後、ハイサイド駆動回路３３に入力される。
制御回路３１からハイサイド駆動回路３３に入力されたオン・オフ信号は、ゲート駆動回路３４を介して高圧側スイッチング素子Ｓ１のゲートに入力される。高圧側スイッチング素子Ｓ１は、制御回路３１からのオン・オフ信号に基づいてオン・オフされる。
ＶＣＣ端子４５とＶＢ端子４４との間には外付け素子としてのブートストラップダイオード５５が接続される。ＶＢ端子４４とＶＳ端子４３との間には外付け素子としてのブートストラップコンデンサ５６が接続される。これらのブートストラップダイオード５５及びブートストラップコンデンサ５６は、高圧側スイッチング素子Ｓ１の駆動電源を生成する。
ＶＢ電位は半導体集積回路４０に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ５６でＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、電力変換用ブリッジ回路の高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２との接続点（出力ノード部）５１の電位であり、電力変換の過程で０Ｖから数百Ｖの間で変化し、マイナスの電位になる場合もある。
次に、第１の実施形態に係る半導体集積回路４０の具体的な構造について説明する。図２及び図３に示すように、第１の実施形態に係る半導体集積回路４０は、第２導電型（ｐ−型）の半導体基板１に自己分離型ＩＣプロセスによって作製された素子分離構造によってパワーＩＣを構成している。半導体基板１は例えば比抵抗が１００Ωｃｍ程度以上の単結晶シリコン基板で構成されている。
図３に示すように、半導体基板１の主面側である上面側の上部（表層部）には第１導電型（ｎ型）の第１ウエル領域２が選択的に設けられ、第１ウエル領域２の上部には第２導電型（ｐ−型）の第２ウエル領域３が選択的に埋め込まれている。半導体基板１の上部には第１導電型（ｎ−型）の耐圧領域４及び第２導電型（ｐ−型）の分離領域５が選択的に設けられている。第１及び第２ウエル領域２，３の各々は、半導体基板１のハイサイド回路領域１Ａに設けられている。第１ウエル領域２は、例えば１×１０１４〜１×１０１７／ｃｍ３程度の不純物濃度で形成されている。第２ウエル領域３は、例えば１×１０１４〜１×１０１８／ｃｍ３程度の不純物濃度で形成されている。
図２及び図３に示すように、第１ウエル領域２は、耐圧領域４で周囲を囲まれ、且つ耐圧領域４と接している。耐圧領域４は、分離領域５で周囲を囲まれ、且つ分離領域５と接している。即ち、耐圧領域４は、第１ウエル領域２と分離領域５との間に設けられ、第１ウエル領域２及び分離領域５の各々と接している。耐圧領域４は、第１ウエル領域２よりも低い不純物濃度で形成されている。分離領域５は、半導体基板１よりも高い不純物濃度で形成されている。
図３に示すように、ｐＭＯＳ３５は、ｎ型の第１ウエル領域２の上部に構成された能動素子である。ｎＭＯＳ３６は、ｐ型の第２ウエル領域３の上部に構成された能動素子である。第１ウエル領域２は半導体基板１からｐＭＯＳ３５を電気的に分離する分離領域であり、第２ウエル領域３は第１ウエル領域２からｎＭＯＳ３６を電気的に分離する分離領域である。
ｐＭＯＳ３５は、第１ウエル領域２の上部に選択的に設けられたｐ型の第１主電極領域（ソース領域）１２と、第１ウエル領域２の上部に第１ウエル領域２からなるチャネル形成領域を挟んで第１主電極領域１２から離間するように選択的に設けられたｐ型の第２主電極領域（ドレイン領域）１３とを有している。ｐＭＯＳ３５は、更に、チャネル形成領域の表面に選択的に設けられたゲート絶縁膜１６と、チャネル形成領域上にゲート絶縁膜１６を介して設けられたゲート電極１８とを有している。
ｎＭＯＳ３６は、第２ウエル領域３の上部に選択的に設けられたｎ型の第３主電極領域（ソース領域）６と、第２ウエル領域３の上部にチャネル形成領域を挟んで第３主電極領域６から離間するように選択的に設けられたｎ型の第４主電極領域（ドレイン領域）７とを有している。ｎＭＯＳ３６は、更に、第２ウエル領域３の表面に選択的に設けられたゲート絶縁膜１５と、チャネル形成領域上にゲート絶縁膜１５を介して設けられたゲート電極１７とを有している。
ゲート絶縁膜１５及び１６の各々は、例えば二酸化シリコン膜（ＳｉＯ２膜）で形成することが可能である。ゲート電極１７及び１８の各々は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ｐＭＯＳ３５の第１主電極領域１２及び第２主電極領域１３の各々は、第１ウエル領域２よりも高い不純物濃度で形成されている。ｎＭＯＳ３６の第３主電極領域６及び第４主電極領域７の各々は、第２ウエル領域３よりも高い不純物濃度で形成されている。
なお、二酸化シリコン膜としては、熱酸化法で形成する熱酸化膜や化学的気相成長（ＣＶＤ）法で形成する堆積酸化膜があるが、ＭＯＳトランジスタにおいては緻密性に優れた熱酸化膜をゲート絶縁膜１５，１６として用いることが好ましい。第１の実施形態では、ゲート絶縁膜１５，１６が二酸化シリコン膜からなるＭＯＳトランジスタを用いた場合で説明しているが、トランジスタとしては、ゲート絶縁膜が窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは窒化シリコン膜及び酸化シリコン膜等の積層膜で形成されたＭＩＳＦＥＴでも構わない。
図３に示すように、第１ウエル領域２の上部には、第１ウエル領域２よりも不純物濃度が高いｎ＋型の第１コンタクト領域８が選択的に設けられている。第１ウエル領域２及び耐圧領域４の上部には、第１ウエル領域２及び耐圧領域４に亘ってｎ＋型の第３コンタクト領域９が選択的に設けられている。第３コンタクト領域９は第１ウエル領域２及び耐圧領域４よりも高い不純物濃度で形成されている。第２ウエル領域３の上部には、第２ウエル領域３よりも不純物濃度が高いｐ＋型の第２コンタクト領域１４が選択的に設けられている。
図３に示すように、半導体基板１の上面上には、ゲート電極１７及び１８を覆うようにして層間絶縁膜２０が設けられている。層間絶縁膜２０上には、接地電極５ａ，第３主電極６ａ，第４主電極７ａ，第１コンタクト電極８ａ，第３コンタクト電極９ａ，第１主電極１２ａ，第２主電極１３ａ，第２コンタクト電極１４ａの各々が設けられている。これらの電極５ａ，６ａ，７ａ，８ａ，９ａ，１２ａ，１３ａ及び１４ａは、例えばアルミニウム膜やアルミニウム合金膜等で形成されている。
図３に示すように、接地電極５ａは、層間絶縁膜２０に埋め込まれた導電性プラグ５ｂを介して分離領域５と電気的に接続されている。第３主電極６ａは、層間絶縁膜２０に埋め込まれた導電性プラグ６ｂを介して半導体領域である第３主電極領域６と電気的に接続されている。第４主電極７ａは、層間絶縁膜２０に埋め込まれた導電性プラグ７ｂを介して半導体領域である第４主電極領域７と電気的に接続されている。
図３に示すように、第１コンタクト電極８ａは、層間絶縁膜２０に埋め込まれた導電性プラグ８ｂを介して第１コンタクト領域８と電気的に接続されている。第３コンタクト電極９ａは、層間絶縁膜２０に埋め込まれた導電性プラグ９ｂを介して第３コンタクト領域９と電気的に接続されている。
図３に示すように、第１主電極１２ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１２ｂを介して半導体領域である第１主電極領域１２と電気的に接続されている。第２主電極１３ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１３ｂを介して半導体領域である第２主電極領域１３と電気的に接続されている。第２コンタクト電極１４ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１４ｂを介して第２コンタクト領域１４と電気的に接続されている。
図１及び図３から分かるように、接地電極５ａは、図１に示すＧＮＤ端子４６と電気的に接続され、このＧＮＤ端子４６を介してＧＮＤ電位が印加される。第３主電極６ａ及び第２コンタクト電極１４ａは、図１に示すＶＳ端子４３と電気的に接続され、このＶＳ端子４３を介してＶＳ電位が印加される。第１コンタクト電極８ａ、第３コンタクト電極９ａ、第１主電極１２ａは、図１に示すＶＢ端子４４と電気的に接続され、このＶＢ端子４４を介してＶＢ電位が印加される。
即ち、分離領域５には基準電位としてのＧＮＤ電位が印加される。第１ウエル領域２及び耐圧領域４には、第１ウエル領域２及び耐圧領域４に亘って設けられた第３コンタクト領域９、及び第１ウエル領域２の内部に設けられた第１コンタクト領域８を介して、ＧＮＤ電位とは異なる第１電位としてのＶＢ電位が印加される。第２ウエル領域３には、第２コンタクト領域１４を介して、ＧＮＤ電位及びＶＢ電位とは異なる第２電位としてのＶＳ電位が印加される。ｐＭＯＳ３５の第１主電極領域１２にはＶＢ電位が印加され、ｎＭＯＳ３６の第３主電極領域６にはＶＳ電位が印加される。
図２に示すように、第１コンタクト領域８は、平面形状がＬ字形で形成され、ｐＭＯＳ３５のゲート幅方向（ゲート電極１８の長手方向）に沿って伸びる第１部分がｐＭＯＳ３５の第１主電極領域１２と接触し、第１部分からｐＭＯＳ３５のゲート長方向（ゲート電極１８の幅方向）に沿って伸びる第２部分がｐＭＯＳ３５の第１主電極領域１２及び第２主電極領域１３から離間するようにして配置されている。
図２に示すように、第２コンタクト領域１４は、平面形状がコの字形で形成され、ｎＭＯＳ３６を囲むようにして配置されている。第２コンタクト領域１４は、ｎＭＯＳ３６のゲート幅方向（ゲート電極１７の長手方向）に沿って伸びる第１部分がｎＭＯＳ３６の第３主電極領域６と接触し、この第１部分からｎＭＯＳ３６のゲート長方向（ゲート電極１７の幅方向）に沿って伸びる第２部分及びこの第２部分からｎＭＯＳ３６のゲート幅方向に沿って伸びる第３部分がｎＭＯＳ３６の第３主電極領域６及び第４主電極領域７から離間するようにして配置されている。
第３コンタクト領域９は、ｐＭＯＳ３５及びｎＭＯＳ３６の周囲を囲むようにして環状に延伸するリング状平面パターンで構成されている。
図３に示すように、半導体基板１の下部には、第１ウエル領域２から離間して、第２導電型（ｐ＋型）の第１電流抑制層２１が設けられている。第１電流抑制層２１は、詳細に図示していないが、半導体基板１の下面の全面に、半導体基板１の下面に平行に設けられており、第１ウエル領域２の底面全体と対向している。第１電流抑制層２１は、半導体基板１よりも高い不純物濃度で形成され、例えば１×１０１４〜１×１０２１／ｃｍ３程度の不純物濃度で形成されている。第１電流抑制層２１は、耐圧領域４及び分離領域５からも離間している。
更に、第１電流抑制層２１の下には、第１導電型（ｎ＋型）の第２電流抑制層２２が設けられている。第２電流抑制層２２の上面は第１電流抑制層２１と接しており、第２電流抑制層２２の下面は、半導体基板１の下面から露出している。第２電流抑制層２２は、詳細に図示していないが、半導体基板１の下面の全面に設けられており、第１ウエル領域２の底面全体と対向している。第２電流抑制層２２は、半導体基板１よりも高い不純物濃度で形成され、例えば１×１０１４〜１×１０２１／ｃｍ３程度の不純物濃度で形成されている。第２電流抑制層２２は、耐圧領域４及び分離領域５からも離間している。例えば、第１電流抑制層２１の厚さＴ１は、第２電流抑制層２２の厚さＴ２と同程度である。
第１電流抑制層２１及び第２電流抑制層２２の形成方法の一例としては、半導体基板１の裏面全面に、ホウ素（Ｂ）等のｐ型不純物イオンを高エネルギで注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、更に活性化されたｐ型不純物元素を所望の深さまで熱拡散し、第１電流抑制層２１を形成する。そして、半導体基板１の裏面全面に、砒素（Ａｓ）や燐（Ｐ）等のｎ型不純物イオンを、半導体基板１の裏面から見て第１電流抑制層２１よりも浅い射影飛程でイオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、第２電流抑制層２２を形成する。
即ち、第１の実施形態に係る半導体集積回路４０は、第１ウエル領域２の直下の半導体基板１の下部に第１ウエル領域２から離間して設けられた第１電流抑制層２１及び第２電流抑制層２２を備えている。したがって、第１ウエル領域２と半導体基板１の下面との間には第１電流抑制層２１と第２電流抑制層２２とのｐｎ接合界面部の拡散電位が存在し、電位差による電位障壁が存在する。
半導体集積回路４０の通常動作では、図４に示すように、ｐ−型の半導体基板１及びｐ−型の分離領域５と、ｎ型の第１ウエル領域２及びｎ−型の耐圧領域４とのｐｎ接合界面部で空乏層１０が生じる。空乏層１０が第１電流抑制層２１に接触すると耐圧劣化の要因となる。したがって、第１の実施形態に係る半導体集積回路４０において、半導体基板１の厚さｄｓｕｂは、空乏層１０が第１電流抑制層２１に接触しない厚さ、換言すれば空乏層１０が第１電流抑制層２１から離間する厚さになっている。なお、空乏層１０が第２電流抑制層２２に接触しなければ電流抑制の効果は得られるため、耐圧劣化を許容できる場合は空乏層１０が第１電流抑制層２１に接触する構造とすることもできる。
半導体集積回路４０では、耐圧仕様として主に６００Ｖ仕様と１２００Ｖ仕様とがある。ＶＳ電位が６００Ｖでの空乏層１０の長さｄｄｅｐは約１５０μｍ程度であり、ＶＳ電位が１２００Ｖでの空乏層１０の長さｄｄｅｐは約２００μｍ程度である。第１電流抑制層２１の厚さＴ１及び第２電流抑制層２２の厚さＴ２のそれぞれは約０．５μｍ程度から約２０μｍ程度である。第１ウエル領域２の深さは約１０μｍ程度であるので、第１ウエル領域２の深さを考慮し、空乏層１０が第１電流抑制層２１から離間するように半導体基板１の上面から第１電流抑制層２１までの厚さｄｓｕｂを設定する。
６００Ｖ仕様の場合は半導体基板１の厚さｄｓｕｂを１６０μｍ程度以上とすることが好ましい。１２００Ｖ仕様の場合は半導体基板１の厚さｄｓｕｂを２１０μｍ程度以上とすることが好ましい。また、別な表現をすると、第１ウエル領域２の底面と第１電流抑制層２１との間の距離Ｌ１を、６００Ｖ仕様の場合は約１５０μｍ程度以上とし、１２００Ｖ仕様の場合は約２００μｍ程度以上とすることが好ましい。
第１の実施形態に係る半導体集積回路４０は、図５に示すように、半導体チップ３０として配線基板７０に実装される。配線基板７０は、例えばセラミックス等の絶縁性材料からなるコア材７１の上面に導電性の金属材料からなるダイパッド７２及びワイヤ接続部７３が配置されている。ダイパッド７２及びワイヤ接続部７３は互いに一体に形成され、電気的に接続されている。コア材７１の上面には絶縁性の材料からなる保護膜７４が設けられており、保護膜７４に設けられた開口部からダイパッド７２及びワイヤ接続部７３がそれぞれ露出している。
半導体チップ３０は、半導体基板１の下面とダイパッド７２の上面との間に例えば導電性の銀ペーストからなる接着材８０を介してダイパッド７２に接着固定される。半導体チップ３０の上面にはＧＮＤ端子４６が設けられており、ＧＮＤ端子４６はボンディングワイヤ８１を介してワイヤ接続部７３と電気的に接続される。
図５には図示していないが、ダイパッド７２及びワイヤ接続部７３にはＧＮＤ電位が印加される。この場合、半導体基板１の下面にはＧＮＤ電位が印加されるので、第２電流抑制層２２もＧＮＤ電位が印加される。半導体基板１の下面のＧＮＤ電位印加は、配線基板７０に半導体チップ３０を実装した後、半導体チップ３０が浮遊容量として他の半導体チップや回路に影響しないようにすることや、半導体チップ３０での電源電位を安定化させる等の目的で実施される。
第１電位であるＶＢ電位及び第２電位であるＶＳ電位は、第１ウエル領域２と第２ウエル領域３との間のｐｎ接合界面部が半導体集積回路４０の通常動作で逆方向にバイアスされる電位である。
第１の実施形態に係る半導体集積回路４０は、自己分離型ＩＣプロセスが用いられている。自己分離型ＩＣプロセスによって作製された半導体集積回路４０では、図３に示すように、ハイサイド回路領域１Ａに、ｐ−型の第２ウエル領域３、ｎ型の第１ウエル領域２、ｐ−型の半導体基板１からなる寄生ｐｎｐバイポーラトランジスタ２９が形成される。寄生ｐｎｐバイポーラトランジスタ２９のベース、エミッタ、コレクタは、ＶＢ端子４４、ＶＳ端子４３、ＧＮＤ端子４６に夫々接続された状態となる。
半導体集積回路４０の通常動作では、電源電位であるＶＢ電位は中間電位であるＶＳ電位よりも高いため、寄生ｐｎｐバイポーラトランジスタ２９は動作しない。しかしながら、サージによりＶＢ電位がＶＳ電位よりもシリコンのｐｎ接合界面部の拡散電位である０．６Ｖ以上低下した場合、即ちＶＢ電位＜（ＶＳ電位−０．６［Ｖ］）の電位関係になった場合、寄生ｐｎｐバイポーラトランジスタ２９がオン状態となる。
ここで、ＶＢ電位＜（ＶＳ電位−０．６［Ｖ］）の電位関係になる理由を詳しく説明すると、図１に示すように、半導体集積回路４０で電力変換部５０を駆動する場合、例えばＶＢ端子４４とＶＳ端子４３との間に外付素子としてのブートストラップコンデンサ５６が接続される。ブートストラップコンデンサ５６に充電された電荷でＶＢ端子４４に印加されるＶＢ電位とＶＳ端子４３に印加されるＶＳ電位との電位差（ＶＢ−ＶＳ間電圧）を保っている。ＶＢ端子４４には、ブートストラップダイオード５５、その他の配線等が接続される。ＶＳ端子４３には、負荷５７、その他の配線等が接続される。
ＶＢ端子４４とＶＳ端子４３とでは接続される物が異なり、ＶＢ端子４４とＶＳ端子４３とでは付加される寄生容量が異なるため、ＶＳ電位が変動した場合にＶＢ電位が十分に追従できない場合がある。そのため、サージによりＶＳ電位が変動した際、ＶＢ電位とＶＳ電位との電位差を保持できない場合がある。したがって、ＶＢ電位とＶＳ電位の変動の違いが大きい場合にＶＢ電位＜（ＶＳ電位−０．６［Ｖ］）となることがある。
ここで、従来の半導体集積回路（ＨＶＩＣ）において、サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下し、寄生ｐｎｐバイポーラトランジスタ２９がオン状態となる場合について、図３を参照して説明する。従来の半導体集積回路（ＨＶＩＣ）では、図３に示した第１電流抑制層２１及び第２電流抑制層２２が無い構造であるため、半導体基板１の下面がＧＮＤ電位の印加により電位固定された場合、ハイサイド回路側の高電圧（ＨＶの高電位側電位）が印加されたＶＳ端子４３とＧＮＤ端子４６との間、即ち第２ウエル領域３から半導体基板１の下面に至る電流経路が形成される。この際、基板縦方向の寄生ｐｎｐバイポーラトランジスタ２９は面積が大きく、第２ウエル領域３から半導体基板１の下面に至る電流経路の面積も大きいため大電流が流れる。このため、大電流による発熱によって半導体集積回路４０に誤動作や動作不良が生じ、信頼性低下の要因となる。
これに対して、図１５に比較例として示すように、半導体基板１の下部にｎ＋型の電流抑制層２２ｘを設けた構造の半導体集積回路を考える。比較例に係る半導体集積回路では、第１ウエル領域２と半導体基板１の下面との間には半導体基板１と電流抑制層２２ｘとのｐｎ接合界面部の電位差による電位障壁が存在している。このｐｎ接合界面部には拡散電位があり、バイアスを印加していない状態でも電流抑制層２２ｘが第１ウエル領域２と電流抑制層２２ｘとの間の領域（半導体基板１）の基板電位よりも０．６Ｖ（シリコンのｐｎ接合界面の拡散電位）程度高い電位になっている。
したがって、寄生ｐｎｐバイポーラトランジスタ２９の基板縦方向の電流経路（第２ウエル領域３から半導体基板１の下面に至る電流経路）に電流抑制層２２ｘによる電位障壁が存在し、寄生ｐｎｐバイポーラトランジスタ２９のコレクタが半導体基板１の下面に直接つながらないので、基板縦方向の電流経路を流れる電流、換言すればキャリアの移動を抑制することができる。
このため、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、寄生ｐｎｐバイポーラトランジスタ２９の動作に起因して大電流が流れることによる発熱によって半導体集積回路４０に生じる誤動作や動作不良を防止することができるので、信頼性向上を図ることができる。
また、サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下した場合、寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流は、図１５中に破線の矢印で示すように、第１ウエル領域２の底面から半導体基板１を介して分離領域５に至る電流経路を流れ、ＧＮＤ電位が印加される接地電極５ａに引き抜かれる。この電流経路は、第１ウエル領域２と分離領域５との間の耐圧領域４の幅Ｗｎを広くすることで抵抗成分を高くすることができるので、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることが可能となり、寄生ｐｎｐバイポーラトランジスタの動作を抑制することができる。耐圧領域４の幅Ｗｎは、耐圧を確保するため、通常、６００Ｖ仕様で約１００μｍ程度、１２００Ｖ仕様で約２００μｍ程度になっている。この耐圧領域４の幅Ｗｎであれば、第１ウエル領域２の底面から半導体基板１を介して耐圧領域４に至る電流経路の抵抗成分が高いため、接地電極５ａに寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流が大電流となって流れることはない。
ここで、図１５に示した比較例に係る半導体集積回路では、半導体基板１の下部に電流抑制層２２ｘを設けているが、サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下した場合に、電流抑制層２２ｘの上部の電位が上がると、寄生ｐｎｐバイポーラトランジスタ２９の動作に起因して縦方向に電流が流れてしまう恐れがある。これに対して、第１の実施形態に係る半導体集積回路によれば、図３に示すように、ｎ＋型の第２電流抑制層２２の上方（上段）にｐ＋型の第１電流抑制層２１を設けることにより、図１５に示した比較例に係る半導体集積回路と比較して、第２電流抑制層２２の上部の電位障壁を大きくすることができる。ｐ＋型の第１電流抑制層２１では、ｐ−型の半導体基板１よりもアクセプタ準位が価電子帯に近く、ドナー準位とアクセプタ準位の差が大きくなるためである。
更に、図１５に示した比較例に係る半導体集積回路においては、図１５中の破線の矢印で示すように、サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下した場合、寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流が、第１ウエル領域２の底面から半導体基板１を介して分離領域５に至る電流経路を流れる際に、半導体基板１の抵抗Ｒ２で横方向に電位差が発生する。この電位差に起因して電流抑制層２２ｘの上部の電位が上がると、ｐ−型の半導体基板１とｎ＋型の電流抑制層２２ｘがなすｐｎ接合が順バイアスされ、裏面のＧＮＤ電極に電流が流れる恐れがある。これに対して、第１の実施形態に係る半導体集積回路によれば、図３に示すように、ｎ＋型の第２電流抑制層２２の上方（上段）にｐ＋型の第１電流抑制層２１が設けられており、第１電流抑制層２１の抵抗Ｒ１は半導体基板１の抵抗よりも小さい。このため、図３中に破線の矢印で示すように、寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流が、第１ウエル領域２の底面から半導体基板１又は第１電流抑制層２１を介して分離領域５に至る電流経路を流れる際に、電流経路の抵抗による横方向の電位差を低減することができる。したがって、この電位差に起因して電流抑制層２２ｘの上部の電位が上昇することを抑制でき、縦方向にキャリア（ホール）が流れて裏面に到達することを防止することができる。
以上説明したように、第１の実施形態に係る半導体集積回路によれば、半導体基板１の下面にｎ＋型の第２電流抑制層２２を設け、更に第２電流抑制層２２の上段にｐ＋型の第１電流抑制層２１を設けることにより、図１５に示した比較例のｎ＋型の電流抑制層２２ｘのみを形成した構造と比較して、第２電流抑制層２２の上部の電位障壁を形成することができる。更に、横方向にキャリア（ホール）が流れて第２電流抑制層２２の上部の電位が上がった場合にも、半導体基板１の下面のＧＮＤ電極への電流を流れ難くすることができる。したがって、複雑な工程を必要とせずに、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができ、ノイズ耐量が大きいＨＶＩＣを実現可能となる。
＜第１の変形例＞
第１の実施形態では、半導体基板１の下面の全面に第１電流抑制層２１及び第２電流抑制層２２を設けた場合について説明したが、第１電流抑制層２１及び第２電流抑制層２２は、半導体基板１の下面に、少なくとも第１ウエル領域２と対向するようにして選択的（局所的）に設けてもよい。
例えば、図６に示すように、第１電流抑制層２１が、第１ウエル領域２と対向するように、半導体基板１の下面の一部に局所的（選択的）に形成されていてもよい。図６に示した第１電流抑制層２１及び第２電流抑制層２２の形成方法の一例としては、フォトリソグラフィ技術により半導体基板１の下面の第１ウエル領域２以外の部分にフォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜をマスクとして用いて、Ｂ等のｐ型不純物イオンを高エネルギで注入する。残存したフォトレジスト膜を除去した後、熱処理を行うことにより注入されたイオンを活性化させ、更に活性化されたｐ型不純物元素を所望の深さまで熱拡散し、第１電流抑制層２１を選択的に形成する。引き続き、半導体基板１の裏面全面に、ＡｓやＰ等のｎ型不純物イオンを、半導体基板１の裏面から見て第１電流抑制層２１よりも浅い射影飛程でイオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、第２電流抑制層２２を形成する。
また、図７に示すように、第１電流抑制層２１及び第２電流抑制層２２が、第１ウエル領域２と対向するように、半導体基板１の下面の一部に局所的（選択的）にそれぞれ設けられていてもよい。図７に示した第１電流抑制層２１及び第２電流抑制層２２の形成方法の一例としては、フォトリソグラフィ技術により半導体基板１の下面の第１ウエル領域２以外の部分にフォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜をマスクとして用いて、Ｂ等のｐ型不純物イオンを高エネルギで注入する。引き続き、パターニングされたフォトレジスト膜をマスクとして用いて、ＡｓやＰ等のｎ型不純物イオンを、半導体基板１の裏面から見て第１電流抑制層２１よりも浅い射影飛程でイオン注入する。残存したフォトレジスト膜を除去した後、熱処理を行うことにより注入されたイオンを活性化させ、第１電流抑制層２１及び第２電流抑制層２２を選択的に形成する。
また、図８に示すように、第２電流抑制層２２が、第１ウエル領域２と対向するように、半導体基板１の下面の一部に局所的（選択的）に形成されていてもよい。図８に示した第１電流抑制層２１及び第２電流抑制層２２の形成方法の一例としては、半導体基板１の下面全面にＢ等のｐ型不純物イオンを高エネルギで注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、第１電流抑制層２１を形成する。そして、フォトリソグラフィ技術により半導体基板１の下面の第１ウエル領域２以外の部分にフォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜をマスクとして用いて、ＡｓやＰ等のｎ型不純物イオンを、半導体基板１の裏面から見て第１電流抑制層２１よりも浅い射影飛程でイオン注入する。残存したフォトレジスト膜を除去した後、熱処理を行うことにより注入されたイオンを活性化させ、第２電流抑制層２２を選択的に形成する。
第１の変形例によれば、第１電流抑制層２１及び第２電流抑制層２２の少なくとも一方を、半導体基板１の下面に、少なくとも第１ウエル領域２と対向するようにして選択的（局所的）に設けた場合でも、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
＜第２の変形例＞
第１の実施形態では、第１電流抑制層２１の厚さＴ１及び第２電流抑制層２２の厚さＴ２が互いに同一である構造を例示したが、第１電流抑制層２１の厚さＴ１と第２電流抑制層２２の厚さＴ２が互いに異なっていてもよい。例えば、図９に示すように、第１電流抑制層２１の厚さＴ１が、第２電流抑制層２２の厚さＴ２よりも厚くてもよい。なお、図示を省略するが、第１電流抑制層２１の厚さＴ１が、第２電流抑制層２２の厚さＴ２よりも薄くてもよい。
第１電流抑制層２１の厚さＴ１及び第２電流抑制層２２の厚さＴ２は、例えば、第１電流抑制層２１及び第２電流抑制層２２を形成するためのイオン注入時の加速電圧及び射影飛程等を調整することにより適宜調整可能である。
＜第３の変形例＞
第１の実施形態では、第１電流抑制層２１及び第２電流抑制層２２が接している構造を例示したが、第１電流抑制層２１及び第２電流抑制層２２が必ずしも接していなくてもよい。即ち、第１電流抑制層２１及び第２電流抑制層２２が互いに離間していてもよく、第１電流抑制層２１が、第２電流抑制層２２の上方（上段）に設けられていればよい。例えば、図１０に示すように、第２電流抑制層２２と第１電流抑制層２１の間にｐ−型の半導体層２６が設けられていてもよい。
図１０に示した構造は、第１電流抑制層２１及び第２電流抑制層２２を形成するためのイオン注入時の加速電圧及び射影飛程等を調整することにより、第１電流抑制層２１及び第２電流抑制層２２を離間して形成する。この結果、第２電流抑制層２２と第１電流抑制層２１の半導体基板１の一部がｐ−型の半導体層２６となる。或いは、第２電流抑制層２２の不純物元素と第１電流抑制層２１の不純物元素とを互いに補償させて、ｐ−−型の半導体層又はｉ型（真性半導体）等の高抵抗層を構成してもよい。
（第２の実施形態）
本発明の第２の実施形態に係る半導体集積回路４０Ａは、第１の実施形態に係る半導体集積回路４０とほぼ同様の構成になっているが、半導体基板の構成が異なっている。即ち、第１の実施形態に係る半導体集積回路４０では、図３に示すように、ｐ−型の半導体基板１を用いた。これに対し、第２の実施形態に係る半導体集積回路４０Ａでは、図１１に示すように、第２導電型（ｐ−型）の半導体基板１ａ上に例えばエピタキシャル成長により第１導電型（ｎ−型）の半導体層１ｂが設けられた半導体基体２３を用いている。この半導体基体２３のハイサイド回路領域１Ａにおいて、半導体基板１ａと半導体層１ｂとの間には、半導体基板１ａ及び半導体層１ｂよりも不純物濃度が高いｎ＋型の埋込領域２７が設けられている。
第１ウエル領域２及び分離領域５は、半導体層１ｂに設けられている。第１ウエル領域２は、埋込領域２７上の半導体層１ｂに埋込領域２７と接するようにして設けられている。分離領域５は半導体基板１ａに到達する深さで形成されている。第２電流抑制層２２は、第１ウエル領域２の直下の半導体基板１ａの下部に、第１ウエル領域２及び埋込領域２７から離間して設けられている。第１の実施形態では、図３に示すように、第１ウエル領域２と分離領域５との間に耐圧領域４を設けた構成になっているが、第２の実施形態では、図１１に示すように、第１ウエル領域２と分離領域５との間に図３の耐圧領域４に代えて半導体層１ｂを設けた構成になっている。したがって、ｎ＋型の第３コンタクト領域９は、第１ウエル領域２及び半導体層１ｂの各々の上部に、第１ウエル領域２及び半導体層１ｂに亘って設けられている。他の構成は、第１の実施形態と同様になっている。
第２の実施形態に係る半導体集積回路４０Ａは、ハイサイド回路領域１Ａにおいて、第１ウエル領域２と接するようにして半導体基板１ａと半導体層１ｂとの間に設けられた高濃度の埋込領域２７を備えている。したがって、寄生ｐｎｐバイポーラトランジスタ２９のベース濃度が高くなり、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
更に、第２の実施形態に係る半導体集積回路４０Ａは、第１の実施形態と同様に、ハイサイド回路領域１Ａにおいて、第１ウエル領域２の直下の半導体基板１ａの下部に第１ウエル領域２及び埋込領域２７から離間して設けられた第１電流抑制層２１及び第２電流抑制層２２を備えている。したがって、第１の実施形態と同様に、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、第２の実施形態に係る半導体集積回路４０Ａは、第１の実施形態と比較して、寄生ｐｎｐバイポーラトランジスタ２９の動作を更に抑制することができる。
（第３の実施形態）
本発明の第３の実施形態に係る半導体集積回路４０Ｂは、第２の実施形態に係る半導体集積回路４０Ａとほぼ同様の構成になっているが、半導体基体の構成が異なっている。即ち、第２の実施形態に係る半導体集積回路４０Ａでは、図１１に示すように、ｐ−型の半導体基板１ａ上にｎ−型の半導体層１ｂが設けられた半導体基体２３を用いた。これに対し、第３の実施形態に係る半導体集積回路４０Ｂでは、図１２に示すように、第２導電型（ｐ−型）の半導体基板１ａ上に第２導電型（ｐ−型）の半導体層１ｃが設けられた半導体基体２４を用いている。半導体基体２４のハイサイド回路領域１Ａにおいて、半導体基板１ａと半導体層１ｃとの間には、半導体基板１ａ及び半導体層１ｃよりも不純物濃度が高いｎ＋型の埋込領域２７が設けられている。
分離領域５は半導体基板１ａに到達する深さで半導体層１ｃに設けられている。半導体層１ｃには第１導電型（ｎ−型）の第３ウエル領域２５が設けられている。第１ウエル領域２は、第３ウエル領域２５の内部に設けられている。第１ウエル領域２は、第３ウエル領域２５の内部において、埋込領域２７上にこの埋込領域２７と接するようにして設けられている。第２の実施形態では、図１１に示すように、第１ウエル領域２と分離領域５との間に半導体層１ｂを設けた構成になっているが、第３の実施形態では、図１２に示すように、第１ウエル領域２と分離領域５との間に図１１に示す半導体層１ｂに代えて第３ウエル領域２５を設けた構成になっている。したがって、ｎ＋型の第３コンタクト領域９は、第１ウエル領域２及び第３ウエル領域２５の各々の上部にこの第１ウエル領域２及び第３ウエル領域２５に亘って設けられている。他の構成は、第２の実施形態と同様になっている。
第３の実施形態に係る半導体集積回路４０Ｂは、ハイサイド回路領域１Ａにおいて、第１ウエル領域２と接するようにして半導体基板１ａと半導体層１ｃとの間に設けられた高濃度の埋込領域２７を備えている。したがって、寄生ｐｎｐバイポーラトランジスタ２９のベース濃度が高くなり、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
更に、第３の実施形態に係る半導体集積回路４０Ｂは、第１の実施形態と同様に、ハイサイド回路領域１Ａにおいて、第１ウエル領域２の直下の半導体基板１ａの下部に第１ウエル領域２及び埋込領域２７から離間して設けられた第１電流抑制層２１及び第２電流抑制層２２を備えている。したがって、第１の実施形態と同様に、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、第３の実施形態に係る半導体集積回路４０Ｂは、第２実施形態と同様に第１の実施形態と比較して、寄生ｐｎｐバイポーラトランジスタ２９の動作を更に抑制することができる。
（第４の実施形態）
図１３に示すように、本発明の第４の実施形態に係る半導体集積回路４０Ｃは、制御回路３１、レベルシフト回路３２、駆動回路３３ａ等を備えたパワーＩＣである。半導体集積回路４０Ｃは、図１３に示すように、駆動対象として、例えば降圧コンバータ６０の電力用スイッチング素子Ｓ３を駆動する。降圧コンバータ６０は、図１４に示すように、ダイオード６１、キャパシタ６２、コイル６３及び電力用スイッチング素子Ｓ３等で構成されている。電力用スイッチング素子Ｓ３は例えばＩＧＢＴ等の能動素子で構成されている。
駆動回路３３ａは、ゲート駆動回路３４ａを備えている。ゲート駆動回路３４ａは、第１の実施形態のゲート駆動回路３４と同様の構成になっている。具体的には、ｐＭＯＳ３５のソースはＶＢ端子４４に接続され、ｐＭＯＳ３５のドレインはｎＭＯＳ３６のドレインに接続されている。ｎＭＯＳ３６のソースはＶＳ端子４３に接続されている。ｐＭＯＳ３５とｎＭＯＳ３６との接続点には、降圧コンバータ６０を構成する電力用スイッチング素子Ｓ３のゲートが接続される。
ゲート駆動回路３４ａは、ＶＳ端子４３に印加される第２電位としてのＶＳ電位を基準電位とし、ＶＢ端子４４に印加される第１電位としてのＶＢ電位を電源電位として動作し、レベルシフト回路３２から受け取った信号を元に出力端子４２から駆動信号を出力して降圧コンバータ６０の電力用スイッチング素子Ｓ３を駆動する。
このように降圧コンバータ６０の電力用スイッチング素子Ｓ３を駆動する第４の実施形態に係る半導体集積回路４０Ｃにおいても、第１の実施形態と同様に、図３を参照して説明すれば、ｐ−型の第２ウエル領域３、ｎ−型の第１ウエル領域２、ｐ−型の半導体基板１からなる寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
なお、第４の実施形態では、降圧コンバータ６０の電力用スイッチング素子Ｓ３を駆動する半導体集積回路について説明したが、本発明はこれに限定されるものではなく、例えば、昇降コンバータ、フライバックコンバータ、フォワードコンバータ等の電力用スイッチング素子を駆動する半導体集積回路に適用できる。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。また、本発明に係る半導体集積回路は、信頼性向上を図ることができ、電力用スイッチング素子を駆動する駆動回路を備
えた電力用集積回路（パワーＩＣ）に有用である。
１，１ａ…半導体基板、
１ｂ，１ｃ…半導体層
１Ａ…ハイサイド回路領域
２…第１ウエル領域
３…第２ウエル領域
４…耐圧領域
５…分離領域
５ａ…接地電極、
５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１２ｂ，１３ｂ，１４ｂ…導電性プラグ
６…第３主電極領域（ソース領域）
６ａ…第３主電極（ソース電極）
７…第４主電極領域（ドレイン領域）
７ａ…第４主電極（ドレイン電極）
８…第１コンタクト領域
８ａ…第１コンタクト電極
９…第３コンタクト領域
９ａ…第３コンタクト電極
１２…第１主電極領域（ソース領域）
１２ａ…第１主電極（ソース電極）
１３…第２主電極領域（ドレイン領域）
１３ａ…第２主電極（ドレイン電極）
１４…第２コンタクト領域
１４ａ…第２コンタクト電極
１５，１６…ゲート絶縁膜
１７，１８…ゲート電極
２０…層間絶縁膜
２１…第１電流抑制層
２２…第２電流抑制層
２２ｘ…電流抑制層
２３，２４…半導体基体
２５…第３ウエル領域
２６…半導体層
２７…埋込領域
２９…寄生ｐｎｐバイポーラトランジスタ
３０…半導体チップ
３１…制御回路
３２…レベルシフト回路
３３…ハイサイド駆動回路
３３ａ…駆動回路
３４，３４ａ…ゲート駆動回路
３５…ｐＭＯＳトランジスタ（ｐＭＯＳ）
３６…ｎＭＯＳトランジスタ（ｎＭＯＳ）
４０，４０Ａ，４０Ｂ，４０Ｃ…半導体集積回路
４１…入力端子
４２…出力端子
４３…ＶＳ端子
４４…ＶＢ端子
４５…ＶＣＣ端子
４６…ＧＮＤ端子
５０…電力変換部
５１…接続点
５５…ブートストラップダイオード
５６…ブートストラップコンデンサ
５７…負荷
６０…降圧コンバータ
７０…配線基板
７１…コア材
７２…ダイパッド
７３…ワイヤ接続部
７４…保護膜
ＦＷＤ１，ＦＷＤ２…還流ダイオード
Ｓ１…高圧側スイッチング素子
Ｓ２…低圧側スイッチング素子
Ｓ３…電力用スイッチング素子

Claims (10)

  1. 第１導電型の第１ウエル領域と、
    前記第１ウエル領域の上部に設けられた第２導電型の第２ウエル領域と、
    前記第１ウエル領域の直下の第２導電型の半導体基板の下部に前記第１ウエル領域から離間して設けられ、前記半導体基板よりも高不純物濃度の第２導電型の第１電流抑制層と、
    前記第１電流抑制層の下に前記半導体基板の下面に露出するように設けられた第１導電型の第２電流抑制層と、
    を備えた半導体集積回路の製造方法であって、
    前記第１電流抑制層を形成するために、前記半導体基板の下面に対し、加速電圧及び射影飛程を調整して第２導電型の不純物イオンを注入する第１イオン注入工程と、
    前記第２電流抑制層を形成するために、前記半導体基板の下面に対し、加速電圧及び射影飛程を調整して第１導電型の不純物イオンを注入する第２イオン注入工程と、
    を含むことを特徴とする半導体集積回路の製造方法。
  2. 第１導電型の第１ウエル領域と、
    前記第１ウエル領域の上部に設けられた第２導電型の第２ウエル領域と、
    前記第１ウエル領域の直下の第２導電型の半導体基板の下部に前記第１ウエル領域から離間して設けられ、前記半導体基板よりも高不純物濃度の第２導電型の第１電流抑制層と、
    前記第１電流抑制層の下に前記半導体基板の下面に露出するように設けられた第１導電型の第２電流抑制層と、
    を備えた半導体集積回路の製造方法であって、
    前記半導体基板の下面に対し、前記第１電流抑制層を形成するための第２導電型の不純物イオンを注入する第１イオン注入工程と、
    前記第１イオン注入工程により注入された不純物イオンを活性化させ、前記第１電流抑制層を形成する工程と、
    前記半導体基板の下面に対し、前記第２電流抑制層を形成するための第１導電型の不純物イオンを前記第１電流抑制層よりも浅い射影飛程で注入する第２イオン注入工程と、
    前記第２イオン注入工程により注入された不純物イオンを活性化させ、前記第２電流抑制層を形成する工程と、
    を含むことを特徴とする半導体集積回路の製造方法。
  3. 前記第１及び第２電流抑制層を互いに接するように形成することを特徴とする請求項１または２に記載の半導体集積回路の製造方法。
  4. 前記第１及び第２電流抑制層を互いに離間するように形成することを特徴とする請求項１または２に記載の半導体集積回路の製造方法。
  5. 前記第１及び第２電流抑制層を、前記半導体基板の前記下面に平行に前記半導体基板の全面に亘って形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路の製造方法。
  6. 前記第１及び第２電流抑制層の少なくとも一方を、前記第１ウエル領域直下の前記半導体基板に局所的に形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路の製造方法。
  7. 前記半導体基板の上部に前記第１ウエル領域から離間して設けられ、且つ基準電位が印加される第２導電型の分離領域を更に備えることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路の製造方法。
  8. 前記半導体基板の上面上に第１導電型の埋込領域を介して半導体層を形成し、
    前記第１ウエル領域を前記埋込領域上の前記半導体層の上部に前記埋込領域と接するように形成し、
    前記第１及び第２電流抑制層を前記埋込領域から離間するように形成する
    ことを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路の製造方法。
  9. 前記第１電流制御層の不純物濃度が１×１０１４〜１×１０２１／ｃｍ３であることを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路の製造方法。
  10. 前記第２電流制御層の不純物濃度が１×１０１４〜１×１０２１／ｃｍ３であることを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路の製造方法。
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TWI629785B (zh) * 2016-12-29 2018-07-11 Nuvoton Technology Corporation 高電壓積體電路的高電壓終端結構
US10714484B2 (en) 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure
CN114078786B (zh) * 2020-08-12 2024-07-09 台达电子企业管理（上海）有限公司 功率模块组装结构
JP7472522B2 (ja) * 2019-04-11 2024-04-23 富士電機株式会社 半導体集積回路
JP7505267B2 (ja) * 2019-11-15 2024-06-25 富士電機株式会社 スイッチング制御回路、半導体装置
CN112821728B (zh) * 2019-11-15 2025-11-11 富士电机株式会社 开关控制电路、半导体装置
JP7780392B2 (ja) * 2022-06-13 2025-12-04 ルネサスエレクトロニクス株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168712A1 (en) * 2002-03-05 2003-09-11 Samsung Electronics Co., Ltd. Semiconductor device having dual isolation structure and method of fabricating the same
JP2010108959A (ja) * 2008-10-28 2010-05-13 Nec Electronics Corp 半導体装置及びその製造方法
JP2010157636A (ja) * 2008-12-27 2010-07-15 Toshiba Corp 半導体装置およびその製造方法
WO2013073539A1 (ja) * 2011-11-14 2013-05-23 富士電機株式会社 高耐圧半導体装置
JP2016042558A (ja) * 2014-08-19 2016-03-31 富士電機株式会社 半導体装置
WO2016113841A1 (ja) * 2015-01-13 2016-07-21 三菱電機株式会社 半導体装置、その製造方法および半導体モジュール

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58210676A (ja) * 1982-06-02 1983-12-07 Hitachi Ltd 半導体装置
JPH02210862A (ja) * 1989-02-10 1990-08-22 Hitachi Ltd 半導体装置
JP4397602B2 (ja) * 2002-05-24 2010-01-13 三菱電機株式会社 半導体装置
JP2008140817A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 半導体装置
JP4894910B2 (ja) 2009-01-15 2012-03-14 株式会社デンソー 半導体装置の製造方法及び半導体装置並びにその半導体装置を内蔵する多層基板
US8530298B2 (en) * 2011-11-01 2013-09-10 Texas Instruments Incorporated Radiation hardened integrated circuit
WO2014058028A1 (ja) 2012-10-12 2014-04-17 富士電機株式会社 半導体装置
WO2015013213A1 (en) 2013-07-25 2015-01-29 Schaeffler Technologies Gmbh & Co. Kg Turbine shell defining a spring receiving pocket

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168712A1 (en) * 2002-03-05 2003-09-11 Samsung Electronics Co., Ltd. Semiconductor device having dual isolation structure and method of fabricating the same
JP2010108959A (ja) * 2008-10-28 2010-05-13 Nec Electronics Corp 半導体装置及びその製造方法
JP2010157636A (ja) * 2008-12-27 2010-07-15 Toshiba Corp 半導体装置およびその製造方法
WO2013073539A1 (ja) * 2011-11-14 2013-05-23 富士電機株式会社 高耐圧半導体装置
JP2016042558A (ja) * 2014-08-19 2016-03-31 富士電機株式会社 半導体装置
WO2016113841A1 (ja) * 2015-01-13 2016-07-21 三菱電機株式会社 半導体装置、その製造方法および半導体モジュール

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