JPH02210862A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、モータ等を駆動するＨブリッジ回路を構成す
る半導体装置に関する。特に、ＭＯＳＦＥＴで構成した
Ｈブリッジ回路を半導体チップに集積する、半導体集積
回路に関するものである。

【従来の技術１ 「テクニカル　ダイジェスト　オブ　エレクトロン　デ
バイシズ　ミーティング第３３巻、第３号、第７６６頁
、１９８７年（Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔｏｆ
　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ
、　３３　、　３　、　　ｐｐ。 ７６６から７６８．１９８７）　Ｊに示されているよう
な従来の高耐圧ＩＣの大電流パワーＭＯ８ＦＥＴは、高
抵抗のｐ型基体の上に形成され、ドレイン電流は外部端
子から埋込まれた低抵抗のｎ型層を通してソースへ流れ
る。 一般に、誘導性負荷の場合にはドレイン電位がソース電
位より低くなる場合がある。この場合、ＭＯＳＦＥＴの
基板・ドレイン間ダイオードおよびｐ型基体・ドレイン
間ダイオードを通して電流が流れる。後者の電流は、ｐ
型基体抵抗の電位降下により基体の電位を接地電位以下
とするため。 分離のためのｐｎ接合が順バイアスされ、ラッチアップ
を引き起こす危険性がある。 さらに、他の高耐圧ＩＣの大電流パワーＭＯ８ＦＥＴは
、上記文献７６８頁に示されているように、低抵抗のｎ
型基体の上に形成され、小信号素子およびロジック素子
は埋め込まれたｐ型層で分離された領域に形成されてい
た。しかも、ｐ型層は接地電位で使用されるため、上記
文献１図２に示されているｎｐｎトランジスタのコレク
タをエミッタ、分離用のｐ型層をベース、基体のｎ型層
をコレクタとする寄生バイポーラトランジスタが活性化
する可能性があった。この寄生バイポーラトランジスタ
動作は、半導体集積回路の動作の点からは好ましいもの
ではない。 また、電子回路のなかにはパワーＭＯ５ＦＥＴを複数個
使う用途も多い１例えば、モータ駆動で用いるＨブリッ
ジ回路では、基本回路としてはプルアップ素子とプルダ
ウン素子の２ケのパワーＭＯ８ＦＥＴが必要となる。上
記文献では、これらの点については考慮されていなかっ
た。 【発明が解決しようとする課題１ 上記のように、高抵抗のｐ型基体の上にパワーＭＯ８Ｆ
ＥＴを形成した場合は分離用のｐｎ接合が順バイアスさ
れてラッチアップを生じて、半導体素子本来の動作を妨
げる問題点があった。 また、低抵抗のｎ型基体の上にパワーＭＯＳＦＥＴを形
成した場合は寄生バイポーラトランジスタが活性化して
、半導体素子本来の動作を妨げる問題点があるばかりで
なく、モータ開動等に用いるＨブリッジ回路に用いるプ
ルダウン素子としてのパワーＭＯ８ＦＥＴが形成できな
い問題点もあった・ 即ち、プルダウン素子として、大きなパワーＭＯ８を分
離領域内に形成すると、寄生バイポーラトランジスタ動
作が生じ易くり、かつ、電流引出の為のｎ型埋込層の抵
抗によりパワーＭＯ８の基体ドレイン間ダイオードに流
れる電流に不均性が生じる。 本発明の目的は、前記問題点を解決する為になされたも
ので、第一の目的は寄生バイポーラトランジスタ動作を
抑制し、ラッチアップ等の発生を防止することである。 他の目的は、他の素子から完全に分離されたパワーＭＯ
５を同一チップ上に形成し、Ｈブリッジ等の半導体駆動
回路を形成することである。さらに他の目的は上記半導
体集積回路を用いて、高能率の、低コスト駆動回路を提
供することである。 【課題を解決するための手段１ 上記目的を達成するために、ＭＯＳＦＥＴのドレイン電
位がソース電位より低下した場合に、ソースから電流を
流入させる素子を、ドレインの引出し電極の近傍に形成
し、基体からの電流の流入を防ぐ、さらに、上記目的を
達成するために、ｎ型基体上に他からｐ型層で分離され
た領域を形成し、その中にパワーＭＯ８を形成し、かつ
ｐ型層に接してｎ型領域を形成し、これらのｐ型層およ
びｎ型層を電気的に短絡することで、寄生バイポーラト
ランジスタ動作を抑制する。 また、パワーＭＯ８の基体ドレイン間のダイオードが順
バイアスされた時に１分離のためのｐ型層に注入される
正孔電流とｐ型層の抵抗による電位降下をできるかぎり
小さくする。そのために、パワーＭＯ８の基体ドレイン
間のダイオードが順バイアスされた時、順バイアス電圧
を低下させるための電流注入素子を分離用ｐ型層の外部
端子の近傍に形成する。 さらに、少数キャリヤである正孔の注入量を低減するた
めに、ｐ型、ｎ型を短絡した素子、あるいはショットキ
ー接合を注入用素子として用いる。 また、効率の良い、かつ低コストの駆動回路を形成する
ためには、ｎ型基体上に形成されたパワーＭＯ８と、ｐ
型層で分離された領域に形成されたパワーＭＯ８を、各
々プルアップ素子、プルダウン素子として用い、分離用
のｐ型層はプルダウン素子のドレインと接続して用いる
。 以上の結果、寄生バイポーラトランジスタ動作を抑制出
来、高能率、低コストの駆動回路の提供が可能となる。 【作用】 本発明の第一の手段である、電流注入用の素子をドレイ
ン端子近傍に形成することは、基体からドレインへの注
入電流量を低減し、従って基体電位の変動を抑制する効
果がある。 本発明の第二の手段である、プルダウン素子のドレイン
と分離用のｐ型層を短絡することは、分離用のｐ型層へ
の正孔の注入量を少なくする点で、寄生バイポーラトラ
ンジスタ動作を抑制する効果がある。 本発明の第三の手段である。パワーＭＯ８の基体ドレイ
ン間のダイオードが順バイアスされた時、順バイアス電
圧を低下させるの電流注入用の素子を分離用ｐ型層の外
部端子の近傍に形成することは、寄生抵抗による電位降
下を低減するため、寄生バイポーラトランジスタ動作を
抑制する効果がある。 本発明の第四の手段である、電流注入素子として、ｐ型
層及びｎ型層を短絡して用いること、あるいはショット
キー接合を用いることは、同様に正孔の注入量を低減す
る点で効果がある。 また、ｎ型基体上に形成されたパワーＭＯ８と。 ｐ型層で分離された領域に形成されたパワーＭＯ８を、
各々プルアップ素子、プルダウン素子として用いること
は、プルアップ素子の低損失化の点で望ましく、従って
電源利用効率の良い、駆動回路が提供可能となる。

【実施例】

第１図は、本発明の第一の実施例の半導体装置の断面構
造を示す０本実施例は大電流を扱うことができるＭＯＳ
ＦＥＴを含む半導体集積回路を構成するのに適している
。以下、本発明の製造法を第１図を用いて説明する。 まず、低濃度のｐ型基体１の表面からアンチモンを拡散
した領域３を形成した後、エピタキシャル成長により抵
抗率１Ω国、９μｍ厚さのｎ型層７を形成する。さらに
、ｎ型層を分離するためのｐ型層２、埋込層３を表面の
電極に接続するためのｎ型層４を、各々拡散で形成する
。ＩＱ３ｎｍのシリコン酸化膜の上にポリシリコン・ゲ
ート８を形成した後１Ｍ０８ＦＥＴの基体となるｐ型層
５および電流を流入させる素子を形成するｐ型層５′を
、ポリシリコン・ゲート８をマスクとするイオン打込み
により形成する。ソース領域６を、同様にポリシリコン
・ゲート８をマスクとして拡散で形成する。 以上の工程の後、シリコン表面の一部を露出させ、白金
を蒸着しシリサイド化してショットキー接合を形成する
。ソース、基板等の電極はＡ１を用いた。ここでシリサ
イド電極１１とｎ型層７はショットキー接合を形成し、
電流を流入させる素子として働く。 第１図に於て、ソースを接地し、ドレインに誘導性負荷
を接続して動作させた場合には、ドレインはソース電位
以下となりうる。この場合、シリサイド電極１１とｎ型
エピタキシャル層７との間に電子電流が注入され、ドレ
イン電位の低下を防ぐ。ショットキー接合は内部電位降
下がｐｎ接合よりも低いので、基体・ドレイン間ダイオ
ードには大きな電圧は印加されず、従って基体からドレ
インへの電流も低減され、ラッチアップが防止される。 第２図は、本発明の第二の実施例の断面構造を示したも
のである０本実施例の製造法は第一の実施例とほぼ同様
であるが、電流注入用素子として、ｐ型層５＝の中に、
ｎ型Ｎ１２を形成し、ｐ型層５＝とｎ型層１２をＡＩ電
極１０で接続して用いた。 以上によりｎ型層１２をコレクタ、ｐ型層５ｚをベース
、ｎ型層７をエミッタとするｎｐｎトランジスタのコレ
クタとベースとが短絡されているため、このトランジス
タはダイオードとして動作し、ベース電流に電流増幅率
をかけた値の電子電流が、このトランジスタのコレクタ
、エミッタ経路にながれる。従って、誘導性負荷により
ドレイン電位がソース電位以下に低下しても、ソース・
ドレイン間には主として上記ダイオード動作によるｎｐ
ｎトランジスタの電子電流が流れ、ドレイン・基体間の
電流は低減される。即ち、基体の電位変化は低く抑えら
れるため、ラッチアンプが防止される。 第３図は、本発明の第三の実施例の断面構造を示したも
のである。以下１本実施例の製造法を説明する。 まず、高濃度のｎ型基体１３上に、１７μｍ厚さの低濃
度ｐ型エピタキシャル層１４を形成する。 次に、ｐ型層１４の表面からアンチモンを拡散しｎ型層
１５．１５’　を形成した後、エピタキシャル成長によ
り抵抗率１ｐｃｍ、９μｍ厚さのｎ型層１６．１６２を
形成する。さらに、ｎ型層を分離するためのｐ型層２０
、埋込層３を表面の電極に接続するためのｎ型層１９．
１９’　を、各々拡散で形成する。ポリシリコン・ゲー
ト２１を形成した後１Ｍ０８ＦＥＴの基体となるｐ型層
および電流を流入させる素子を形成するｐ型層１７を、
ポリシリコン・ゲート２１をマスクとするイオン打込み
により形成する。ソース領域１８を、同様にポリシリコ
ン・ゲート８をマスクとした拡散で形成する。 以上の工程の後、シリコン表面の一部を露出させ、ＡＩ
を蒸着し電極を形成する。本実施例の場合は、ｐ型層１
７とｎ型層１６はｐｎ接合を形成し、電流注入の素子と
して働く。ＭＯＳＦＥＴのドレインは電極２３に接続さ
れており、電極２４には最高電位を、電極２２は接地電
位を印加して用いる。 本構造では、第４図に示すような寄生抵抗Ｒ１゜Ｒ２，
Ｒ１’　、Ｒ２’　、寄生バイポーラトランジスタＱｌ
、Ｑ２等が存在する。 本実施例の素子を第５図に示すように、誘導性負荷を駆
動するハーフブリッジ回路のプルダウン素子として用い
る場合は、フリーホイール・ダイオードＤ２としてはＭ
ＯＳＦＥＴの基板・ドレイン間ダイオードとｐ型層１７
とｎ型層１６からなるｐｎ接合ダイオードを用いる。 第５図において、Ｍ２が非導通の場合の寄生素子を含め
た等価回路は第６図のように表現できる。 第６図において、誘導性負荷のためドレイン電位がソー
ス電位よりも低くなった場合、ＭＯＳＦＥＴの基板・ド
レイン間ダイオード電流は抵抗Ｒ１’、Ｒ１を通して流
れ、電極２３から負荷りへ供給される。この場合、ＭＯ
ＳＦＥＴの基板・ドレイン間ダイオード電流が大きいと
抵抗Ｒ１’の電位降下により、寄生バイポーラトランジ
スタＱ２が導通してしまう、従って、ｐ型層１７から電
流を供給するのが望ましい、但し、この場合は寄生バイ
ポーラトランジスタＱ１の電流増幅率は小さくなければ
ならない。 ここで、全ての電流がＱｌを通して供給されると仮定す
れば、Ｑ２が導通しない条件として次式が成立つ。 Ｒ２≦０．７／　Ｉｃｐ　＋　Ｒ１／　ｈｐＥ（Ｑｌ）
　　””・・（１）ここでＩｃｐはＱｌのコレクタ電流
、　ｈ　ＦＥ（Ｑｌ）はＱｌの電流増幅率である。電流
の如何にかかわらず（１）式が成立するためには、（２
）式が成立しなければならない。 ｈＦＥ（Ｑｌ）　＜　Ｒ１／　Ｒ２・・・・・・（２）
即ち、上式のように素子の定数を設定すれば、寄生バイ
ポーラトランジスタが動作することを防止出来、従って
効率の良い半導体装置が供給できる。 第７図は、本発明の第四の実施例の断面構造を示したも
のである。本実施例の製造法は第三の実施例と同様であ
るが、電流注入用の素子として、さらにだい２図のｎ型
層１２と同様のｎ型層２６を形成しである。本実施例の
特徴は、第三の実施例のように、注入電流を正孔電流で
行わないで、主として電子電流で行う点にある。従って
、第６図に示したＱ２はさらに導通し難くなる。本実施
例では、電流注入素子としてｐｎ接合を用いたが。 シミツトキー接合をもちいればさらに効果が有ることは
、第一実施例においても説明した通りである。 第８図は１本発明の第五の実施例の断面構造を示したも
のである０本実施例の製造法は第三の実施例と同様であ
るが、本実施例では第四の実施例の素子に加えて、ｎ型
基体２７の上に直接ＭＯ８ＦＥＴを形成している。ｎ型
基体２７のＭＯＳＦＥＴはハーフブリッジのプルアップ
素子として最適である。 第９図は第五の実施例の半導体装置を２個用いて構成し
たＨブリッジ型モータ駆動回路である。 フライホイール・ダイオードＤ１２．Ｄ１４は、本発明
第三〜第五の実施例で述べられている、プルダウン素子
Ｍ１２．Ｍ１４のドレイン近傍に形成された電流注入素
子である。本構成を用いると、効率の良い、低コストの
駆動回路が提供できる。

【発明の効果】

以上述べたように、本発明の半導体装置を用いれば、寄
生バイポーラトランジスタの動作が防止出来、効率の良
い、低コストの駆動回路が提供できる。

【図面の簡単な説明】

第１図は本発明の第一の実施例の半導体装置の断面構造
図、第２図は本発明の第二の実施例の半導体装置の断面
構造図、第３図は本発明の第三の実施例の半導体装置の
断面構造図、第４図は本発明の第三の実施例の半導体装
置における寄生素子の等価回路を、第５図は誘導性負荷
を駆動するハーフブリッジの回路図、第６図は誘導性負
荷を駆動するハーフブリッジ回路の寄生素子を含めた等
価回、路図、第７図は本発明の第四の実施例の半導体装
置の断面構造図、第８図は本発明の第五の実施例の半導
体装置の断面構造図、第９図は本発明の半導体装置を用
いて構成したモータ駆動用Ｈブリッジ回路の回路図であ
る。 符号の説明 １・・・ｐ型基体、２・・・ｐ型拡散層、３・・・ｎ型
埋込層、５・・・ｐ型拡散層、６・・・ｎ型拡散層、７
・・・ｎ型エピタキシャル層、８・・・ポリシリコン・
ゲート、９・・・ＡＩ電極、１１・・・シリサイド層、
１２・・・ｎ型拡散層、１３・・・ｎ型基体、１４・・
・ｐ型層、１５・・・ｎ型埋込層、１７・・・ｐ型拡散
層、２６・・・ｎ型拡散層、２７・・・ｎ型基体、２８
・・・ｐ型エピタキシャル層、第３図 躬４．目 第１囚 第２目 第５図

Claims (1)

1. 【特許請求の範囲】 １、絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴと
   略記する）のチャネル領域が複数の部分に別れて存在し
   、ドレイン電流が、主として表面から半導体基体内部に
   向かって形成された領域及び基体内部に形成された高濃
   度の領域を通して供給されるＭＯＳＦＥＴを含む半導体
   装置において、前記表面から半導体基体内部に向かって
   形成された領域の近傍に電流を流入させる素子を形成し
   たことを特徴とする半導体装置。 ２、請求項第１項記載の半導体装置において、前記電流
   を流入させる素子として、ｎ型層表面に形成したショッ
   トキー接合を含むことを特徴とする半導体装置。 ３、請求項第１項記載の半導体装置において、前記電流
   を流入させる素子として、ｐ型層内にｎ型層を形成し、
   ｐ型層およびｎ型層を表面において接続した構造を含む
   ことを特徴とする半導体装置。 ４、絶縁ゲート電界効果トランジスタのチャネル領域が
   複数の部分に別れて存在し、ドレイン電流が、主として
   表面から半導体基体内部に向かって形成された領域及び
   基体内部に形成された高濃度の領域を通して供給される
   ＭＯＳＦＥＴを含む半導体装置において、前記半導体装
   置がｎ型半導体基体上に形成され、構成要素である半導
   体素子をｎ型半導体基体から分離する第１のｐ型層、該
   ｐ型層に接続された表面から形成された第２のｐ型層、
   電流を取り出す為の第２のｎ型層、該ｎ型層に接続され
   た表面から形成された第３のｎ型層を含み、表面から形
   成された第２のｐ型層および第２のｎ型層は表面におい
   て電気的に接続され、半導体素子からの電流の流出領域
   として動作させ、その近傍に電流を流入させる領域を形
   成したことを特徴とする半導体装置。 ５、請求項第４項記載の半導体装置において、前記電流
   を流入させる領域として第３のｎ型層内に第３のｐ型層
   を形成したことを特徴とする半導体装置。 ６、請求項第４項記載の半導体装置において、前記電流
   を流入させる領域として第３のｎ型層上にショットキー
   接合を形成したことを特徴とする半導体装置。 ７、請求項第４項記載の半導体装置において、前記電流
   を流入させる領域として第３のｎ型層内に第３のｐ型層
   を形成し、さらにｐ型層内に第４のｎ型層を形成し、第
   ３のｐ型層および第４のｎ型層を電気的に接続して用い
   ることを特徴とする半導体装置。 ８、請求項第５項記載の半導体装置において、第３のｐ
   型層をエミッタ、第１のｎ型層をベース、第１のｐ型層
   をコレクタとするバイポーラトランジスタの電流増幅率
   を、第１のｎ型層のシート抵抗と第１のｐ型層のシート
   抵抗の比よりも小さくしたことを特徴とする半導体装置
   。 ９、請求項第４項記載の半導体装置において、半導体装
   置の構成要素である半導体素子が、メッシュ構造のゲー
   ト電極を有するＭＯＳＦＥＴからなることを特徴とする
   半導体装置。 １０、請求項第４項記載の半導体装置において、半導体
   装置の構成要素である半導体素子が、ストライプ構造の
   ゲート電極を有するＭＯＳＦＥＴからなることを特徴と
   する半導体装置。 １１、請求項第４項記載の半導体装置において、構成要
   素である第１の半導体素子が、第１および第２ｐ型層で
   分離された領域に形成されたＭＯＳＦＥＴから成り、構
   成要素である第２の半導体素子が、ｎ型基体上に形成さ
   れたＭＯＳＦＥＴであることを特徴とする半導体装置。 １２、請求項第１０項記載の半導体装置において、第１
   の半導体素子をプルダウン素子として、第２の半導体素
   子をプルアップ素子として用いることを特徴とする半導
   体装置。 １３、請求項第１項〜第１２項記載の半導体装置を用い
   ることを特徴とする駆動回路。