JP2020004470A - 半導体記憶装置 - Google Patents

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Abstract

【課題】書き込み動作の信頼性を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体基板３０の上方に配置された第１ワード線と、第１ワード線上に絶縁層を介して積層された第２ワード線と、第１及び第２ワード線を通過し、半導体基板３０上の下部ピラーＬＭＨと、下部ピラーＬＭＨ上の上部ピラーＵＭＨと、下部ピラーＬＭＨと上部ピラーＵＭＨ間の接合部ＪＴとを有するメモリピラーＭＨと、メモリピラーＭＨに電気的に接続されたビット線ＢＬと、第１及び第２ワード線に電圧を印加するドライバ１３とを備える。第１ワード線は第２ワード線より接合部に近く、第２ワード線が選択された書き込み動作時にビット線ＢＬを昇圧するプリチャージ動作において、ドライバ１３は、第２ワード線に電圧ＶＣＰ１を印加し、第１ワード線に電圧ＶＣＰ１より高い電圧ＶＣＰ２を印加する。【選択図】図６

Description

実施形態は、半導体記憶装置に関するものである。
メモリセルが三次元に配列された半導体メモリが知られている。
特許第５０８６９３３号明細書
書き込み動作の信頼性を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、基板の上方に配置された第１ワード線と、前記第１ワード線上に絶縁層を介して積層された第２ワード線と、前記第１及び第２ワード線を通過し、前記基板上の第１柱状部と、前記第１柱状部上の第２柱状部と、前記第１柱状部と前記第２柱状部間の接合部とを有するメモリピラーと、前記メモリピラーに電気的に接続されたビット線と、前記第１及び第２ワード線に電圧を印加するドライバとを具備し、前記第１ワード線が前記第２ワード線より前記接合部に近く、前記第２ワード線が選択された書き込み動作時に前記ビット線を昇圧するプリチャージ動作において、前記ドライバは、前記第２ワード線に第１電圧を印加し、前記第１ワード線に前記第１電圧より高い第２電圧を印加する。
図１は、実施形態の半導体記憶装置の構成を示すブロック図である。 図２は、実施形態におけるメモリセルアレイ内のブロックの回路図である。 図３は、実施形態におけるメモリセルアレイ内のメモリセルトランジスタの断面図である。 図４は、実施形態におけるメモリセルトランジスタの取り得るデータとその閾値電圧分布を示す図である。 図５は、実施形態におけるロウデコーダの構成を示す回路図である。 図６は、実施形態の書き込み動作の第１例におけるプログラム動作のタイミングチャートである。 図７は、実施形態の書き込み動作の第２例におけるプログラム動作のタイミングチャートである。 図８は、比較例としての接合部にトラップされていた電子の挙動を示す模式図である。 図９は、実施形態における接合部にトラップされていた電子の挙動を示す模式図である。
以下の実施形態の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
［実施形態］
以下に、実施形態の半導体記憶装置について説明する。
１．半導体記憶装置の構成
図１を用いて、本実施形態の半導体記憶装置の構成について説明する。図１は、実施形態の半導体記憶装置の構成を示すブロック図である。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１０は、データを不揮発に記憶するメモリであり、複数のメモリセルを備える。図１に示すように、ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ１３、センスアンプ１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７を備える。また例えば、ＮＡＮＤ型フラッシュメモリ１０には、外部にＮＡＮＤバスを介してコントローラ２０が接続される。コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０にアクセスし、ＮＡＮＤ型フラッシュメモリ１０を制御する。ＮＡＮＤバス及びコントローラ２０の詳細については後述する。
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性メモリセルを含む複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…ＢＬＫｎ（ｎは０以上の整数）を備える。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。メモリセルアレイ１１は、コントローラ２０から与えられたデータを記憶する。メモリセルアレイ１１及びブロックＢＬＫの詳細については後述する。
ロウデコーダ１２は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線を選択する。ロウデコーダ１２の詳細については後述する。
ドライバ１３は、選択されたブロックＢＬＫに対して、ロウデコーダ１２を介して電圧を供給する。
センスアンプ１４は、データの読み出し時には、メモリセルアレイ１１から読み出されたデータＤＡＴをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２０に出力する。センスアンプ１４は、データの書き込み時には、コントローラ２０から受信した書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
アドレスレジスタ１５は、コントローラ２０から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指示するページアドレスを含む。コマンドレジスタ１６は、コントローラ２０から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１７に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
シーケンサ１７は、コマンドレジスタ１６に保持されたコマンドＣＭＤに基づいて、ＮＡＮＤ型フラッシュメモリ１０の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１６に保持された書き込みコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１７は、またコマンドレジスタ１６に保持された読み出しコマンドに基づいて、ロウデコーダ１２、ドライバ１３、及びセンスアンプ１４を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。
ＮＡＮＤ型フラッシュメモリ１０には、前述したように、ＮＡＮＤバスを介してコントローラ２０が接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。具体的には、ＮＡＮＤバスは、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、入出力信号Ｉ／Ｏ、及びレディ／ビジー信号Ｒ／Ｂｎを通信するバスを含む。入出力信号Ｉ／Ｏは８ビットのバス幅で伝送される。入出力信号Ｉ／Ｏは、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴ等を通信する。
次に、図１を用いて、コントローラ２０の構成について説明する。コントローラ２０は、ホストインターフェース（Ｉ／Ｆ）回路２１、内蔵メモリ２２、プロセッサ（ＣＰＵ）２３、バッファメモリ２４、ＮＡＮＤインターフェース（Ｉ／Ｆ）回路２５、及びＥＣＣ（Error Checking and Correcting）回路２６を備える。
ホストインターフェース回路２１は、ホストバスを介してホストデバイス（不図示）に接続される。ホストインターフェース回路２１は、ホストデバイスから受信した命令及びデータを、それぞれプロセッサ２３及びバッファメモリ２４に転送する。また、ホストインターフェース回路２１は、プロセッサ２３からの命令に応答して、バッファメモリ２４内のデータをホストデバイスへ転送する。
プロセッサ２３は、コントローラ２０全体の動作を制御する。例えば、プロセッサ２３は、ホストデバイスから書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５に対して書き込み命令を発行する。読み出し及び消去の際も同様である。また、プロセッサ２３は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１０を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２０の動作は、プロセッサ２３がソフトウェア（またはファームウェア）を実行することによって実現されてもよいし、またはハードウェアで実現されてもよい。
ＮＡＮＤインターフェース回路２５は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１０と接続され、ＮＡＮＤ型フラッシュメモリ１０との通信を司る。ＮＡＮＤインターフェース回路２５は、プロセッサ２３から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１０へ送信し、また種々の信号をＮＡＮＤ型フラッシュメモリ１０から受信する。
バッファメモリ２４は、書き込みデータや読み出しデータを一時的に保持する。バッファメモリ２４はＤＲＡＭやＳＲＡＭ等から構成してもよい。
内蔵メモリ２２は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３の作業領域として使用される。内蔵メモリ２２は、ＮＡＮＤ型フラッシュメモリ１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６は、ＮＡＮＤ型フラッシュメモリ１０に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
１．１ メモリセルアレイ１１の構成
１．１．１ ブロックＢＬＫの回路構成
次に、図２を用いて、メモリセルアレイ１１が含むブロックＢＬＫの回路構成について説明する。図２は、メモリセルアレイ１１内のブロックＢＬＫの回路図である。ブロックＢＬＫは、図２に示すように、例えば４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０，ＢＬ１，…，ＢＬｍ（ｍは０以上の整数）に関連付けられている。以降、ビット線ＢＬと記した場合、ビット線ＢＬ０〜ＢＬｍの各々を示すものとする。また、各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，…，ＭＴ４７、ダミートランジスタＤＬＴ及びＤＵＴ、メモリセルトランジスタＭＴ４８，ＭＴ４９，ＭＴ５０，…，ＭＴ９５、及び選択ゲートトランジスタＳＴ１及びＳＴ２を含む。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ９５の各々を示すものとする。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。ダミートランジスタＤＬＴ及びＤＵＴの各々は、例えば、メモリセルトランジスタＭＴと同様の構成であり、データの記憶に使用されないメモリセルトランジスタである。選択ゲートトランジスタＳＴ１及びＳＴ２の各々は、各種動作時においてストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、選択ゲートトランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択ゲートトランジスタＳＴ１のソースと、ダミートランジスタＤＵＴのドレインとの間には、メモリセルトランジスタＭＴ４８〜ＭＴ９５が直列接続されている。ダミートランジスタＤＵＴのソースは、ダミートランジスタＤＬＴのドレインに接続されている。ダミートランジスタＤＬＴのソースと、選択ゲートトランジスタＳＴ２のドレインとの間には、メモリセルトランジスタＭＴ０〜ＭＴ４７が直列接続されている。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ９５のそれぞれの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ９５に共通接続されている。ダミートランジスタＤＵＴの制御ゲートは、ダミーワード線ＷＬＤＵに共通接続されている。ダミートランジスタＤＬＴの制御ゲートは、ダミーワード線ＷＬＤＬに共通接続されている。ストリングユニットＳＵ０〜ＳＵ３の各々に含まれた選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。選択ゲートトランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。
ビット線ＢＬ０〜ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。ビット線ＢＬは、複数のブロックＢＬＫ間で対応するＮＡＮＤストリングＮＳの選択ゲートトランジスタＳＴ１に共通接続されている。ワード線ＷＬ０〜ＷＬ９５並びにダミーワード線ＷＬＤＵ及びＷＬＤＬのそれぞれは、ブロックＢＬＫ毎に設けられている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
１．１．２ メモリセルアレイの断面構造
次に、図３を用いて、メモリセルアレイ１１におけるメモリセルトランジスタの断面構造を説明する。図３は、実施形態におけるメモリセルアレイ１１内のメモリセルトランジスタの断面図である。ここでは、導電層間の層間絶縁膜が省略されている。また、図３において、相互に直交し、半導体基板３０面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向（積層方向）とする。
図３に示すように、メモリセルアレイ１１は、半導体基板３０、導電層３１〜３８、メモリピラーＭＨ、及びコンタクトプラグＢＬＣを含む。半導体基板３０の主面は、ＸＹ面に対応する。半導体基板３０の上方には、絶縁層を介して導電層３１が設けられる。導電層３１は、ＸＹ面に沿った平板状に形成され、ソース線ＳＬとして機能する。
導電層３１上には、ＹＺ面に沿った複数のスリットＳＬＴが、Ｘ方向に配列される。導電層３１上かつ隣り合うスリットＳＬＴ間の構造体が、例えば１つのストリングユニットＳＵに対応する。具体的には、導電層３１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電層３２、４８個の導電層３３、導電層３４、導電層３５、４８個の導電層３６、及び導電層３７が設けられている。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層３２〜３７は、それぞれがＸＹ面に沿った平板状に形成される。
導電層３２は、選択ゲート線ＳＧＳとして機能する。４８個の導電層３３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ４７として機能する。導電層３４及び３５は、それぞれダミーワード線ＷＬＤＬ及びＷＬＤＵとして機能する。４８個の導電層３６は、下層から順に、それぞれワード線ＷＬ４８〜ＷＬ９５として機能する。導電層３７は、選択ゲート線ＳＧＤとして機能する。
複数のメモリピラーＭＨは、例えばＹ方向に千鳥状に配列され（不図示）、それぞれが１つのＮＡＮＤストリングＮＳとして機能する。各メモリピラーＭＨは、導電層３７の上面から導電層３１の上面に達するように、導電層３２〜３７を通過して設けられている。また、各メモリピラーＭＨは、下部ピラーＬＭＨ、上部ピラーＵＭＨ、及び下部ピラーＬＭＨと上部ピラーＵＭＨ間の接合部ＪＴを含む。
上部ピラーＵＭＨは、下部ピラーＬＭＨ上に設けられ、下部ピラーＬＭＨと上部ピラーＵＭＨとの間は、接合部ＪＴを介して接合されている。すなわち、導電層３１上に下部ピラーＬＭＨが設けられ、下部ピラーＬＭＨ上に接合部ＪＴを介して上部ピラーＵＭＨが設けられる。例えば、接合部ＪＴの外径は、下部ピラーＬＭＨと接合部ＪＴとの接触部分の外径よりも大きく、上部ピラーＵＭＨと接合部ＪＴとの接触部分の外径よりも大きい。接合部ＪＴが設けられた接合層のＺ方向における間隔（導電層３４と３５間の間隔）は、隣り合う導電層３３の間隔よりも広く、隣り合う導電層３６の間隔よりも広い。
メモリピラーＭＨは、例えばブロック絶縁膜４０、電荷蓄積膜（電荷蓄積層とも称する）４１、トンネル絶縁膜４２、及び半導体層４３を有する。具体的には、メモリピラーＭＨを形成するためのメモリホールの内壁に、ブロック絶縁膜４０が設けられる。ブロック絶縁膜４０の内壁に、電荷蓄積膜４１が設けられる。電荷蓄積膜４１の内壁に、トンネル絶縁膜４２が設けられる。さらに、トンネル絶縁膜４２の内側に半導体層４３が設けられる。なお、メモリピラーＭＨは、半導体層４３の内部にコア絶縁層を設けた構造としてもよい。
このようなメモリピラーＭＨの構成において、メモリピラーＭＨと導電層３２とが交差する部分が、選択ゲートトランジスタＳＴ２として機能する。メモリピラーＭＨと導電層３３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ４７として機能する。各メモリセルトランジスタＭＴ０〜ＭＴ４７は、データが記憶される、あるいはデータが記憶可能なメモリセルである。メモリピラーＭＨと導電層３４及び３５とが交差する部分が、それぞれダミートランジスタＤＬＴ及びＤＵＴとして機能する。各ダミートランジスタＤＬＴ及びＤＵＴは、データが記憶されないメモリセルである。メモリピラーＭＨと導電層３６とが交差する部分が、それぞれメモリセルトランジスタＭＴ４８〜ＭＴ９５として機能する。各メモリセルトランジスタＭＴ４８〜ＭＴ９５は、データが記憶される、あるいはデータが記憶可能なメモリセルである。さらに、メモリピラーＭＨと導電層３７とが交差する部分が、選択ゲートトランジスタＳＴ１として機能する。
半導体層４３は、メモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ、ＤＵＴ、及び選択ゲートトランジスタＳＴ１、ＳＴ２のチャネル層として機能する。半導体層４３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
電荷蓄積膜４１は、メモリセルトランジスタＭＴにおいて半導体層４３から注入される電荷を蓄積する機能を有する。電荷蓄積膜４１は、例えばシリコン窒化膜を含む。
トンネル絶縁膜４２は、半導体層４３から電荷蓄積膜４１に電荷が注入される際、または電荷蓄積膜４１に蓄積された電荷が半導体層４３へ拡散する際に電位障壁として機能する。トンネル絶縁膜４２は、例えばシリコン酸化膜を含む。
ブロック絶縁膜４０は、電荷蓄積膜４１に蓄積された電荷が導電層（ワード線ＷＬ）３３〜３６へ拡散するのを防止する。ブロック絶縁膜４０は、例えばシリコン酸化膜及びシリコン窒化膜を含む。
メモリピラーＭＨの上面より上方には、層間絶縁膜を介して導電層３８が設けられる。導電層３８は、Ｘ方向に延伸したライン状に形成され、ビット線（あるいは配線層）ＢＬとして機能する。複数の導電層３８はＹ方向に配列され（不図示）、導電層３８は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＨと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＨ内の半導体層４３上にコンタクトプラグＢＬＣが設けられ、コンタクトプラグＢＬＣ上に１つの導電層３８が設けられる。コンタクトプラグＢＬＣは導電層を含む。
なお、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵは、任意の個数に設定可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ及びＤＵＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の各々も、任意の個数に設定可能である。
また、ワード線ＷＬ、ダミーワード線ＷＬＤＬ及びＷＬＤＵ、及び選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ及びＤＵＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の個数に従って変更される。選択ゲート線ＳＧＳは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。選択ゲート線ＳＧＤは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。
その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．３ メモリセルトランジスタの閾値電圧分布
次に、図４を用いて、メモリセルトランジスタＭＴの取り得るデータとその閾値電圧分布について説明する。図４は、本実施形態におけるメモリセルトランジスタＭＴの取り得るデータとその閾値電圧分布を示す図である。ここでは、メモリセルトランジスタＭＴの記憶方式として、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能なＴＬＣ（Triple-Level Cell）方式を適用した場合を説明する。なお、本実施形態は、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能なＭＬＣ（Multi-Level Cell）方式、１つのメモリセルトランジスタＭＴに４ビットのデータを記憶可能なＱＬＣ（Quad-Level Cell）方式等、その他の記憶方式を用いた場合にも適用できる。
図４に示すように、ＴＬＣ方式が適用された複数のメモリセルトランジスタＭＴは、８つの閾値電圧分布を形成する。各メモリセルトランジスタＭＴは、それらの閾値電圧分布に応じて例えば３ビットのデータを保持可能である。この３ビットデータは、閾値電圧の低いものから順番に、例えば“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”である。これらデータを保持するメモリセルトランジスタの閾値電圧のステートは、低いものから順番に、例えば“Ｅｒ”ステート（例えば、電圧ＶＡ未満）、“Ａ”ステート（例えば、電圧ＶＡ以上、ＶＢ未満であり、ＶＡ＜ＶＢ）、“Ｂ”ステート（例えば、電圧ＶＢ以上、ＶＣ未満であり、ＶＢ＜ＶＣ）、“Ｃ”ステート（例えば、電圧ＶＣ以上、ＶＤ未満であり、ＶＣ＜ＶＤ）、“Ｄ”ステート（例えば、電圧ＶＤ以上、ＶＥ未満であり、ＶＤ＜ＶＥ）、“Ｅ”ステート（例えば、電圧ＶＥ以上、ＶＦ未満であり、ＶＥ＜ＶＦ）、“Ｆ”ステート（例えば、電圧ＶＦ以上、ＶＧ未満であり、ＶＦ＜ＶＧ）、“Ｇ”ステート（例えば電圧ＶＧ以上）である。なお、３ビットデータと閾値電圧との関係はこの関係に限定されるものではなく、両者の関係については適宜選択できる。
各々のメモリセルトランジスタＭＴが保持する３ビットデータを、lower（下位）ビット側からそれぞれlowerビット、middle（中位）ビット、及びupper（上位）ビットと称する。そして、同一のストリングユニットＳＵにおいて、同一のワード線に接続された複数のメモリセルトランジスタを含むセルユニットＣＵの保持するlowerビットの集合をlowerページと称し、middleビットの集合をmiddleページと称し、upperビットの集合をupperページと称する。すなわち、セルユニットＣＵには３ページが割り当てられる。データの書き込み及び読み出しは、ページ単位もしくはセルユニット単位で行われる。
１．２ ロウデコーダの構成
次に、図５を用いて、本実施形態におけるロウデコーダ１２の構成について説明する。図５は、実施形態におけるロウデコーダの構成を示す回路図である。
ロウデコーダ１２は、デコーダＤＣ０〜ＤＣｎを含む。以降、デコーダＤＣと記した場合、デコーダＤＣ０〜ＤＣｎの各々を示すものとする。デコーダＤＣ０〜ＤＣｎは、それぞれブロックＢＬＫ０〜ＢＬＫｎに対応している。すなわち、１つのブロックＢＬＫに、１つのデコーダＤＣが関連付けられている。以下に、ブロックＢＬＫ０に対応するデコーダＤＣ０を例に、デコーダＤＣ０の回路構成について説明する。
デコーダＤＣは、ブロックデコーダＢＤ、及び転送トランジスタＴＲＳ、ＴＲ０〜ＴＲ４７、ＴＲＤＬ、ＴＲＤＵ、ＴＲ４８〜９５、及びＴＲＤ０を含む。ブロックデコーダＢＤは、ブロックアドレスをデコードして、デコード結果に基づいて転送ゲート線ＴＧに所定の電圧を印加する。転送ゲート線ＴＧは、転送トランジスタの各々のゲートに共通接続されている。転送トランジスタは、例えば高耐圧ｎチャネルＭＯＳトランジスタを含む。
転送トランジスタの各々は、ドライバ１３から電圧が供給される信号線と、ブロックＢＬＫ０に設けられた配線との間に接続されている。具体的には、転送トランジスタＴＲＳのドレインは、信号線ＳＧＳＤに接続され、転送トランジスタＴＲＳのソースは、ブロックＢＬＫ０の選択ゲート線ＳＧＳに接続される。転送トランジスタＴＲ０〜ＴＲ９５のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ９５に接続され、転送トランジスタＴＲ０〜ＴＲ９５のそれぞれのソースは、それぞれブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ９５の一端に接続されている。転送トランジスタＴＲＤＬのドレインは、信号線ＣＧＤＬに接続され、転送トランジスタＴＲＤＬのソースは、ダミーワード線ＷＬＤＬに接続される。転送トランジスタＴＲＤＵのドレインは、信号線ＣＧＤＵに接続され、転送トランジスタＴＲＤＵのソースは、ダミーワード線ＷＬＤＵに接続される。さらに、転送トランジスタＴＲＤ０のドレインは、信号線ＳＧＤＤ０に接続され、転送トランジスタＴＲＤ０のソースは、ブロックＢＬＫ０の選択ゲート線ＳＧＤ０に接続される。
上記構成を有するロウデコーダ１２は、各種動作対象のブロックＢＬＫを選択し、選択したブロックＢＬＫにドライバ１３から供給された電圧を印加する。具体的には、各種動作時において選択及び非選択ブロックＢＬＫに対応するブロックデコーダＢＤは、それぞれ“Ｈ”レベル及び“Ｌ”レベルの電圧を転送ゲート線ＴＧに印加する。
例えば、ブロックＢＬＫ０が選択された場合、デコーダＤＣ０内の転送トランジスタＴＲＳ〜ＴＲＤ０がオン状態になり、その他のデコーダＤＣ内の転送トランジスタＴＲＳ〜ＴＲＤ０がオフ状態になる。これにより、ブロックＢＬＫ０に設けられた各配線と、対応する信号線との間に電流経路が形成され、他のブロックＢＬＫに設けられた各配線と、対応する信号線との間の電流経路が遮断される。その結果、ドライバ１３によって各信号線にそれぞれ供給された電圧が、デコーダＤＣ０を介して、選択されたブロックＢＬＫ０内の各配線にそれぞれ印加される。
２．半導体記憶装置の書き込み動作
次に、本実施形態の半導体記憶装置における書き込み動作について説明する。書き込み動作では、プログラム動作（プログラムとも称する）と、プログラムベリファイ動作とを含む書き込みループが、メモリセルトランジスタＭＴの閾値電圧が所定の電圧に上昇するまで繰り返し実行される。
プログラム動作は、メモリセルトランジスタＭＴのゲートに書き込み電圧（プログラム電圧とも称する）を印加することにより、メモリセルトランジスタの電荷蓄積層に電荷を注入し、メモリセルトランジスタの閾値電圧を上昇させる動作である。プログラムベリファイ動作は、書き込み電圧の印加によって生じたメモリセルトランジスタＭＴの閾値電圧の変化を確認する動作である。プログラムベリファイ動作は、メモリセルトランジスタの閾値電圧が所定の電圧に達したか否かを判定する。ここでは、本実施形態に係るプログラム動作について説明し、プログラムベリファイ動作の説明は省略する。
本実施形態の書き込み動作におけるプログラム動作は、様々な書き込み方式に適用可能である。例えば、書き込み方式は、１つのプログラムコマンドによりメモリセルトランジスタＭＴに複数ビットのデータを一括して書き込む方式（例えば、フルシーケンスプログラム）と、複数のプログラムコマンドによりメモリセルトランジスタＭＴに複数ビットのデータを多段階に分けて書き込む方式（例えば、２ステージプログラムあるいはfoggy & fine）とがある。
２ステージプログラムは、第１ステージの書き込み動作でlowerなどの下位ページを書き、第２ステージの書き込み動作でupperとmiddleなどの上位ページを同時に書く方式である。foggy & fineは、第１ステージの書き込み動作でlower/ upper/ middleなどの全てのページを荒く書き、第２ステージの書き込み動作で、第１ステージの書き込み動作で書いたページを細かく書く方式である。いずれの方式においても、本実施形態のプログラム動作を用いることができる。
以下に、本実施形態の書き込み動作におけるプログラム動作について説明する。
本実施形態のＮＡＮＤ型フラッシュメモリ１０は、図３に示したように、下部ピラーＬＭＨと上部ピラーＵＭＨとの間に接合部ＪＴを有している。下部ピラーＬＭＨと上部ピラーＵＭＨとの間に接合部ＪＴを有する構造では、書き込み動作において、接合部ＪＴ近傍のワード線に接続された書き込み非対象（あるいは書き込み禁止）のメモリセルトランジスタＭＴに閾値電圧の上昇等の不具合（例えば、誤書き込み）が発生する場合がある。本実施形態は、このような接合部ＪＴ近傍のメモリセルトランジスタＭＴに発生する不具合を対策するものである。よって、ここではプログラム動作においてワード線ＷＬ４８〜ＷＬ５１及びダミーワード線ＷＬＤＵに印加する電圧に着目して説明する。なお、上述したメモリセルトランジスタＭＴに発生する不具合の詳細については後述する。
書き込み動作は、１つのワード線ＷＬを単位として実行される。ワード線ＷＬ０〜ＷＬ９５に対する書き込み動作の順番は、例えば、ワード線ＷＬ０に接続された複数のメモリセルトランジスタＭＴに書き込み動作が行われ、続いて、ワード線ＷＬ１、ＷＬ２と、順次、ワード線ＷＬ９５まで、それぞれのワード線に接続されたメモリセルトランジスタに書き込み動作が行われる。
２．１ 書き込み動作の第１例
図６は、書き込み動作の第１例におけるプログラム動作のタイミングチャートであり、選択ゲート線、ワード線、及びビット線に印加される電圧を示す。第１例では、ダミーワード線を除いて、接合部ＪＴに最も近い１番目のワード線ＷＬ４８、次に近い２番目のワード線ＷＬ４９に順次、書き込み動作を行った後、３番目のワード線ＷＬ５０に行われる書き込み動作を示す。
図６に示すように、プログラム動作は、プリチャージ期間、プログラム／ブースト期間、及びディスチャージ期間を有する。プリチャージ期間は、プログラム期間の前に、非選択のビット線ＢＬを接地電圧（例えば、０Ｖ）より高い電圧ＶＤＤＳＡに充電する期間である。以降、ビット線ＢＬを電圧ＶＤＤＳＡに充電する動作をプリチャージ動作と称する。プログラム／ブースト期間は、選択されたワード線ＷＬに書き込み電圧が印加されて、書き込み対象のメモリセルトランジスタＭＴの電荷蓄積層に電荷が注入されると共に、非選択のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネル電位が上昇して、書き込み非対象のメモリセルトランジスタＭＴの電荷蓄積層に電荷が注入されるのを妨げる期間である。ディスチャージ期間は、各ワード線ＷＬ、ダミーワード線ＷＬＤＵ及びＷＬＤＬ、各ビット線ＢＬ、及び各選択ゲート線ＳＧＤに印加された電圧を接地電圧に放電する期間である。
まず、図６に示すように、プリチャージ期間が始まる以前において、各選択ゲート線ＳＧＤ、各ワード線ＷＬ、ダミーワード線ＷＬＤＵ及びＷＬＤＬ、及び各ビット線ＢＬの電圧は、電圧ＶＳＳに設定される。電圧ＶＳＳは、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１０における接地電圧である。
プリチャージ期間は以下のように動作する。時刻ｔ０にて、ロウデコーダ１２は、ダミーワード線ＷＬＤＵに電圧ＶＧＰを印加する。電圧ＶＧＰは、ダミーワード線ＷＬＤＵに接続されたダミートランジスタがオン状態になる電圧に設定される。
その後、時刻ｔ１より前に、センスアンプ１４は、非選択（あるいは書き込み禁止）のビット線ＢＬに電圧ＶＤＤＳＡを印加する。電圧ＶＤＤＳＡは、選択された選択ゲート線ＳＧＤに電圧ＶＳＧＤＨが印加されたとき、選択ゲートトランジスタがオン状態となり、選択された選択ゲート線ＳＧＤに電圧ＶＳＧＤが印加されたとき、選択ゲートトランジスタがオフ状態となる電圧である。
次に、時刻ｔ１にて、ロウデコーダ１２は、選択された選択ゲート線及び非選択の選択ゲート線ＳＧＤに電圧ＶＳＧＤＨを印加する。電圧ＶＳＧＤＨは、ビット線ＢＬの電圧に関わらず、選択ゲートトランジスタＳＴ１をオン状態にする電圧である。ロウデコーダ１２は、ダミーワード線ＷＬＤＵに電圧ＶＧＰを印加し、非選択のワード線ＷＬ４８及びＷＬ４９に電圧ＶＣＰ２を印加し、選択されたワード線ＷＬ５０に電圧ＶＣＰ１を印加し、非選択のワード線ＷＬ５１に電圧ＶＣＰを印加する。電圧ＶＣＰ１は電圧ＶＣＰより高く、電圧ＶＣＰ２は電圧ＶＣＰ１より高い。すなわち、これらのうちで、電圧ＶＣＰ２が最も高く、順に電圧ＶＣＰ１、電圧ＶＣＰの順番で低くなる。電圧ＶＣＰは、例えば未書き込みのメモリセルトランジスタがオン状態になる最低の電圧に設定される。電圧ＶＣＰ２は、例えばメモリセルトランジスタＭＴが保持する最も高いステートの閾値電圧、ここではＧステートの閾値電圧に応じて設定される。センスアンプ１４は、非選択のビット線ＢＬへの電圧ＶＤＤＳＡの印加を維持する。さらに、センスアンプ１４は、選択されたビット線ＢＬの電圧を電圧ＶＳＳのまま維持する。
上述した電圧が印加されるプリチャージ期間では、接合部ＪＴにトラップされていた電子が、非選択のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネルを通り、すなわちダミーワード線ＷＬＤＵのダミートランジスタ及びワード線ＷＬ４８〜ＷＬ５１のメモリセルトランジスタのチャネルを通り、選択ゲートトランジスタＳＴ１を介してセンスアンプ１４側に移動する。これにより、プリチャージ期間後のプログラム／ブースト期間に、接合部ＪＴにトラップされていた電子が書き込み非対象のメモリセルトランジスタＭＴの電荷蓄積層に注入される現象の発生を低減することができる。
続いて、時刻ｔ２にて、ロウデコーダ１２は、各選択ゲート線ＳＧＤ、ダミーワード線を除く各ワード線ＷＬの電圧を放電させ、各選択ゲート線ＳＧＤ、ダミーワード線を除く各ワード線ＷＬの電圧を電圧ＶＳＳに設定する。センスアンプ１４は、非選択のビット線ＢＬへの電圧ＶＤＤＳＡの印加を維持する。さらに、センスアンプ１４は、選択されたビット線ＢＬの電圧を電圧ＶＳＳのまま維持する。
次に、プログラム／ブースト期間は以下のように動作する。時刻ｔ３にて、ロウデコーダ１２は、選択された選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加し、非選択の選択ゲート線ＳＧＤの電圧を電圧ＶＳＳのまま維持する。電圧ＶＳＧＤは、電圧ＶＳＳよりも高く、電圧ＶＳＧＤＨよりも低い電圧である。ロウデコーダ１２は、ダミーワード線ＷＬＤＵ及び各ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、 電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの保持データに関わらずメモリセルトランジスタＭＴをオン状態とし、かつカップリングによりチャネル電位を上昇させて、電荷蓄積層への電子の注入を抑制するための電圧である。センスアンプ１４は、非選択のビット線ＢＬへの電圧ＶＤＤＳＡの印加を維持する。さらに、センスアンプ１４は、選択されたビット線ＢＬの電圧を電圧ＶＳＳのまま維持する。
時刻ｔ４にて、ロウデコーダ１２は、選択されたワード線ＷＬ５０に書き込み電圧ＶＰＧＭを印加する。その他の非選択の各ワード線ＷＬ、ダミーワード線ＷＬＤＵ及びＷＬＤＬ、各選択ゲート線ＳＧＤ、及び各ビット線ＢＬの電圧は、時刻ｔ３にて印加された電圧のまま維持される。書き込み電圧ＶＰＧＭは、書き込み対象のメモリセルトランジスタＭＴの電荷蓄積層に電子を注入するための電圧である。書き込み電圧ＶＰＧＭは、電圧ＶＰＡＳＳより高い。
このプログラム／ブースト期間では、選択されたワード線ＷＬ５０に接続された書き込み対象のメモリセルトランジスタＭＴの電荷蓄積層に電子が注入されて、書き込みが行われる。また、選択されたワード線ＷＬ５０に接続された書き込み非対象のメモリセルトランジスタＭＴでは、そのチャネル電位がブーストされて、すなわちチャネル電位が上昇して、電荷蓄積層に電荷が注入されない。
次に、ディスチャージ期間は以下のように動作する。時刻ｔ５にて、ロウデコーダ１２は、選択されたワード線ＷＬ５０の電圧を放電させ、ワード線ＷＬ５０の電圧を電圧ＶＰＡＳＳに設定する。その他の非選択の各ワード線ＷＬ、ダミーワード線ＷＬＤＵ及びＷＬＤＬ、各選択ゲート線ＳＧＤ、及び各ビット線ＢＬの電圧は、時刻ｔ３及びｔ４にて印加された電圧のまま維持される。
時刻ｔ６にて、ロウデコーダ１２は、各ワード線ＷＬ、ダミーワード線ＷＬＤＵ及びＷＬＤＬの電圧を放電させ、各ワード線ＷＬ、ダミーワード線ＷＬＤＵ及びＷＬＤＬの電圧を電圧ＶＳＳに設定する。センスアンプ１４は、非選択のビット線ＢＬの電圧を放電させ、非選択のビット線ＢＬの電圧を電圧ＶＳＳに設定する。各選択ゲート線ＳＧＤ、及び選択されたビット線ＢＬの電圧は、時刻ｔ３、ｔ４及びｔ５にて印加された電圧のまま維持される。
続いて、時刻ｔ７にて、ロウデコーダ１２は、選択された選択ゲート線ＳＧＤの電圧を放電させ、選択された選択ゲート線ＳＧＤの電圧を電圧ＶＳＳに設定する。その後、時刻ｔ８にて、選択された選択ゲート線ＳＧＤの電圧の放電が終了し、各選択ゲート線ＳＧＤ、各ワード線ＷＬ、ダミーワード線ＷＬＤＵ及びＷＬＤＬ、及び各ビット線ＢＬの電圧が電圧ＶＳＳに設定される。
以上により、実施形態の書き込み動作の第１例におけるプログラム動作が終了する。
２．２ 書き込み動作の第２例
上述した第１例では、ダミーワード線を除いて、接合部ＪＴ側から１番目のワード線ＷＬ４８、２番目のワード線ＷＬ４９に書き込み動作を行った後、３番目のワード線ＷＬ５０に書き込み動作を行う場合を説明したが、２番目のワード線ＷＬ４９に書き込み動作を行う場合にも前述した不具合が生じる場合がある。この第２例では、接合部ＪＴ側から２番目のワード線ＷＬ４９に書き込み動作を行う場合を説明する。
図７は、書き込み動作の第２例におけるプログラム動作のタイミングチャートであり、選択ゲート線、ワード線、及びビット線に印加される電圧を示す。図７に示す第２例では、図６に示した、選択されたワード線ＷＬ５０がワード線ＷＬ４９に置き換わり、非選択のワード線ＷＬ４８及びＷＬ４９がＷＬ４８に、非選択のワード線ＷＬ５１がＷＬ５０に、それぞれ置き換わる。その他の各選択ゲート線ＳＧＤ、各ワード線ＷＬ、ダミーワード線ＷＬＤＵ及びＷＬＤＬ、及び各ビット線ＢＬの電圧は、図６に示した電圧と同様である。
第２例のプリチャージ期間においても、接合部ＪＴにトラップされていた電子が、非選択のビット線ＢＬに接続されたＮＡＮＤストリングＮＳのチャネルを通り、すなわちダミーワード線ＷＬＤＵのダミートランジスタ及びワード線ＷＬ４８〜ＷＬ５１のメモリセルトランジスタＭＴのチャネルを通り、選択ゲートトランジスタＳＴ１を介してセンスアンプ１４側に移動する。これにより、プリチャージ期間後のプログラム／ブースト期間に、接合部ＪＴにトラップされていた電子が書き込み非対象のメモリセルトランジスタＭＴの電荷蓄積層に注入される現象の発生を低減することができる。
３．実施形態の効果
実施形態によれば、書き込み動作の信頼性を向上できる半導体記憶装置を提供することができる。
以下に、実施形態の効果について詳述する前に、図３及び図８を用いて、下部ピラーＬＭＨと上部ピラーＵＭＨとの間に接合部ＪＴが配置されている場合に生じる不具合（例えば、誤書き込み）について説明する。図８は、接合部ＪＴ近傍のメモリセルトランジスタＭＴに発生する閾値電圧上昇の要因を説明する図であり、接合部ＪＴにトラップされていた電子の挙動を示す模式図である。
図３に示したように、ＮＡＮＤ型フラッシュメモリ１０が備えるメモリピラーＭＨは、下部ピラーＬＭＨと上部ピラーＵＭＨとの間に接合部ＪＴを有する。この接合部ＪＴは製造時にメモリホール等の加工によってダメージを受ける。これによって、接合部ＪＴには欠陥が発生するため、電子がトラップされ易い。接合部ＪＴにトラップされた電子は、図８に示すように、プログラム動作中に、選択されたワード線ＷＬに印加される書き込み電圧ＶＰＧＭによって引き込まれ、ダミーワード線ＷＬＤＵのダミートランジスタ及び非選択のワード線ＷＬのメモリセルトランジスタＭＴのチャネルを通り、選択されたワード線ＷＬに接続された書き込み非対象のメモリセルトランジスタの電荷蓄積層に注入される。これにより、書き込み非対象のメモリセルトランジスタの閾値電圧が上昇して、誤書き込みとなる場合がある。
実施形態の半導体記憶装置は、半導体基板３０の上方に配置された第１ワード線（例えば、ワード線ＷＬ４９）と、第１ワード線上に絶縁層を介して積層された第２ワード線（例えば、ワード線ＷＬ５０）と、メモリピラーＭＨと、メモリピラーＭＨに電気的に接続されたビット線ＢＬと、第１及び第２ワード線に電圧を印加するドライバ１３とを備える。メモリピラーＭＨは、第１及び第２ワード線を通過し、半導体基板３０上の下部ピラーＬＭＨと、下部ピラーＬＭＨ上の上部ピラーＵＭＨと、下部ピラーＬＭＨと上部ピラーＵＭＨ間の接合部ＪＴとを有する。第２ワード線が選択された書き込み動作時にビット線ＢＬを昇圧するプリチャージ動作において、ドライバ１３は、第２ワード線に電圧ＶＣＰ１を印加し、第１ワード線に電圧ＶＣＰ１より高い電圧ＶＣＰ２を印加する。
前記構成を有する実施形態では、書き込み動作におけるプリチャージ動作において、図９に示すように、接合部ＪＴの半導体層にトラップされていた電子が選択ゲートトランジスタＳＴ１側に移動する。このため、選択されたワード線ＷＬに書き込み電圧ＶＰＧＭを印加する期間において、図８に示したような、接合部ＪＴにトラップされていた電子が、書き込み非対象のメモリセルトランジスタの電荷蓄積層に注入される現象の発生を低減できる。これにより、書き込み非対象のメモリセルトランジスタの閾値電圧が上昇して、誤書き込みが生じるという不具合を低減することができる。この結果、本実施形態は、書き込み動作の信頼性を向上させることが可能である。
４．その他変形例等
本明細書において“接続”とは、電気的に接続されていることを示し、例えば間に別の素子を介することを含む。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、“オフ状態”は、例えばトランジスタのリーク電流のような微少な電流が流れることを含む。
なお、前述した実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、前記電圧は０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしてもよい。
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、前記電圧は１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしてもよい。
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、前記電圧は３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしてもよい。
読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしてもよい。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、前記電圧は例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間にしてもよい。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としてもよい。この場合に限定されることなく、前記電圧は例えば７.３〜８.４Ｖの間としてもよく、６.０Ｖ以下としてもよい。
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていてもよい。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であってもよい。
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ドライバ、１４…センスアンプ、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…シーケンサ、２０…コントローラ、３０…半導体基板、３１〜３８…導電層、４０…ブロック絶縁膜、４１…電荷蓄積膜、４２…トンネル絶縁膜、４３…半導体層。

Claims (11)

  1. 基板の上方に配置された第１ワード線と、
    前記第１ワード線上に絶縁層を介して積層された第２ワード線と、
    前記第１及び第２ワード線を通過し、前記基板上の第１柱状部と、前記第１柱状部上の第２柱状部と、前記第１柱状部と前記第２柱状部間の接合部とを有するメモリピラーと、
    前記メモリピラーに電気的に接続されたビット線と、
    前記第１及び第２ワード線に電圧を印加するドライバと、
    を具備し、
    前記第１ワード線が前記第２ワード線より前記接合部に近く、
    前記第２ワード線が選択された書き込み動作時に前記ビット線を昇圧するプリチャージ動作において、
    前記ドライバは、前記第２ワード線に第１電圧を印加し、前記第１ワード線に前記第１電圧より高い第２電圧を印加する半導体記憶装置。
  2. 前記第２ワード線上に絶縁層を介して積層された第３ワード線をさらに具備し、
    前記プリチャージ動作において、前記ドライバは、前記第３ワード線に前記第１電圧より低い第３電圧を印加する請求項１に記載の半導体記憶装置。
  3. 前記接合部と前記第１ワード線との間に配置された第４ワード線をさらに具備し、
    前記プリチャージ動作において、前記ドライバは、前記第４ワード線に前記第２電圧を印加する請求項１または２に記載の半導体記憶装置。
  4. 前記第１ワード線と前記第２柱状部との交差部分にデータが記憶可能な第１メモリセルトランジスタを有し、前記第２ワード線と前記第２柱状部との交差部分にデータが記憶可能な第２メモリセルトランジスタを有する請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記接合部と前記第４ワード線との間に配置された第５ワード線をさらに具備し、
    前記第５ワード線と前記第２柱状部との交差部分にデータが記憶されないダミートランジスタを有する請求項３に記載の半導体記憶装置。
  6. 前記第１ワード線は、データが記憶可能なメモリセルトランジスタに接続されたワード線のうち、前記接合部に２番目に近いワード線であり、
    前記第２ワード線は、データが記憶可能なメモリセルトランジスタに接続されたワード線のうち、前記接合部に３番目に近いワード線である請求項１に記載の半導体記憶装置。
  7. 前記第１ワード線は、データが記憶可能なメモリセルトランジスタに接続されたワード線のうち、前記接合部に最も近いワード線であり、
    前記第２ワード線は、データが記憶可能なメモリセルトランジスタに接続されたワード線のうち、前記接合部に２番目に近いワード線である請求項１に記載の半導体記憶装置。
  8. 前記プリチャージ動作は、前記第２ワード線に書き込み電圧が印加される前に実行される請求項１乃至７のいずれかに記載の半導体記憶装置。
  9. 前記基板上に前記第１柱状部が設けられ、前記第１柱状部上に前記接合部を介して前記第２柱状部が設けられる請求項１乃至８のいずれかに記載の半導体記憶装置。
  10. 前記接合部の外径は、前記第１柱状部と前記接合部との接触部分の外径よりも大きく、前記第２柱状部と前記接合部の接触部分の外径よりも大きい請求項１乃至９のいずれかに記載の半導体記憶装置。
  11. 絶縁層を介して積層された複数の導電層と、
    前記複数の導電層を通過し、前記基板上の第１柱状部と、前記第１柱状部上の第２柱状部と、前記第１柱状部と前記第２柱状部間の接合部とを有し、前記複数の導電層と前記第２柱状部との交差部分がそれぞれメモリセルトランジスタとして機能するメモリピラーと、
    前記メモリセルトランジスタに電気的に接続された配線層と、
    前記複数の導電層に電圧を印加するドライバと、
    を具備し、
    前記複数の導電層のうち、選択された１つの第１導電層に行う書き込み動作時に、前記配線層を昇圧するプリチャージ動作において、
    前記ドライバは、前記選択された第１導電層に第１電圧を印加し、前記複数の導電層のうち、前記第１導電層より前記接合部に近く、かつ前記第１導電層に隣接する第２導電層に前記第１電圧より高い第２電圧を印加する半導体記憶装置。
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