JP2020009507A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置の特定の回路ブロックの機能停止に伴う動作不良の発生を回避する。【解決手段】半導体記憶装置は、電源検出回路と、メモリ回路と、ロジック回路とを含む。電源検出回路は、電源ラインに供給される電源電圧のレベルが所定レベルよりも高い場合に第１のレベルの電源検出信号を出力し、電源電圧のレベルが所定レベルよりも低い場合に第１のレベルとは異なる第２のレベルの電源検出信号を出力する。電源検出回路は、制御信号に応じて内部の電流経路を遮断する第１の遮断回路と、制御信号に応じて電源検出信号のレベルを前記第１のレベルに保持する保持回路と、を備える。メモリ回路は、複数のメモリセルを備える。ロジック回路は、電源検出信号のレベルに基づいてメモリ回路を制御する。【選択図】図１

Description

開示の技術は、半導体記憶装置に関する。

半導体記憶装置に関する技術として、以下の技術が知られている。

例えば、外部電源から与えられる電源電圧が降圧されて内部の主回路に与えられ、かつアクティブモードとスタンバイモードとを有する半導体集積回路が知られている。半導体集積回路は、外部電源から与えられる電源電圧を降圧するための内部降圧手段と、スタンバイモードにおいて内部降圧手段を非活性状態にするための非活性化手段を備える。半導体装置は、更に、スタンバイモードにおいて外部電源から与えられる電源電圧を主回路に直接印加するための電源電圧印加手段を備える。

また、スタンバイ時に不活性化され、非スタンバイ時である動作時に所定の基準電圧を発生して基準電圧線に出力する第１の基準電圧発生回路を備えた半導体装置が知られている。半導体装置は、更に、第１の基準電圧発生回路よりも小さい貫通電流でスタンバイ時に基準電圧を発生し、その発生した基準電圧を基準電圧線に出力する第２の基準電圧発生回路を備える。

また、基準電圧発生回路と内部電圧制御回路とにより電源電圧を降圧した内部降圧電圧を形成し、スタティックメモリに供給するようにした内部降圧回路が知られている。この内部降圧回路は、スタティックメモリが保持状態のときには、基準電圧発生回路と内部電圧制御回路とをオフ状態に設定するとともに、これらの回路よりも消費電力が小さい降圧手段を用いてデータ保持電圧を得るように構成されている。

特開平４−４７５９１号公報 特開２００５−５０４７３号公報 特開平２−４０１９５号公報

メモリセルを含むメモリ回路を備えた半導体記憶装置として、スリープ機能を有するものが知られている。この種の半導体記憶装置において、スリープ機能が有効となると、半導体記憶装置を構成する回路ブロックの少なくとも１つが機能停止状態となり、これにより消費電力が削減される。しかしながら、例えば、半導体記憶装置の動作制御に必要な信号を出力する回路ブロックが、スリープ機能によって機能停止状態となると、半導体記憶装置の動作制御が不能となるおそれがある。

開示の技術は、１つの側面として、半導体記憶装置の特定の回路ブロックの機能停止に伴う動作不良の発生を回避することを目的とする。

開示の技術に係る半導体記憶装置は、電源検出回路を備える。前記電源検出回路は、電源ラインに供給される電源電圧のレベルが所定レベルよりも高い場合に第１のレベルの電源検出信号を出力し、前記電源電圧のレベルが前記所定レベルよりも低い場合に前記第１のレベルとは異なる第２のレベルの電源検出信号を出力する。前記電源検出回路は、供給される制御信号に応じて内部の電流経路を遮断する第１の遮断回路と、前記制御信号に応じて前記電源検出信号のレベルを前記第１のレベルに保持する保持回路と、を備える。前記半導体記憶装置は、複数のメモリセルを備えたメモリ回路と、前記電源検出信号のレベルに基づいて前記メモリ回路を制御するロジック回路と、を備える。

開示の技術は、一つの側面として、半導体記憶装置の特定の回路ブロックの機能停止に伴う動作不良の発生を回避することができる、という効果を奏する。

開示の技術の実施形態に係る半導体記憶装置の構成の一例を示す回路ブロック図である。 開示の技術の実施形態に係る基準電圧生成回路の構成の一例を示す回路図である。 開示の技術の実施形態に係る電源検出回路の構成の一例を示す回路図である。 開示の技術の実施形態に係る半導体記憶装置の動作の一例を示すタイムチャートである。 第１の比較例に係る半導体記憶装置の構成の一例を示す回路ブロック図である。 第１の比較例に係る基準電圧生成回路の構成の一例を示す回路図である。 第１の比較例に係る電源検出回路の構成の一例を示す回路図である。 第１の比較例に係る半導体記憶装置の動作の一例を示すタイムチャートである。 第２の比較例に係る半導体記憶装置の構成の一例を示す回路ブロック図である。 第２の比較例に係る電源検出回路の構成の一例を示す回路図である。 第２の比較例に係る半導体記憶装置の動作の一例を示すタイムチャートである。

以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。

図１は、開示の技術の実施形態に係る半導体記憶装置１の構成の一例を示す回路ブロック図である。半導体記憶装置１は、基準電圧生成回路１０、電源検出回路２０、駆動電圧生成回路３０、ロジック回路４０、レベルシフト回路５０及びメモリ回路６０を含んで構成されている。

基準電圧生成回路１０は、例えば、バンドギャップリファレンス回路であり、電源ラインＬ１に供給される電源電圧Ｖ１によって駆動され、電源電圧Ｖ１及び周囲温度の変動の影響を受けにくい基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆは、電源検出回路２０及び駆動電圧生成回路３０にそれぞれ供給される。なお、電源電圧Ｖ１のレベルは、一例として３．３Ｖである。

電源検出回路２０は、電源ラインＬ１に供給される電源電圧Ｖ１によって駆動され、基準電圧生成回路１０によって生成された基準電圧Ｖｒｅｆのレベルを基準として、電源電圧Ｖ１のレベル判定を行う。具体的には、電源検出回路２０は、電源電圧Ｖ１を分圧した電圧と、基準電圧Ｖｒｅｆとを比較して、その比較結果を示す電源検出信号Ｓｄを出力する。電源検出回路２０は、電源電圧Ｖ１を分圧した電圧のレベルが、基準電圧Ｖｒｅｆのレベルよりも高い場合（すなわち、電源電圧Ｖ１のレベルが所定レベルよりも高い場合）、ハイレベルの電源検出信号Ｓｄを出力する。一方、電源検出回路２０は、電源電圧Ｖ１を分圧した電圧のレベルが、基準電圧Ｖｒｅｆのレベルよりも低い場合（すなわち、電源電圧Ｖ１のレベルが所定レベルよりも低い場合）、ローレベルの電源検出信号Ｓｄを出力する。電源検出信号Ｓｄは、ロジック回路４０に供給される。

ロジック回路４０は、電源検出信号Ｓｄのレベルに基づいて、半導体記憶装置１の状態を、リセット状態またはリセット解除状態に遷移させることで、メモリ回路６０の動作制御を行う。具体的には、ロジック回路４０は、電源検出信号Ｓｄのレベルがローレベルの場合（すなわち、電源電圧Ｖ１のレベルが所定レベルよりも低い場合）、外部から供給される種々のコマンドの入力を受け付けないリセット状態に遷移させる。一方、ロジック回路４０は、電源検出信号Ｓｄのレベルがハイレベルの場合（すなわち、電源電圧Ｖ１のレベルが所定レベルよりも高い場合）、外部から供給される種々のコマンドの入力を受け付けるリセット解除状態に遷移させる。ロジック回路４０は、リセット状態またはリセット解除状態であることを示すデジタル信号Ｓ１を、メモリ回路６０に向けて出力する。また、ロジック回路４０は、リセット解除状態において、外部から供給されるコマンドに応じて、後述するスリープ信号Ｓｓを出力する。ロジック回路４０は、電源ラインＬ１に供給される電源電圧Ｖ１によって駆動される。

駆動電圧生成回路３０は、基準電圧生成回路１０によって生成された基準電圧Ｖｒｅｆを元に電源電圧Ｖ１を降下させた駆動電圧ＶＤＤを生成する。駆動電圧ＶＤＤは、レベルシフト回路５０及びメモリ回路６０に供給され、レベルシフト回路５０及びメモリ回路６０を駆動するための電源電圧として用いられる。なお、駆動電圧ＶＤＤのレベルは、一例として、１．８Ｖである。

レベルシフト回路５０は、ロジック回路４０から供給されたデジタル信号Ｓ１のレベルを、低下させる方向にシフトさせる。具体的には、レベルシフト回路５０は、ロジック回路４０から供給される３．３Ｖ系のデジタル信号Ｓ１を、駆動電圧ＶＤＤのレベルに相当する１．８Ｖ系のデジタル信号とするべくレベルシフトを行う。レベルシフトされたデジタル信号Ｓ２は、メモリ回路６０に供給される。

メモリ回路６０は、複数のメモリセル（図示せず）と、各メモリセルへのデータの書込み及び読み出しを制御するメモリ制御回路（図示せず）とを含んで構成されている。メモリセルは、例えばＥＥＰＲＯＭ（（Electrically Erasable Programmable Read-Only Memory）及びＦＬＡＳＨ等の不揮発性メモリを構成するものであってもよい。また、メモリセルは、ＳＲＡＭ（Static Random Access Memory）及びＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリを構成するものであってもよい。

メモリ回路６０は、駆動電圧ＶＤＤによって駆動される。メモリ回路６０は、デジタル信号Ｓ２によって示される状態がリセット解除状態である場合、外部から供給される種々のコマンドの入力を受け付ける。この場合、メモリ回路６０は、受け付けたコマンドに応じて、例えばデータの書込み動作及び読み出し動作を行う。一方、メモリ回路６０は、デジタル信号Ｓ２によって示される状態がリセット状態である場合、コマンド入力の受け付けを停止する。

半導体記憶装置１は、スリープ機能を有する。基準電圧生成回路１０、電源検出回路２０及び駆動電圧生成回路３０には、それぞれ、スリープ機能を実現するためのスリープ信号Ｓｓが供給される。スリープ信号Ｓｓは、基準電圧生成回路１０、電源検出回路２０及び駆動電圧生成回路３０の各々に対して、非スリープ状態またはスリープ状態への移行を指示する制御信号である。基準電圧生成回路１０、電源検出回路２０及び駆動電圧生成回路３０は、それぞれ、スリープ状態への移行を指示するローレベルのスリープ信号Ｓｓが供給されると、スリープ状態に移行し、その機能を停止させる。

図２は、基準電圧生成回路１０の構成の一例を示す回路図である。基準電圧生成回路１０は、電圧生成部１１、増幅部１２、出力部１３及びスイッチＳＷを含んで構成されている。

電圧生成部１１は、抵抗素子Ｒ１〜Ｒ４及びダイオード接続されたｐｎｐトランジスタＱ１、Ｑ２を含んで構成されている。電圧生成部１１は、抵抗素子Ｒ２、Ｒ３及びｐｎｐトランジスタＱ１が直列接続された直列回路と、抵抗素子Ｒ４及びｐｎｐトランジスタＱ２が直列接続された直列回路とを有する。抵抗素子Ｒ１は、一端が上記直列回路の各々に接続されており、他端が出力ノードＮ１に接続されている。

増幅部１２は、ｐチャネルトランジスタＭ１〜Ｍ３及びｎチャネルトランジスタＭ４、Ｍ５を含んで構成されている。差動対の一方を構成するｐチャネルトランジスタＭ２のゲートは、抵抗素子Ｒ２とＲ３との接続部に接続されている。差動対の他方を構成するｐチャネルトランジスタＭ３のゲートは、抵抗素子Ｒ４とｐｎｐトランジスタＱ２との接続部に接続されている。ｐチャネルトランジスタＭ１は、ソースが電源ラインＬ１に接続され、ドレインがｐチャネルトランジスタＭ２、Ｍ３のソースに接続され、ゲートがバイアス電圧Ｖｂ１が供給されるバイアスラインＬ３に接続されている。

出力部１３は、電源ラインＬ１とグランドラインＬ２との間で直列接続されたｐチャネルトランジスタＭ６及びｎチャネルトランジスタＭ７を含んで構成されている。ｐチャネルトランジスタＭ６のゲートは、スイッチＳＷの端子ｔ１に接続されている。ｎチャネルトランジスタＭ７のゲートは、ｐチャネルトランジスタＭ３とｎチャネルトランジスタＭ５との接続部に接続されている。ｐチャネルトランジスタＭ６とｎチャネルトランジスタＭ７との接続部が、基準電圧生成回路１０の出力ノードＮ１とされ、出力ノードＮ１から基準電圧Ｖｒｅｆが出力される。

スイッチＳＷは、端子ｔ１、ｔ２、ｔ３を有し、端子ｔ１がｐチャネルトランジスタＭ６のゲートに接続され、端子ｔ２が電源ラインＬ１に接続され、端子ｔ３がバイアスラインＬ３に接続されている。スイッチＳＷは、スリープ信号Ｓｓのレベルに応じて、端子ｔ１を端子ｔ２またはｔ３に接続する。具体的には、非スリープ状態への移行を指示するハイレベルのスリープ信号Ｓｓが供給された場合、端子ｔ１は端子ｔ３に接続される。これにより、ｐチャネルトランジスタＭ６のゲートがバイアスラインＬ３に接続され、ｐチャネルトランジスタＭ６がオン状態となる。一方、スリープ状態への移行を指示するローレベルのスリープ信号Ｓｓが供給された場合、端子ｔ１は端子ｔ２に接続される。これにより、ｐチャネルトランジスタＭ６のゲートが電源ラインＬ１に接続され、ｐチャネルトランジスタＭ６がオフ状態となる。ｐチャネルトランジスタＭ６がオフ状態となることで、ｐチャネルトランジスタＭ６を経由する電流経路が遮断される。すなわち、スイッチＳＷ及びｐチャネルトランジスタＭ６は、スリープ信号Ｓｓに応じて基準電圧生成回路１０の内部の電流経路を遮断する遮断回路として機能する。

図３は、電源検出回路２０の構成の一例を示す回路図である。電源検出回路２０は、分圧部２１、比較部２２及び出力部２３を含んで構成されている。

分圧部２１は、電源ラインＬ１とグランドラインＬ２との間で直列接続されたｐチャネルトランジスタＭ１１及び抵抗素子Ｒ１１、Ｒ１２と、ｐチャネルトランジスタＭ１１のゲートに接続されたインバータＩＮＶ１を含んで構成されている。インバータＩＮＶ１の入力端にはスリープ信号Ｓｓが供給される。スリープ信号Ｓｓは、インバータＩＮＶ１によって論理反転された後、ｎチャネルトランジスタＭ１１のゲートに供給される。分圧部２１は、電源電圧Ｖ１を、抵抗素子Ｒ１１とＲ１２によって分圧した電圧Ｖｄを出力する。

比較部２２は、ｐチャネルトランジスタＭ１２、Ｍ１３及びｎチャネルトランジスタＭ１４〜Ｍ１７を含んで構成されている。差動対の一方を構成するｎチャネルトランジスタＭ１４のゲートには、基準電圧Ｖｒｅｆが供給される。差動対の他方を構成するｎチャネルトランジスタＭ１５のゲートには、分圧部２１によって生成された、電源電圧Ｖ１を分圧した電圧Ｖｄが供給される。ｎチャネルトランジスタＭ１６及びＭ１７は、直列接続されている。ｎチャネルトランジスタＭ１６のゲートにはスリープ信号Ｓｓが供給され、ｎチャネルトランジスタＭ１７のゲートにはバイアス電圧Ｖｂ２が供給される。

出力部２３は、ｐチャネルトランジスタＭ１８、ｎチャネルトランジスタＭ１９〜２１及びインバータＩＮＶ２を含んで構成されている。ｐチャネルトランジスタＭ１８及びｎチャネルトランジスタＭ１９、２０は、電源ラインＬ１とグランドラインＬ２との間で直列接続されている。ｐチャネルトランジスタＭ１８とｎチャネルトランジスタＭ１９との接続部が、電源検出回路２０の出力ノードＮ２とされ、出力ノードＮ２から電源検出信号Ｓｄが出力される。ｎチャネルトランジスタＭ２１は、ドレインがｐチャネルトランジスタＭ１８のゲートに接続され、ソースがグランドラインＬ２に接続され、ゲートがインバータＩＮＶ２の出力端に接続されている。インバータＩＮＶ２の入力端にはスリープ信号Ｓｓが供給される。スリープ信号Ｓｓは、インバータＩＮＶ２によって論理反転された後、ｎチャネルトランジスタＭ２１のゲートに供給される。

電源検出回路２０に対して非スリープ状態への移行を指示するハイレベルのスリープ信号Ｓｓが供給された場合、ｐチャネルトランジスタＭ１１、ｎチャネルトランジスタＭ１６、１９が、それぞれオン状態となる。一方、電源検出回路２０に対してスリープ状態への移行を指示するローレベルのスリープ信号Ｓｓが供給された場合、ｐチャネルトランジスタＭ１１、ｎチャネルトランジスタＭ１６、１９が、それぞれオフ状態となる。ｐチャネルトランジスタＭ１１及びｎチャネルトランジスタＭ１６、Ｍ１９が、それぞれオフ状態とされることで、これらの各トランジスタを経由する電流経路が遮断される。すなわち、ｐチャネルトランジスタＭ１１及びｎチャネルトランジスタＭ１６、Ｍ１９は、スリープ信号Ｓｓに応じて電源検出回路２０の内部の電流経路を遮断する遮断回路として機能する。

また、電源検出回路２０に対してスリープ状態への移行を指示するローレベルのスリープ信号Ｓｓが供給された場合、ｎチャネルトランジスタＭ２１がオン状態となり、これに伴ってｐチャネルトランジスタＭ１８がオン状態となる。ｐチャネルトランジスタＭ１８がオン状態となることで、出力ノードＮ２から出力される電源検出信号Ｓｄのレベルは、ハイレベルに保持される。すなわち、ｐチャネルトランジスタＭ１８、ｎチャネルトランジスタＭ２１は、ローレベルのスリープ信号Ｓｓに応じて電源検出信号Ｓｄのレベルをハイレベルに保持する保持回路として機能する。

以下において、半導体記憶装置１の動作について説明する。図４は、半導体記憶装置１の動作の一例を示すタイムチャートである。電源ラインＬ１に電源電圧Ｖ１が投入されると、半導体記憶装置１が起動する。スリープ信号Ｓｓのレベルがハイレベルを維持している場合、半導体記憶装置１を構成する各回路ブロック（基準電圧生成回路１０、電源検出回路２０、駆動電圧生成回路３０、ロジック回路４０、レベルシフト回路５０、メモリ回路６０）は、非スリープ状態とされ、各回路ブロックは有効に機能する。

基準電圧生成回路１０に対して非スリープ状態への移行を指示するハイレベルのスリープ信号Ｓｓが供給されると、スイッチＳＷの端子ｔ１は、端子ｔ３に接続される。これにより、ｐチャネルトランジスタＭ６のゲートはバイアスラインＶｂ１に接続され、ｐチャネルトランジスタＭ６がオン状態となり、ｐチャネルトランジスタＭ６を経由する電流経路が導通する。その結果、基準電圧生成回路１０の機能が有効となり、出力ノードＮ１から基準電圧Ｖｒｅｆが出力される。

電源検出回路２０に対して非スリープ状態への移行を指示するハイレベルのスリープ信号Ｓｓが供給されると、ｐチャネルトランジスタＭ１１及びｎチャネルトランジスタＭ１６、Ｍ１９が、それぞれオン状態となる。一方、ｎチャネルトランジスタＭ２１がオフ状態となる。その結果、電源検出回路２０は、その機能が有効となり、電源電圧Ｖ１を分圧した電圧Ｖｄと、基準電圧Ｖｒｅｆとを比較して、その比較結果を示す電源検出信号Ｓｄを出力ノードＮ２から出力する。電源検出回路２０は、電源電圧Ｖ１を分圧した電圧Ｖｄのレベルが、基準電圧Ｖｒｅｆのレベルよりも高い場合、ハイレベルの電源検出信号Ｓｄを出力する。一方、電源検出回路２０は、電源電圧Ｖ１を分圧した電圧Ｖｄのレベルが、基準電圧Ｖｒｅｆのレベルよりも低い場合、ローレベルの電源検出信号Ｓｄを出する。電源検出信号Ｓｄは、ロジック回路４０に供給される。

ロジック回路４０は、電源検出信号Ｓｄのレベルに基づいて、半導体記憶装置１の状態を、リセット状態またはリセット解除状態に遷移させることで、メモリ回路６０の動作制御を行う。

駆動電圧生成回路３０に対して非スリープ状態への移行を指示するハイレベルのスリープ信号Ｓｓが供給されると、駆動電圧生成回路３０は、その機能が有効となり、駆動電圧ＶＤＤを生成する。駆動電圧ＶＤＤは、レベルシフト回路５０及びメモリ回路６０に供給される。

レベルシフト回路５０は、駆動電圧生成回路３０から供給される駆動電圧ＶＤＤによって駆動され、ロジック回路４０から供給されたデジタル信号Ｓ１のレベルを低下させる方向にシフトさせる。レベルシフトされたデジタル信号Ｓ２は、メモリ回路６０に供給される。

メモリ回路６０は、駆動電圧生成回路３０から供給される駆動電圧ＶＤＤによって駆動され、リセット解除状態において、受け付けたコマンドに応じて、例えばデータの書込み動作及び読み出し動作を行う。

その後、スリープ信号Ｓｓのレベルがローレベルに遷移すると、半導体記憶装置１を構成する各回路ブロック（基準電圧生成回路１０、電源検出回路２０、駆動電圧生成回路３０、レベルシフト回路５０、メモリ回路６０）は、それぞれ、スリープ状態に移行し、各回路ブロックは、機能停止状態となる。

基準電圧生成回路１０に対してスリープ状態への移行を指示するローレベルのスリープ信号Ｓｓが供給されると、スイッチＳＷの端子ｔ１は、端子ｔ２に接続される。これにより、ｐチャネルトランジスタＭ６のゲートは電源ラインＬ１に接続され、ｐチャネルトランジスタＭ６がオフ状態となり、ｐチャネルトランジスタＭ６を経由する電流経路が遮断される。その結果、基準電圧Ｖｒｅｆの出力が低下する。スリープ状態において、ｐチャネルトランジスタＭ６を経由する電流経路が遮断されることで、基準電圧生成回路１０における消費電力が、非スリープ状態にある場合と比較して小さくなる。

電源検出回路２０に対してスリープ状態への移行を指示するローレベルのスリープ信号Ｓｓが供給されると、ｐチャネルトランジスタＭ１１及びｎチャネルトランジスタＭ１６、Ｍ１９がそれぞれオフ状態となる。一方、ｎチャネルトランジスタＭ２１がオン状態となる。ｐチャネルトランジスタＭ１１及びｎチャネルトランジスタＭ１６、Ｍ１９がそれぞれオフ状態となることで、これらのトランジスタを経由する電流経路が遮断される。スリープ状態において、ｐチャネルトランジスタＭ１１及びｎチャネルトランジスタＭ１６、Ｍ１９を経由する電流経路が遮断されることで、電源検出回路２０における消費電力が、非スリープ状態にある場合と比較して小さくなる。一方、ｎチャネルトランジスタＭ２１がオン状態となることで、ｐチャネルトランジスタＭ１８がオン状態に保持され、その結果、出力ノードＮ２から出力される電源検出信号Ｓｄのレベルがハイレベルに保持される。このように、電源検出回路２０は、スリープ状態において、機能停止状態となるものの、電源検出信号Ｓｄのレベルがハイレベルに保持される。

駆動電圧生成回路３０に対してスリープ状態への移行を指示するローレベルのスリープ信号Ｓｓが供給されると、駆動電圧生成回路３０は、その機能を停止させ、駆動電圧ＶＤＤの出力を停止させる。駆動電圧ＶＤＤの出力が停止されることで、レベルシフト回路５０及びメモリ回路６０への電源供給がなくなり、レベルシフト回路５０及びメモリ回路６０の機能が停止する。これにより、駆動電圧生成回路３０、レベルシフト回路５０及びメモリ回路６０における消費電力が、非スリープ状態にある場合と比較して小さくなる。

図５は、第１の比較例に係る半導体記憶装置１Ｘの構成の一例を示す回路ブロック図である。図６は、第１の比較例に係る基準電圧生成回路１０Ｘの構成の一例を示す回路図である。図７は、第１の比較例に係る電源検出回路２０Ｘの構成の一例を示す回路図である。第１の比較例に係る半導体記憶装置１Ｘにおいて、基準電圧生成回路１０Ｘ及び電源検出回路２０Ｘは、スリープ機能を備えておらず、基準電圧生成回路１０Ｘ及び電源検出回路２０Ｘには、スリープ信号Ｓｓが供給されない構成となっている。

図６に示すように、第１の比較例に係る基準電圧生成回路１０Ｘは、開示の技術の実施形態に係る基準電圧生成回路１０（図２参照）が備えるスイッチＳＷを備えておらず、ｐチャネルトランジスタＭ６のゲートが、バイアスラインＬ３に直接接続されている。

図７に示すように、第１の比較例に係る電源検出回路２０Ｘは、開示の技術の実施形態に係る電源検出回路２０（図３参照）が備えるインバータＩＮＶ１、ＯＮＶ２、ｐチャネルトランジスタＭ１１、ｎチャネルトランジスタＭ１６、Ｍ１９、Ｍ２１を備えていない。

図８は、第１の比較例に係る半導体記憶装置１Ｘの動作の一例を示すタイムチャートである。第１の比較例に係る半導体記憶装置１Ｘにおいて、スリープ信号Ｓｓがローレベルに遷移すると、駆動電圧生成回路３０は、その機能を停止させ、駆動電圧ＶＤＤの出力を停止する。駆動電圧ＶＤＤの出力が停止されることで、レベルシフト回路５０及びメモリ回路６０への電源供給がなくなり、レベルシフト回路５０及びメモリ回路６０の機能が停止する。これにより、駆動電圧生成回路３０、レベルシフト回路５０及びメモリ回路６０における消費電力が、非スリープ状態にある場合と比較して小さくなる。

一方、基準電圧生成回路１０Ｘ及び電源検出回路２０Ｘは、それぞれ、スリープ状態においても、非スリープ状態と同様、その機能が有効とされる。従って、基準電圧生成回路１０Ｘ及び電源検出回路２０Ｘにおける消費電力は、これらの回路が非スリープ状態にある場合と略同等である。

このように、第１の比較例に係る半導体記憶装置１Ｘによれば、基準電圧生成回路１０Ｘ及び電源検出回路２０Ｘは、スリープ機能を備えていないことから、スリープ状態において、十分な消費電力の削減効果を得ることが困難である。

一方、開示の技術の実施形態に係る半導体記憶装置１によれば、駆動電圧生成回路３０のみならず、基準電圧生成回路１０及び電源検出回路２０もスリープ機能を備えていることから、スリープ状態において、十分な消費電力の削減効果を得ることが可能である。

図９は、第２の比較例に係る半導体記憶装置１Ｙの構成の一例を示す回路ブロック図である。図１０は、半導体記憶装置１Ｙが備える電源検出回路２０Ｙの構成の一例を示す回路図である。

第２の比較例に係る電源検出回路２０Ｙは、スリープ機能を実現するためのｐチャネルトランジスタＭ１１及びｎチャネルトランジスタＭ１６を有する。一方、第２の比較例に係る電源検出回路２０Ｙは、開示の技術の実施形態に係る電源検出回路２０（図３参照）が備えるインバータＩＮＶ２及びｎチャネルトランジスタＭ２１を備えていない。すなわち、第２の比較例に係る電源検出回路２０Ｙは、ローレベルのスリープ信号Ｓｓに応じて電源検出信号Ｓｄのレベルをハイレベルに保持する保持回路を備えていない。第２の比較例に係る基準電圧生成回路１０の構成は、開示の技術の実施形態に係る基準電圧生成回路１０（図２参照）と同じである。

図１１は、第２の比較例に係る半導体記憶装置１Ｙの動作の一例を示すタイムチャートである。第２の比較例に係る半導体記憶装置１Ｙにおいて、スリープ信号Ｓｓがローレベルに遷移すると、基準電圧生成回路１０Ｙ、電源検出回路２０Ｙ及び駆動電圧生成回路３０は、それぞれ、スリープ状態となる。これにより、十分な消費電力の削減効果を得ることが可能である。しかしながら、第２の比較例に係る電源検出回路２０Ｙは、スリープ状態において電源検出信号Ｓｄのレベルをハイレベルに保持する保持回路を備えていないため、スリープ状態において、電源検出信号Ｓｄはローレベルとなる。電源検出信号Ｓｄがローレベルとなると、ロジック回路４０は、半導体記憶装置１Ｙの状態を、リセット状態に遷移させる。リセット状態において、ロジック回路４０は、外部から供給されるコマンド入力の受け付けを停止する。ロジック回路４０は、スリープ状態の解除を指示するコマンド入力の受け付けも停止するので、スリープ状態を解除することができなくなる。

このように、第２の比較例に係る半導体記憶装置１Ｙによれば、電源検出回路２０Ｙがスリープ状態に移行すると、半導体記憶装置１Ｙはリセット状態となり、半導体記憶装置１Ｙの動作制御が不能となる。

一方、開示の技術の実施形態に係る半導体記憶装置１によれば、電源検出回路２０は、スリープ状態において電源検出信号Ｓｄのレベルをハイレベルに保持する保持回路を備えている。これにより、電源検出回路２０のスリープ状態への移行に伴って、半導体記憶装置１がリセット状態となることを回避できる。すなわち、開示の技術の実施形態に係る半導体記憶装置１によれば、スリープ機能により特定の回路ブロックを機能停止させたことに伴う動作不具合の発生を回避することが可能となる。

なお、上記の説明では、電源電圧Ｖ１のレベルが所定レベルよりも高い場合を、電源検出信号Ｓｄのハイレベルに対応させ、電源電圧Ｖ１のレベルが所定レベルよりも高い場合を、電源検出信号Ｓｄのローレベルに対応させたが、この態様に限定されない。電源電圧Ｖ１のレベルと、電源検出信号Ｓｄのレベルとの対応関係は、上記とは逆であってもよい。また、上記の説明では、非スリープ状態を、スリープ信号Ｓｓのハイレベルに対応させ、スリープ状態を、スリープ信号Ｓｓのローレベルに対応させたが、この態様に限定されない。非スリープ状態及びスリープ状態と、スリープ信号Ｓｓのレベルとの対応関係は、上記とは逆であってもよい。

なお、半導体記憶装置１は、開示の技術に係る半導体記憶装置の一例である。基準電圧生成回路１０は、開示の技術に係る基準電圧生成回路の一例である。電源検出回路２０は、開示の技術に係る電源検出回路の一例である。駆動電圧生成回路３０は、開示の技術に係る駆動電圧生成回路の一例である。ロジック回路４０は、開示の技術に係るロジック回路の一例である。メモリ回路６０は、開示の技術に係るメモリ回路の一例である。ｐチャネルトランジスタＭ１１及びｎチャネルトランジスタＭ１６、Ｍ１９は、開示の技術に係る第１の遮断回路の一例である。スイッチＳＷ及びｐチャネルトランジスタＭ６は、開示の技術に係る第２の遮断回路の一例である。ｐチャネルトランジスタＭ１８、ｎチャネルトランジスタＭ２１は、開示の技術に係る保持回路の一例である。電源検出信号Ｓｄは、開示の技術に係る電源検出信号の一例である。スリープ信号Ｓｓは、開示の技術に係る制御信号の一例である。

以上の実施形態に関し、更に以下の付記を開示する。

（付記１）
電源ラインに供給される電源電圧のレベルが所定レベルよりも高い場合に第１のレベルの電源検出信号を出力し、前記電源電圧のレベルが前記所定レベルよりも低い場合に前記第１のレベルとは異なる第２のレベルの電源検出信号を出力し、供給される制御信号に応じて内部の電流経路を遮断する第１の遮断回路と、前記制御信号に応じて前記電源検出信号のレベルを前記第１のレベルに保持する保持回路と、を備えた電源検出回路と、
複数のメモリセルを備えたメモリ回路と、
前記電源検出信号のレベルに基づいて前記メモリ回路を制御するロジック回路と、
を含む半導体記憶装置。

（付記２）
前記電源検出回路における前記電源電圧のレベル判定に用いる前記所定レベルの基準電圧を生成し、前記制御信号に応じて内部の電流経路を遮断する第２の遮断回路を備えた基準電圧生成回路を更に含む
付記１に記載の半導体記憶装置。

（付記３）
前記メモリ回路を駆動する駆動電圧を生成し、前記制御信号に応じて前記駆動電圧の生成を停止させる駆動電圧生成回路を更に含む
付記２に記載の半導体記憶装置。

（付記４）
前記制御信号がスリープ状態への移行を示す場合、
前記第１の遮断回路は、前記電源検出回路の内部の電流経路を遮断し、
前記保持回路は、前記電源検出信号のレベルを前記第１のレベルに保持し、
前記第２の遮断回路は、前記基準電圧生成回路の内部の電流経路を遮断し、
前記駆動電圧生成回路は、前記駆動電圧の生成を停止させる
付記３に記載の半導体記憶装置。

（付記５）
前記ロジック回路は、第２のレベルの電源検出信号に応じて、当該半導体記憶装置の状態をコマンドの入力を受け付けないリセット状態に遷移させる
付記１から付記４のいずれか１つに記載の半導体記憶装置。

（付記６）
前記保持回路は、前記電源検出信号が出力される第１の出力ノードに接続された第１のトランジスタと、前記第１のトランジスタのゲートに接続された第２のトランジスタと、を含み、
前記第２のトランジスタのゲートに前記制御信号に応じた信号が供給される
付記１から付記５のいずれか１つに記載の半導体記憶装置。

（付記７）
前記第１の遮断回路は、前記第１の出力ノードに接続され、ゲートに前記制御信号に応じた信号が供給される第３のトランジスタを含む
付記６に記載の半導体記憶装置。

（付記８）
前記第２の遮断回路は、前記基準電圧が出力される第２の出力ノードに接続された第４のトランジスタと、前記第４のトランジスタのゲート電圧を切り替えるスイッチと、を含む
付記２から付記４のいずれか１つに記載の半導体記憶装置。

１、１Ｘ、１Ｙ 半導体記憶装置
１０、１０Ｘ 基準電圧生成回路
２０、２０Ｘ、２０Ｙ 電源検出回路
３０ 駆動電圧生成回路
４０ ロジック回路
５０ レベルシフト回路
６０ メモリ回路
ＳＷ スイッチ
Ｓｄ 電源検出信号
Ｓｓ スリープ信号
Ｖ１ 電源電圧
Ｌ３ バイアスライン
Ｖｂ１ バイアス電圧
Ｖｂ２ バイアス電圧
Ｖｄ 電圧
ＶＤＤ 駆動電圧
Ｖｒｅｆ 基準電圧

Claims (4)

1. 電源ラインに供給される電源電圧のレベルが所定レベルよりも高い場合に第１のレベルの電源検出信号を出力し、前記電源電圧のレベルが前記所定レベルよりも低い場合に前記第１のレベルとは異なる第２のレベルの電源検出信号を出力し、供給される制御信号に応じて内部の電流経路を遮断する第１の遮断回路と、前記制御信号に応じて前記電源検出信号のレベルを前記第１のレベルに保持する保持回路と、を備えた電源検出回路と、
   複数のメモリセルを備えたメモリ回路と、
   前記電源検出信号のレベルに基づいて前記メモリ回路を制御するロジック回路と、
   を含む半導体記憶装置。
2. 前記電源検出回路における前記電源電圧のレベル判定に用いる前記所定レベルの基準電圧を生成し、前記制御信号に応じて内部の電流経路を遮断する第２の遮断回路を備えた基準電圧生成回路を更に含む
   請求項１に記載の半導体記憶装置。
3. 前記メモリ回路を駆動する駆動電圧を生成し、前記制御信号に応じて前記駆動電圧の生成を停止させる駆動電圧生成回路を更に含む
   請求項２に記載の半導体記憶装置。
4. 前記制御信号がスリープ状態への移行を示す場合、
   前記第１の遮断回路は、前記電源検出回路の内部の電流経路を遮断し、
   前記保持回路は、前記電源検出信号のレベルを前記第１のレベルに保持し、
   前記第２の遮断回路は、前記基準電圧生成回路の内部の電流経路を遮断し、
   前記駆動電圧生成回路は、前記駆動電圧の生成を停止させる
   請求項３に記載の半導体記憶装置。