JP2020136426A - 半導体チップ - Google Patents

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Abstract

【課題】解析の容易な半導体チップを提供する。【解決手段】一の実施形態に係る半導体チップは、メモリセルアレイ及び配線層を備える。メモリセルアレイは、第１方向に並ぶ複数のブロックを備える。配線層は、一又は複数のブロックに対応して設けられ第１方向における位置がお互いに異なる複数の第１パターン領域を備える。複数の第１パターン領域は、お互いに異なるパターンを含む。【選択図】図４

Description

以下に記載された実施形態は、半導体チップに関する。
メモリセルアレイ及び配線層を備える半導体チップが知られている。メモリセルアレイは、所定の方向に並ぶ複数のメモリブロックを備える。
特開２０１７−１７４８６６
解析の容易な半導体チップを提供する。
一の実施形態に係る半導体チップは、メモリセルアレイ及び配線層を備える。メモリセルアレイは、第１方向に並ぶ複数のブロックを備える。配線層は、一又は複数のブロックに対応して設けられ第１方向における位置がお互いに異なる複数の第１パターン領域を備える。複数の第１パターン領域は、お互いに異なるパターンを含む。
一の実施形態に係る半導体チップは、メモリセルアレイ、第１配線層及び第２配線層を備える。メモリセルアレイは、第１方向に並ぶ複数のブロックを備える。第１配線層は、第１方向に延伸し第１方向と交差する第２方向に並ぶ複数の第１配線を備える。第２配線層は、一又は複数の第１配線に対応して設けられ第２方向における位置がお互いに異なる複数の第２パターン領域を備える。複数の第２パターン領域は、お互いに異なるパターンを含む。
解析の容易な半導体チップが提供される。
第１実施形態に係る半導体チップの模式的な平面図である。 図１のＡで示した部分の拡大図である。 図１のＢ−Ｂ´線に対応する模式的な断面図である。 図１のＣで示した部分の拡大図である。 第２実施形態に係る半導体チップの模式的な平面図である。 第３実施形態に係る半導体チップの模式的な平面図である。 第３実施形態の変形例を示す模式的な平面図である。 第３実施形態の変形例を示す模式的な平面図である。 第４実施形態に係る半導体チップの模式的な平面図である。 第５実施形態に係る半導体チップの模式的な平面図である。 図１０の一部の拡大図である。 図１１のＤ−Ｄ´線に対応する模式的な断面図である。 図１１の一部の拡大図である。
次に、実施形態に係る半導体チップを、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、各図面は模式的なものであり、構成の一部が省略されている場合がある。また、複数の実施形態について共通の構成等については共通の符号を付し、説明を省略する場合がある。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
［第１実施形態］
図１は、本実施形態に係る半導体チップの模式的な平面図である。本実施形態に係る半導体チップは、基板Ｓを備える。また、基板Ｓ上には、Ｘ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられる。メモリセルアレイＭＣＡは、Ｙ方向に配設された複数のメモリブロックＭＢを備える。また、メモリセルアレイＭＣＡの外部の領域には、メモリセルアレイＭＣＡのＸ方向の端部に沿ってＹ方向に延伸するロウデコーダＲＤと、メモリセルアレイＭＣＡのＹ方向の端部に沿ってＸ方向に延伸するセンスアンプモジュールＳＡＭと、が設けられる。また、基板Ｓの端部近傍には、複数のパッド電極が設けられるパッド領域ＰＡが設けられる。また、これらの外部の領域には、その他の周辺回路ＰＣが設けられる。
図２は、図１のＡで示した部分の拡大図である。図示の通り、メモリブロックＭＢは、Ｙ方向に並ぶ２つのブロック構造ＢＳを備える。Ｙ方向に並ぶ２つのブロック構造ＢＳの間には、ブロック構造間絶縁部ＳＴが設けられる。ブロック構造ＢＳは、Ｙ方向に並ぶ２つのサブブロックＳＢを備える。Ｙ方向に並ぶ２つのサブブロックＳＢの間には、サブブロック間絶縁部ＳＨＥが設けられる。また、各ブロック構造ＢＳは、導電層１１０と、千鳥状に配設された複数の半導体層１２０と、を備える。また、図２には、Ｘ方向に並び、Ｙ方向に延伸する複数のビット線ＢＬを図示している。各ビット線ＢＬは、Ｙ方向に延伸し、各サブブロックＳＢに属する１の半導体層１２０に接続される。
図３は、図１に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。
本実施形態に係る半導体チップは、基板Ｓと、基板Ｓ上に設けられたメモリセルアレイＭＣＡと、ロウデコーダＲＤと、メモリセルアレイＭＣＡ及びロウデコーダＲＤを接続するフックアップＨＵと、を備える。また、本実施形態に係る半導体チップは、これらの上方に設けられた配線層Ｍ０，Ｍ１，Ｍ２を備える。
基板Ｓは、例えば、Ｐ型の不純物を含む単結晶シリコン等の半導体基板である。基板Ｓの上面には、Ｎ型の不純物を含むＮ型ウェル１０１が設けられている。Ｎ型ウェル１０１の上面には、Ｐ型の不純物を含むＰ型ウェル１０２が設けられている。また、基板Ｓの上面には、絶縁部ＳＴＩが設けられている。
メモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。導電層１１０は、例えばタングステン（Ｗ）等を含み、ワード線ＷＬ及びメモリトランジスタのゲート電極として機能する。半導体層１２０は、例えば多結晶シリコン（Ｓｉ）等を含み、メモリトランジスタのチャネル領域として機能する。図示の例において、半導体層１２０の下端は基板ＳのＰ型ウェル１０２に接続される。また、導電層１１０及び半導体層１２０の間には、図示しないゲート絶縁膜が設けられる。ゲート絶縁膜は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積膜、不純物を含む多結晶シリコン等のフローティングゲート、又は、その他のデータを記録可能なメモリ部を含む。
ロウデコーダＲＤは、Ｘ方向に並ぶ複数のトランジスタＴｒと、これらトランジスタＴｒに接続された複数のコンタクトＣＳと、を備える。トランジスタＴｒは、Ｐ型ウェル１０２をチャネル領域とするＮ型の電界効果トランジスタである。コンタクトＣＳはＺ方向に延伸し、トランジスタＴｒのソース領域、ドレイン領域及びゲート電極に接続されている。
フックアップＨＵは、複数の導電層１１０の端部と、これらに接続された複数のコンタクトＣＣと、を備える。複数の導電層１１０の端部のＸ方向における位置は、それぞれ異なっている。コンタクトＣＣはＺ方向に延伸し、これら複数の導電層１１０に接続されている。
配線層Ｍ０は、複数の配線ｍ０を備える。配線ｍ０は、例えば、タングステン（Ｗ）等を含む。配線ｍ０は、例えば、コンタクトＣＣ及びコンタクトＣＳを接続する。
配線層Ｍ１は、配線層Ｍ０の上方に設けられ、複数の配線ｍ１を備える。配線ｍ１は、例えば、銅（Ｃｕ）等を含む。配線ｍ１は、例えば、コンタクトＣＣ及びコンタクトＣＳを接続する。また、一部の配線ｍ１はビット線ＢＬとして機能し、コンタクトＶｙ及びコンタクトＣｈを介して半導体層１２０の上端に接続される。
配線層Ｍ２は、配線層Ｍ１の上方に設けられ、複数の配線ｍ２を備える。配線ｍ２は、例えば、アルミニウム（Ａｌ）等を含む。一部の配線ｍ２はパッド領域ＰＡ（図１）に設けられ、パッド電極として機能する。また、一部の配線ｍ２はパッド電極に接続され、各構成に信号、電源電圧及び接地電圧を供給する。例えば、複数の配線ｍ２のうちの配線ｍ２１はメモリセルアレイＭＣＡの上方に設けられ、メモリセルアレイＭＣＡ等に接地電圧を供給する。
図４は、図１のＣで示した部分に対応する拡大平面図であり、メモリセルアレイＭＣＡの上方に設けられた配線ｍ２１の一部を示している。
配線ｍ２１の形状は、略網状の形状と考えることも可能であるし、複数の貫通孔を有する略板状の形状と考えることも可能である。配線ｍ２１の形状が略網状であると考えた場合、配線ｍ２１は、Ｘ方向に並びＹ方向に延伸する複数の配線部ｍ２１ａと、Ｙ方向に並びＸ方向に延伸する複数の配線部ｍ２１ｂと、を備える。これら複数の配線部ｍ２１ａ，ｍ２１ｂはお互いに交差し、略網状の形状を構成している。配線ｍ２１の形状が略板状の形状であると考えた場合、配線ｍ２１は、Ｘ方向及びＹ方向に並ぶ複数の貫通孔ｏｐを備える。これら複数の貫通孔ｏｐのうちの一部の貫通孔ｏｐ１は、その他の貫通ｏｐよりも大きい。この様な貫通孔ｏｐ１は、ＸＹ平面において斜め方向（Ｘ方向及びＹ方向の間の方向）に並ぶ。この様な貫通孔ｏｐ１は、例えば、図１に例示する様な蛇行するパターンＳＰに沿って設けられる。このパターンＳＰは、例えば、半導体装置の解析に際してメモリブロックＭＢのアドレスを特定する目安とすることが出来る。
また、配線ｍ２１は、図４に例示する様に、一又は複数のメモリブロックＭＢに対応して設けられた複数のパターン領域ＰＲ１を含む。図示の例において、パターン領域ＰＲ１は、Ｙ方向において隣り合う２つのメモリブロックＭＢに対応して設けられている。パターン領域ＰＲ１は、Ｚ方向から見て、対応する２つのメモリブロックＭＢと重なる位置に設けられている。
パターン領域ＰＲ１は、パターン小領域ｒｐ、及び、Ｘ方向に並ぶ複数のパターン小領域ｐｒ１を備える。
パターン小領域ｒｐは、参照パターンを含む。参照パターンは、複数のパターン小領域ｐｒ１におけるパターンと異なるパターンを含む。これにより、パターン小領域ｒｐの範囲を特定可能である。図示の例では、参照パターンが上記貫通孔ｏｐ１を含む。また、図示の例において、参照パターンはＹ方向に不対象な形状を有する。これにより、Ｙ方向における向きを特定可能である。
複数のパターン小領域ｐｒ１には、それぞれ、“０”を示すパターン又は“１”を示すパターンが設けられる。図示の例では、一部の貫通孔ｏｐに接続配線ｃｗが設けられている。図示の例では、接続配線ｃｗが設けられない貫通孔ｏｐが“０”を示すパターンであり、接続配線ｃｗが設けられた貫通孔ｏｐが“１”を示すパターンである。図示の例では、１０個のパターン小領域ｐｒ１によって１０桁の２進数を表現し、これによってメモリブロックＭＢのアドレスを表現するパターンを形成する。尚、Ｙ方向の位置が異なるパターン領域ＰＲ１において表現されるメモリブロックＭＢのアドレスは、全て異なる。従って、Ｙ方向の位置が異なるパターン領域ＰＲ１に含まれるパターンは、全て異なる。
この様な構成では、Ｙ方向の位置が異なるパターン領域ＰＲ１に含まれるパターンが全て異なる。従って、例えば半導体チップの一部を切断して解析を行う場合等に、観察されている構成がどのメモリブロックＭＢに対応する部分であるのかを容易に特定可能である。
また、配線ｍ２１は略網状又は略板状の形状を有する。この様な態様においては、配線ｍ２１に比較的容易にパターンを形成可能である。
［第２実施形態］
図５は、第２実施形態に係る半導体チップの一部の構成を示す平面図である。
本実施形態に係る半導体チップは、基本的には第１実施形態に係る半導体チップと同様に構成されているが、配線層Ｍ２に、配線ｍ２１でなく配線ｍ２２が含まれている。配線ｍ２２は、基本的には配線ｍ２１と同様に構成されているが、複数のパターン領域ＰＲ１に加えて、複数のビット線ＢＬに対応して設けられた複数のパターン領域ＰＲ２を含む。図示の例において、パターン領域ＰＲ１は、Ｙ方向に並ぶ４つのメモリブロックＭＢに対応して設けられている。パターン領域ＰＲ１は、Ｚ方向から見て、対応する４つのメモリブロックＭＢのうちの２つのメモリブロックＭＢの一部と重なる位置に設けられている。パターン領域ＰＲ２は、Ｘ方向に並ぶ４本のビット線ＢＬに対応して設けられている。パターン領域ＰＲ２は、Ｚ方向から見て、対応する４本のビット線ＢＬを含む複数のビット線ＢＬの一部と重なる位置に設けられている。
パターン領域ＰＲ２は、Ｘ方向に並ぶ複数のパターン小領域ｐｒ２を備える。
複数のパターン小領域ｐｒ２には、それぞれ、“０”を示すパターン、“１”を示すパターン又は“２”を示すパターンが設けられる。図示の例においては、接続配線ｃｗが設けられない貫通孔ｏｐが“０”を示すパターンであり、接続配線ｃｗが１つ設けられる貫通孔ｏｐが“１”を示すパターンであり、接続配線ｃｗが２つ設けられる貫通孔ｏｐが“２”を示すパターンである。図示の例では、１１個のパターン小領域ｐｒ２によって１１桁の３進数を表現し、これによってビット線ＢＬのアドレスを表現するパターンを形成する。尚、Ｘ方向の位置が異なるパターン領域ＰＲ２において表現されるビット線ＢＬのアドレスは、全て異なる。従って、Ｘ方向の位置が異なるパターン領域ＰＲ２に含まれるパターンは、全て異なる。
この様な構成によれば、Ｘ方向の位置が異なるパターン領域ＰＲ２に含まれるパターンが全て異なる。従って、例えばビット線ＢＬを観察する場合等に、観察されているビット線ＢＬがどのビット線ＢＬであるのかを容易に特定可能である。
また、本実施形態においては、メモリブロックＭＢの特定に用いるパターン領域ＰＲ１が２進数を表現するパターンを含み、ビット線ＢＬの特定に用いるパターン領域ＰＲ２が３進数を表現するパターンを含む。従って、パターン領域ＰＲ１及びパターン領域ＰＲ２を容易に判別可能である。
［第３実施形態］
図６は、第３実施形態に係る半導体チップの一部の構成を示す平面図である。
本実施形態に係る半導体チップは、基本的には第２実施形態に係る半導体チップと同様に構成されているが、配線層Ｍ２に、配線ｍ２２でなく配線ｍ２３が含まれている。配線ｍ２３は、基本的には配線ｍ２２と同様に構成されているが、複数のメモリブロックＭＢに対応して設けられた複数のパターン領域ＰＲ３と、複数のビット線ＢＬに対応して設けられた複数のパターン領域ＰＲ４と、を含む。図示の例において、パターン領域ＰＲ３は、Ｙ方向に並ぶ４つのメモリブロックＭＢに対応して設けられている。パターン領域ＰＲ３は、Ｚ方向から見て、対応する４つのメモリブロックＭＢのうちの２つのメモリブロックＭＢの一部と重なる位置に設けられている。また、図示の例において、パターン領域ＰＲ４は、Ｘ方向に並ぶ４本のビット線ＢＬに対応して設けられている。パターン領域ＰＲ４は、Ｚ方向から見て、対応する４本のビット線ＢＬを含む複数のビット線ＢＬの一部と重なる位置に設けられている。
パターン領域ＰＲ３は、パターン小領域ｒｐ、及び、Ｘ方向に並ぶ複数のパターン小領域ｐｒ３を備える。また、パターン領域ＰＲ４は、Ｘ方向に並ぶ複数のパターン小領域ｐｒ４を備える。
複数のパターン小領域ｐｒ３には、それぞれ、“０”〜“９”を示すパターンが設けられる。図示の例においては、各パターン小領域ｐｒ３に、各数字を示す７セグメントのパターンが設けられる。図示の例では、４個のパターン小領域ｐｒ３によって４桁の１０進数を表現し、これによってメモリブロックＭＢのアドレスを表現するパターンを形成する。尚、Ｙ方向の位置が異なるパターン領域ＰＲ３において表現されるメモリブロックＭＢのアドレスは、全て異なる。従って、Ｙ方向の位置が異なるパターン領域ＰＲ３に含まれるパターンは、全て異なる。
複数のパターン小領域ｐｒ４にも、複数のパターン小領域ｐｒ３と同様の態様で、“０”〜“９”を示すパターンが設けられる。尚、Ｘ方向の位置が異なるパターン領域ＰＲ４において表現されるビット線ＢＬのアドレスは、全て異なる。従って、Ｘ方向の位置が異なるパターン領域ＰＲ４に含まれるパターンは、全て異なる。
尚、図６には、７セグメントのアラビア数字のパターンによってメモリブロックＭＢを特定するパターン領域ＰＲ３、及び、ビット線ＢＬを特定するパターン領域ＰＲ４を例示した。しかしながら、パターン小領域内のパターンは適宜変更可能である。例えば、図７に示す様にローマ数字によってメモリブロックＭＢを特定するパターン領域ＰＲ５を利用することも可能であるし、図８に示す様にアルファベットによってメモリブロックＭＢを特定するパターン領域ＰＲ６を利用することも可能であるし、その他のパターンによってメモリブロックＭＢ又はビット線ＢＬを特定することも可能である。
［第４実施形態］
図９は、第４実施形態に係る半導体チップの一部の構成を示す平面図である。
本実施形態に係る半導体チップは、基本的には第１実施形態に係る半導体チップと同様に構成されているが、配線層Ｍ２に、配線ｍ２１でなく配線ｍ２４が含まれている。
図９には、配線ｍ２４に設けられた４つの領域ＡＲ，ＢＲ，ＣＲ，ＤＲを示している。領域ＡＲ及び領域ＢＲは、Ｙ方向に並んでいる。領域ＣＲ及び領域ＤＲは、Ｙ方向に並んでいる。領域ＡＲ及び領域ＣＲは、Ｘ方向に並んでいる。領域ＢＲ及び領域ＤＲは、Ｘ方向に並んでいる。また、配線ｍ２４の領域ＡＲ，ＢＲ，ＣＲ，ＤＲは、それぞれ、Ｘ方向に並びＹ方向に延伸する複数の配線部ｍ２４ａと、Ｙ方向に並びＸ方向に延伸する複数の配線部ｍ２４ｂと、を備える。これら複数の配線部ｍ２４ａ，ｍ２４ｂはお互いに交差し、略網状の形状を構成している。領域ＡＲ，ＤＲでは、配線部ｍ２４ａ間のＸ方向における間隔が、配線部ｍ２４ｂ間のＹ方向における間隔よりも大きい。即ち、領域ＡＲ，ＤＲに設けられる開口ｏｐのＸ方向における幅は、貫通孔ｏｐのＹ方向における幅よりも大きい。一方、領域ＢＲ，ＣＲでは、配線部ｍ２４ａ間のＸ方向における間隔が、配線部ｍ２４ｂ間のＹ方向における間隔よりも小さい。即ち、領域ＢＲ，ＣＲに設けられる開口ｏｐのＸ方向における幅は、貫通孔ｏｐのＹ方向における幅よりも小さい。
また、配線ｍ２４の領域ＢＲ，ＣＲは、一又は複数のメモリブロックＭＢに対応して設けられた複数のパターン領域ＰＲ７を含む。図示の例において、パターン領域ＰＲ７は、Ｚ方向から見て、対応する複数のメモリブロックＭＢの少なくとも一部と重なる位置に設けられている。また、配線ｍ２４の領域ＡＲ，ＤＲは、複数のビット線ＢＬに対応して設けられた複数のパターン領域ＰＲ８を含む。図示の例において、パターン領域ＰＲ８は、Ｚ方向から見て、対応する複数のビット線ＢＬの少なくとも一部と重なる位置に設けられている。
パターン領域ＰＲ７は、Ｘ方向に並ぶ複数のパターン小領域ｐｒ７を備える。また、パターン領域ＰＲ８は、Ｙ方向に並ぶ複数のパターン小領域ｐｒ８を備える。
複数のパターン小領域ｐｒ７には、それぞれ、“０”を示すパターン又は“１”を示すパターンが設けられる。図示の例では、貫通孔ｏｐが設けられた領域が“０”を示すパターンであり、貫通孔ｏｐが設けられていない領域が“１”を示すパターンである。図示の例では、複数のパターン小領域ｐｒ７によって複数桁の２進数を表現し、これによってメモリブロックＭＢのアドレスを表現するパターンを形成する。尚、Ｙ方向の位置が異なるパターン領域ＰＲ７において表現されるメモリブロックＭＢのアドレスは、全て異なる。従って、Ｙ方向の位置が異なるパターン領域ＰＲ７に含まれるパターンは、全て異なる。
複数のパターン小領域ｐｒ８にも、複数のパターン小領域ｐｒ７と同様の態様で、“０”又は“１”を示すパターンが設けられる。尚、Ｘ方向の位置が異なるパターン領域ＰＲ８において表現されるビット線ＢＬのアドレスは、全て異なる。従って、Ｘ方向の位置が異なるパターン領域ＰＲ８に含まれるパターンは、全て異なる。
この様な構成によれば、配線ｍ２４におけるＸ方向及びＹ方向の応力差を低減可能である。
尚、配線ｍ２４を構成する配線部ｍ２４ａ，ｍ２４ｂ等の幅や間隔等は、適宜変更可能である。
［第５実施形態］
図１０は、第５実施形態に係る半導体チップの模式的な平面図である。本実施形態に係る半導体チップは、基本的には第１実施形態に係る半導体チップと同様に構成されているが、本実施形態に係る半導体チップでは、メモリセルアレイＭＣＡが基板Ｓの上方に設けられており、センスアンプモジュールＳＡＭと重なる領域にビット線接続領域ＢＬＴが設けられている。また、メモリセルアレイＭＣＡの領域内に、Ｘ方向に設けられＹ方向に延伸する複数の配線接続領域Ｅを備える。
図１１は、図１０の一部の拡大図である。図１１には、メモリセルアレイＭＣＡの一部及びビット線接続領域ＢＬＴの一部の構成を図示している。図示の通り、ビット線ＢＬはメモリセルアレイＭＣＡからビット線接続領域ＢＬＴにかけてＹ方向に延伸している。メモリセルアレイＭＣＡにおいて、ビット線ＢＬはコンタクトＶｙ及びコンタクトＣｈを介して半導体層１２０に接続されている。ビット線接続領域ＢＬＴにおいて、ビット線ＢＬはコンタクトＶｙ、コンタクトＣｈ及びコンタクト１０３を介してセンスアンプモジュールＳＡＭ（図１０）に接続されている。また、メモリセルアレイＭＣＡ及びビット線接続領域ＢＬＴの間の領域Ｒ１において、ビット線ＢＬには複数のコンタクトＶｙが接続されている。
図１２は、図１１に示す構造をＤ−Ｄ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図１２に示す通り、メモリセルアレイＭＣＡ及びビット線接続領域ＢＬＴの間の領域Ｒ１において、ビット線ＢＬにはコンタクトＶｙが接続されている。しかしながら、領域Ｒ１において、ビット線ＢＬは他の配線には接続されていない。尚、図１２には、複数の半導体層１２０の下端に接続された配線１４０を図示している。配線１４０は、基板Ｓの上面よりも上方に設けられている。
図１３は、図１１の一部の拡大図平面図であり、メモリセルアレイＭＣＡ及びビット線接続領域ＢＬＴの間の領域Ｒ１におけるビット線ＢＬ及びコンタクトＶｙを図示している。
本実施形態において、コンタクトＶｙを含む配線層は、各ビット線ＢＬに対応して設けられた複数のパターン領域ＰＲ９を含む。図示の例において、パターン領域ＰＲ９は全てのビット線ＢＬに対応して設けられている。しかしながら、パターン領域ＰＲ９は、例えば、１つおきに設けても良いし、５つごとに設けても良いし、複数のビット線ＢＬのうちの一部のビット線ＢＬのみに設けても良い。
パターン領域ＰＲ９は、ビット線ＢＬに沿って方向に並ぶ複数のパターン小領域ｐｒ９を備える。複数のパターン小領域ｐｒ９には、それぞれ、“０”を示すパターン又は“１”を示すパターンが設けられる。図示の例においては、コンタクトＶｙが設けられない領域が“０”を示すパターンであり、コンタクトＶｙが設けられた領域が“１”を示すパターンである。図示の例では、１５個のパターン小領域ｐｒ９によって１５桁の２進数を表現し、これによってビット線ＢＬのアドレスを表現するパターンを形成する。尚、Ｘ方向の位置が異なるパターン領域ＰＲ７において表現されるビット線ＢＬのアドレスは、全て異なる。従って、Ｘ方向の位置が異なるパターン領域ＰＲ９に含まれるパターンは、全て異なる。
この様な構成では、コンタクトＶｙを含む配線層が、上述した配線層Ｍ０、Ｍ１及びＭ２よりも下方に位置し、メモリセルアレイＭＣＡに近い。従って、解析等に際して配線層Ｍ０、Ｍ１及びＭ２が除去されてしまった状態においても、容易にビット線ＢＬを特定可能である。
また、コンタクトＶｙのＸ方向の幅はビット線ＢＬのＸ方向の幅と同程度とすることが可能である。従って、コンタクトＶｙによってビット線ＢＬに対応するパターンを形成しやすい。この様な構成は、コンタクトＶｙのパターンの変更によって容易に実現可能である。
尚、本実施形態に係る半導体チップは、第１実施形態〜第３実施形態に係る配線ｍ２１、配線ｍ２２、配線ｍ２３等を備えていても良いし、備えていなくても良い。
また、本実施形態では、メモリセルアレイＭＣＡ及びビット線接続領域ＢＬＴの間の領域Ｒ１に、Ｘ方向に並ぶ複数のパターン領域ＰＲ９が設けられている。しかしながら、この様な領域Ｒ１以外の領域に、複数のパターン領域ＰＲ９を設けても良い。
［その他の実施形態］
以上、第１実施形態〜第５実施形態について説明した。しかしながら、以上の説明はあくまでも例示に過ぎず、具体的な構成等については適宜変更可能である。
例えば、以上の実施形態においては、パターン領域ＰＲ１〜パターン領域ＰＲ９のみによって半導体チップに設けられた全てのメモリブロックＭＢから一のメモリブロックを特定可能であり、又は、全てのビット線ＢＬから一のビット線ＢＬを特定可能である態様について説明した。しかしながら、パターン領域ＰＲ１〜パターン領域ＰＲ９のみによってメモリブロックＭＢ又はビット線ＢＬの特定を行うのではなく、他の情報も利用してメモリブロックＭＢ又はビット線ＢＬの特定を行う様な構成を採用することも可能である。
例えば、図１に例示する様に、半導体チップが２以上のメモリセルアレイＭＣＡを含む場合、メモリブロックＭＢ又はビット線ＢＬが属するメモリセルアレイＭＣＡの特定は、比較的容易な場合がある。この様な場合には、パターン領域ＰＲ１〜パターン領域ＰＲ９からメモリセルアレイＭＣＡを特定する情報を省略することも可能である。
また、例えば図１０に例示する様に、メモリセルアレイＭＣＡに複数の配線接続領域Ｅが設けられる場合、メモリセルアレイＭＣＡはＹ方向に延伸する複数の配線接続領域Ｅによって複数の領域に区画され、これらの区画された領域にそれぞれ複数のビット線ＢＬが設けられる。この様な場合、ビット線ＢＬが属する区画の特定は、比較的容易な場合がある。この様な場合には、パターン領域ＰＲ２、ＰＲ４、ＰＲ８、ＰＲ９から区画を特定する情報を省略することも可能である。
また、第１実施形態〜第４実施形態ではメモリセルアレイＭＣＡが基板Ｓの表面に設けられており、第５実施形態ではメモリセルアレイＭＣＡが基板Ｓから離れていた。しかしながら、第１実施形態〜第４実施形態に係るメモリセルアレイＭＣＡが基板Ｓから離れていても良いし、第５実施形態に係るメモリセルアレイＭＣＡが基板Ｓの表面に設けられていても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｓ…基板、ＭＣＡ…メモリセルアレイ、ＭＢ…メモリブロック、ＢＬ…ビット線、ＰＲ１〜ＰＲ９…パターン領域。

Claims (7)

  1. メモリセルアレイ及び配線層を備え、
    前記メモリセルアレイは第１方向に並ぶ複数のブロックを備え、
    前記配線層は、一又は複数の前記ブロックに対応して設けられ前記第１方向における位置がお互いに異なる複数の第１パターン領域を備え、
    前記複数の第１パターン領域はお互いに異なるパターンを含む
    半導体チップ。
  2. 前記第１パターン領域のパターンは、前記ブロックのアドレスに対応するＮ進数（Ｎは２以上の整数）の情報を含み、
    前記第１パターン領域は、前記Ｎ進数の情報の各桁に対応する複数のパターン小領域を備える
    請求項１記載の半導体チップ。
  3. 第１配線層及び第２配線層を備え、
    前記第１配線層は、前記第１方向に延伸し前記第１方向と交差する第２方向に並ぶ複数の第１配線を備え、
    前記第２配線層は、一又は複数の前記第１配線に対応して設けられ前記第２方向における位置がお互いに異なる複数の第２パターン領域を備え、
    前記複数の第２パターン領域はお互いに異なるパターンを含む
    請求項１又は２記載の半導体チップ。
  4. メモリセルアレイ、第１配線層及び第２配線層を備え、
    前記メモリセルアレイは第１方向に並ぶ複数のブロックを備え、
    前記第１配線層は、前記第１方向に延伸し前記第１方向と交差する第２方向に並ぶ複数の第１配線を備え、
    前記第２配線層は、一又は複数の前記第１配線に対応して設けられ前記第２方向における位置がお互いに異なる複数の第２パターン領域を備え、
    前記複数の第２パターン領域はお互いに異なるパターンを含む
    半導体チップ。
  5. 前記第２パターン領域のパターンは、前記第１配線のアドレスに対応するＭ進数（Ｍは２以上の整数）の情報を含み、
    前記第２パターン領域は、前記Ｍ進数の情報の各桁に対応する複数のパターン小領域を備える
    請求項３又は４記載の半導体チップ。
  6. 前記第１配線層は前記第２配線層及び前記メモリセルアレイの間に設けられている
    請求項３〜５のいずれか１項記載の半導体チップ。
  7. 前記第２配線層は前記第１配線層及び前記メモリセルアレイの間に設けられている
    請求項３〜５のいずれか１項記載の半導体チップ。
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