JP2021034560A - 半導体装置およびその製造方法 - Google Patents

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一浩 中西
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茂洋 山北
和弘 野島
Kazuhiro Nojima
和弘 野島
健一 門多
Kenichi Kadota
健一 門多
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Abstract

【課題】パッド等に起因する歩留まりを向上させることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられた下部パッドと、前記下部パッド上に設けられた上部パッドとを備える。前記下部パッドは、第１パッドと、前記第１パッド上に設けられた複数の第１接続部とを含み、前記上部パッドは、前記複数の第１接続部上に設けられており、または、前記上部パッドは、第２パッドと、前記第２パッド下に設けられた複数の第２接続部とを含み、前記下部パッドは、前記複数の第２接続部下に設けられている。【選択図】図４

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
複数のウェハの金属パッドを貼り合わせて半導体装置を製造する場合には、金属パッド等に起因する歩留まりの低下を抑制することが望まれる。
特開２０１０−１２９６８６号公報
パッド等に起因する歩留まりを向上させることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられた下部パッドと、前記下部パッド上に設けられた上部パッドとを備える。前記下部パッドは、第１パッドと、前記第１パッド上に設けられた複数の第１接続部とを含み、前記上部パッドは、前記複数の第１接続部上に設けられており、または、前記上部パッドは、第２パッドと、前記第２パッド下に設けられた複数の第２接続部とを含み、前記下部パッドは、前記複数の第２接続部下に設けられている。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の金属パッド等の構造を示す断面図および斜視図である。 第１実施形態の金属パッド等の構造を示す断面図である。 第１実施形態の比較例の金属パッド等の構造を示す断面図および斜視図である。 第１実施形態の比較例の金属パッド等の問題を説明するための断面図である。 第１実施形態の金属パッド等の利点を説明するための断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/3)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/3)である。 第１実施形態の半導体装置の製造方法を示す断面図および斜視図(3/3)である。 第１実施形態の第１変形例の半導体装置の製造方法を示す断面図である。 第１実施形態の第２および第３変形例の金属パッド等の構造を示す断面図である。 第１実施形態の第４変形例の半導体装置の製造方法を示す断面図(1/3)である。 第１実施形態の第４変形例の半導体装置の製造方法を示す断面図(2/3)である。 第１実施形態の第４変形例の半導体装置の製造方法を示す断面図および斜視図(3/3)である。 第２実施形態の金属パッド等の構造を示す断面図および斜視図である。 第２実施形態とその比較例の金属パッド等の構造を比較するための断面図である。 第２実施形態の金属パッド等の構造を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第２実施形態の半導体装置の製造方法を示す断面図および斜視図(2/2)である。 第２実施形態の第１および第２変形例の金属パッド等の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図２２において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップ２は、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路チップ２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。金属パッド３８は、下部パッドの例である。金属パッド３８の詳細については、後述する。回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
アレイチップ１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイチップ１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。金属パッド４１は、上部パッドの例である。金属パッド４１の詳細については、後述する。
アレイチップ１はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１２上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１２上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は例えば、Ｃｕ層またはＡｌ層であり、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３は、第１実施形態の半導体装置の製造方法を示す断面図である。図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
図３のメモリウェハＷ１の向きは、図１のメモリチップ１の向きとは逆であることに留意されたい。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のメモリウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のメモリチップ１を示している。
図３において、符号Ｓ１はメモリウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示している。メモリウェハＷ１は、絶縁膜１２下に設けられた基板１６を備えていることに留意されたい。基板１６は例えば、シリコン基板などの半導体基板である。基板１５は第１基板の例であり、基板１６は第２基板の例である。
本実施形態ではまず、図３に示すように、メモリウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３８などを形成する。例えば、基板１６上にビアプラグ４５、配線層４４、配線層４３、ビアプラグ４２、および金属パッド４１が順に形成される。また、基板１５上にコンタクトプラグ３３、配線層３４、配線層３５、配線層３６、ビアプラグ３７、および金属パッド３８が順に形成される。次に、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。
その後、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板１６をＣＭＰにより除去した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。図１は、金属パッド３８を含む回路チップ１と、金属パッド３８上に配置された金属パッド４１を含むアレイチップ１とを示している。なお、金属パッド４６とパッシベーション膜４７は例えば、基板１５の薄膜化および基板１６の除去の後に、絶縁膜１２上に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図３を参照して前述した内容や、図４から図２２を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３８の側面の傾きや、金属パッド４１の側面と金属パッド３８との位置ずれを検出することで推定することができる。
図４は、第１実施形態の金属パッド３８、４１等の構造を示す断面図および斜視図である。
図４(ａ)は、互いに電気的に接続された１組の金属パッド３８、４１を示す断面図である。図４(ｂ)は、図４(ａ)の金属パッド４１を示す斜視図である。図４(ｃ)は、図４(ａ)の金属パッド３８を示す斜視図である。金属パッド３８は下部パッドの例であり、金属パッド４１は上部パッドの例である。
以下、図４(ａ)を参照して、金属パッド３８、４１等の構造を説明する。この説明の中で、図４(ｂ)および図４(ｃ)も適宜参照する。
金属パッド３８は、ビアプラグ３７上に設けられた第１下部パッド３８ａと、第１下部パッド３８ａ上に設けられた複数の下部接続部３８ｂと、これらの下部接続部３８ｂ上に設けられた第２下部パッド３８ｃとを含んでいる。金属パッド４１は、第２下部パッド３８ｃ上に設けられている。第１下部パッド３８ａ、下部接続部３８ｂ、および第２下部パッド３８ｃはそれぞれ、第１パッド、第１接続部、および第３パッドの例である。
金属パッド４１は、第２下部パッド３８ｃ上に設けられた第１上部パッド４１ａと、第１上部パッド４１ａ上に設けられた複数の上部接続部４１ｂと、これらの上部接続部４１ｂ上に設けられた第２上部パッド４１ｃとを含んでいる。ビアプラグ４２は、第２上部パッド４１ｃ上に設けられている。第１上部パッド４１ａ、上部接続部４１ｂ、および第２上部パッド４１ｃはそれぞれ、第４パッド、第２接続部、および第２パッドの例である。
本実施形態では、ビアプラグ３７と第１下部パッド３８ａが同時に形成され、下部接続部３８ｂと第２下部パッド３８ｃが同時に形成される。ビアプラグ３７と第１下部パッド３８ａは、バリアメタル層Ａ１と配線材層Ｂ１とを順に含んでおり、下部接続部３８ｂと第２下部パッド３８ｃは、バリアメタル層Ａ２と配線材層Ｂ２とを順に含んでいる。そのため、第１下部パッド３８ａは、バリアメタル層を介さずにビアプラグ３７上に設けられており、下部接続部３８ｂは、バリアメタル層Ａ２を介して第１下部パッド３８ａ上に設けられており、第２下部パッド３８ｃは、バリアメタル層を介さずに下部接続部３８ｂ上に設けられている。バリアメタル層Ａ１、Ａ２は、例えばＴｉ（チタン）含有層またはＴａ（タンタル）含有層である。配線材層Ｂ１、Ｂ２は、例えばＣｕ層である。
本実施形態ではまた、ビアプラグ４２と第２上部パッド４１ｃが同時に形成され、上部接続部４１ｂと第１上部パッド４１ａが同時に形成される。ビアプラグ４２と第２上部パッド４１ｃは、バリアメタル層Ａ４と配線材層Ｂ４とを順に含んでおり、上部接続部４１ｂと第１上部パッド４１ａは、バリアメタル層Ａ３と配線材層Ｂ３とを順に含んでいる。そのため、第２上部パッド４１ｃは、バリアメタル層を介さずにビアプラグ４２下に設けられており、上部接続部４１ｂは、バリアメタル層Ａ３を介して第２上部パッド４１ｃ下に設けられており、第１下部パッド４１ａは、バリアメタル層を介さずに下部接続部４１ｂ下に設けられている。バリアメタル層Ａ３、Ａ４は、例えばＴｉ含有層またはＴａ含有層である。配線材層Ｂ３、Ｂ４は、例えばＣｕ層である。
以上のように、本実施形態の金属パッド３８は、複数の下部接続部３８ｂにより電気的に接続された第１下部パッド３８ａと第２下部パッド３８ｃとを含んでいる。これらの下部接続部３８ｂは、層間絶縁膜１４により互いに分離されている。図４(ｃ)は、四角格子状に配置された５×４個の下部接続部３８ｂを示しているが、下部接続部３８ｂの個数や配置はこれに限定されない。
同様に、本実施形態の金属パッド４１は、複数の上部接続部４１ｂにより電気的に接続された第１上部パッド４１ａと第２上部パッド４１ｃとを含んでいる。これらの上部接続部４１ｂは、層間絶縁膜１３により互いに分離されている。図４(ｂ)は、四角格子状に配置された５×４個の上部接続部４１ｂを示しているが、上部接続部４１ｂの個数や配置はこれに限定されない。
本実施形態の１組の金属パッド３８、４１では、上部接続部４１ｂの個数が下部接続部３８ｂの個数と同じになっているが、下部接続部３８ｂの個数と異なっていてもよい。本実施形態の１組の金属パッド３８、４１ではさらに、上部接続部４１ｂの配置が下部接続部３８ｂの配置と同じになっているが、下部接続部３８ｂの配置と異なっていてもよい。
図５は、第１実施形態の金属パッド３８等の構造を示す断面図である。
図５(ａ)、図５(ｂ)、図５(ｃ)はそれぞれ、図４(ｃ)の断面Ｃ２における下部接続部３８ｂの形状の第１、第２、第３の例を示している。図５(ａ)の下部接続部３８ｂは、２次元アレイ状に配置されている。図５(ｂ)の下部接続部３８ｂは、１次元アレイ状に配置されており、Ｘ方向に互いに隣接しており、Ｙ方向に延びている。図５(ｃ)の下部接続部３８ｂは、小さい下部接続部３８ｂと大きい下部接続部３８ｂとを含んでいる。本実施形態の金属パッド３８は、どのような形状の下部接続部３８ｂを含んでいてもよい。
なお、図４(ｂ)の断面Ｃ１における上部接続部４１ｂの形状は、これらの例と同様の形状に設定することが可能である。
図６は、第１実施形態の比較例の金属パッド３８、４１等の構造を示す断面図および斜視図である。
図６(ａ)は、互いに電気的に接続された１組の金属パッド３８、４１を示す断面図である。図６(ｂ)は、図６(ａ)の金属パッド４１を示す斜視図である。図６(ｃ)は、図６(ａ)の金属パッド３８を示す斜視図である。
本比較例の金属パッド３８は、単一のパッドにより形成されている。また、本比較例の金属パッド４１も、単一のパッドにより形成されている。本比較例では、ビアプラグ３７と金属パッド３８が、バリアメタル層Ａ５と配線材層Ｂ５とを順に含んでおり、ビアプラグ４２と金属パッド４１が、バリアメタル層Ａ６と配線材層Ｂ６とを順に含んでいる。バリアメタル層Ａ５、Ａ６は、例えばＴｉ含有層またはＴａ含有層である。配線材層Ｂ５、Ｂ６は、例えばＣｕ層である。
図７は、第１実施形態の比較例の金属パッド３８、４１等の問題を説明するための断面図である。
図７(ａ)は、図３を参照して説明したアニールを行っている間の金属パッド３８、４１を示している。金属パッド３８、４１をアニールすると、金属パッド３８、４１が熱膨張して、金属パッド３８、４１の貼合面Ｓにボイドが発生する可能性がある（符号α１）。
図７(ｂ)は、アニールが行われた後に冷却されている間の金属パッド３８、４１を示している。金属パッド３８、４１をアニール後に冷却すると、金属パッド３８、４１が熱収縮して、金属パッド３８、４１やビアプラグ３７、４２に引張応力が作用する。符号α２は、符号α１で示す状態から形状が変化したボイドを示す。
図７(ｃ)は、冷却が終わった後の金属パッド３８、４１を示している。符号α３は、符号α２で示す状態から形状が変化したボイドを示す。上述の引張応力が大きい場合には、引張応力に起因して金属パッド３８、４１中やビアプラグ３７、４２中にさらなるボイドが発生する可能性がある。符号α４は、ビアプラグ３７に発生したボイドを示す。一般にビアプラグ３７は細いため、ビアプラグ３７にボイドが発生すると、ビアプラグ３７でコンタクト不良が生じるおそれや、ビアプラグ３７が過度に高抵抗になるおそれがある。これは、ビアプラグ４２にボイドが発生した場合にも同様である。
図８は、第１実施形態の金属パッド３８、４１等の利点を説明するための断面図である。
図８(ａ)は、図３を参照して説明したアニールを行っている間の金属パッド３８、４１を示している。金属パッド３８、４１をアニールすると、金属パッド３８、４１が熱膨張して、金属パッド３８、４１の貼合面Ｓにボイドが発生する可能性がある（符号β１）。
図８(ｂ)は、アニールが行われた後に冷却されている間の金属パッド３８、４１を示している。金属パッド３８、４１をアニール後に冷却すると、金属パッド３８、４１が熱収縮して、金属パッド３８、４１やビアプラグ３７、４２に引張応力が作用する。符号β２は、符号β１で示す状態から形状が変化したボイドを示す。
図８(ｃ)は、冷却が終わった後の金属パッド３８、４１を示している。符号β３は、符号β２で示す状態から形状が変化したボイドを示す。上述の引張応力が大きい場合には、引張応力に起因して金属パッド３８、４１中やビアプラグ３７、４２中にさらなるボイドが発生する可能性がある。符号β４は、下部接続部３８ｂに発生したボイドを示す。本実施形態の金属パッド３８は複数の下部接続部３８ｂを含むため、ある下部接続部３８ｂにボイドが発生しても、その他の下部接続部３８ｂにボイドが発生しなければ、金属パッド３８全体でコンタクト不良が生じることや、金属パッド３８全体が過度に高抵抗になることを抑制することができる。これは、金属パッド４１の上部接続部４１ｂにボイドが発生した場合にも同様である。
また、下部接続部３８ｂにボイドが発生した場合、下部接続部３８ｂの下面のバリアメタル層Ａ２がゲッタリングサイトとして機能する。すなわち、符号β４で示すボイドが、電流が印加されても移動しなくなる。これにより、このボイドがビアプラグ３７に移動してビアプラグ３７にコンタクト不良や高抵抗をもたらすことを抑制することができる。これは、金属パッド４１の上部接続部４１ｂにボイドが発生した場合にも同様である。
このように、本実施形態によれば、ボイドに起因する金属パッド３８、４１やそのビアプラグ３７、４２の不良を低減することが可能となり、半導体装置の歩留まりを向上させることが可能となる。
図９から図１１は、第１実施形態の半導体装置の製造方法を示す断面図および斜視図である。ここでは、回路ウェハＷ２用の基板１５の上方に金属パッド３８等を形成するプロセスについて説明する。この説明は、アレイウェハＷ１用の基板１６の上方に金属パッド４１等を形成するプロセスにも適用可能である。
まず、基板１５（図１や図３を参照）の上方に配線層３６を形成する（図９(ａ)）。図９(ａ)は、層間絶縁膜１４を構成する絶縁膜１４ａ内に形成された配線層３６を示している。絶縁膜１４ａは、例えばＳｉＯ２膜（シリコン酸化膜）である。配線層３６は、基板１５の上方に順に形成されたバリアメタル層Ａ７と配線材層Ｂ７とを順に含んでいる。バリアメタル層Ａ７は、例えばＴｉ含有層またはＴａ含有層である。配線材層Ｂ７は、例えばＣｕ層である。
次に、配線層３６および絶縁膜１４ａ上に、層間絶縁膜１４を構成する絶縁膜１４ｂを形成する（図９(ｂ)）。絶縁膜１４ｂは、例えばＳｉＯ２膜である。次に、この絶縁膜１４ｂに、ビアプラグ３７用の開口部Ｈ１と、第１下部パッド３８ａ用の開口部Ｈ２とを形成する（図９(ｃ)）。次に、開口部Ｈ１、Ｈ２内にバリアメタル層Ａ１と配線材層Ｂ１とを順に形成する（図１０(ａ)）。その結果、開口部Ｈ１内の配線層３６上にビアプラグ３７が形成され、開口部Ｈ２内のビアプラグ３７上に第１下部パッド３８ａが形成される。
次に、第１下部パッド３８ａおよび絶縁膜１４ｂ上に、層間絶縁膜１４を構成する絶縁膜１４ｃを形成する（図１０(ｂ)）。絶縁膜１４ｃは、例えばＳｉＯ２膜である。次に、この絶縁膜１４ｃに、下部接続部３８ｂ用の複数の開口部Ｈ３と、第２下部パッド３８ｃ用の開口部Ｈ４とを形成する（図１０(ｃ)、図１１(ａ)）。次に、開口部Ｈ３、Ｈ４内にバリアメタル層Ａ２と配線材層Ｂ２とを順に形成する（図１１(ｂ)）。その結果、開口部Ｈ３内の第１下部パッド３８ａ上に下部接続部３８ｂが形成され、開口部Ｈ４内の下部接続部３８ｂ上に第２下部パッド３８ｃが形成される。図１１(ｃ)は、図１１(ｂ)に対応する斜視図である。
このようにして、回路ウェハＷ２用の基板１５の上方に配線層３６、ビアプラグ３７、および金属パッド３８が形成される。同様にして、アレイウェハＷ１用の基板１６の上方に、配線層４３、ビアプラグ４２、および金属パッド４１が形成される。金属パッド４１の第２上部パッド４１ｃ、上部接続部４１ｂ、および第１上部パッド４１ａはそれぞれ、金属パッド３８の第１下部パッド３８ａ、下部接続部３８ｂ、および第２下部パッド３８ｃと同様に形成可能である。また、バリアメタル層Ａ４、配線材層Ｂ４、バリアメタル層Ａ３、および配線材層Ｂ３はそれぞれ、バリアメタル層Ａ１、配線材層Ｂ１、バリアメタル層Ａ２、および配線材層Ｂ２と同様に形成可能である。その後、図３の方法を実行することで、図１の半導体装置が製造される。
図１２は、第１実施形態の第１変形例の半導体装置の製造方法を示す断面図である。
図１２(ａ)は、図１１(ａ)と図１１(ｂ)との間の工程を示す断面図である。開口部Ｈ３、Ｈ４を形成した後には、開口部Ｈ３、Ｈ４を等方エッチングにより加工してもよい。その結果、開口部Ｈ３、Ｈ４の側面がテーパー形状に加工される（図１２(ａ)）。なお、図１２(ａ)の工程を追加する代わりに、開口部Ｈ３、Ｈ４の側面がテーパー形状になるように図１１(ａ)の工程を実施してもよい。
次に、開口部Ｈ３、Ｈ４内にバリアメタル層Ａ２と配線材層Ｂ２とを順に形成する（図１２(ｂ)）。その結果、開口部Ｈ３内の第１下部パッド３８ａ上に下部接続部３８ｂが形成され、開口部Ｈ４内の下部接続部３８ｂ上に第２下部パッド３８ｃが形成される。その後、図３の方法を実行することで、図１の半導体装置が製造される。
図１３は、第１実施形態の第２および第３変形例の金属パッド３８、４１等の構造を示す断面図である。
図１３(ａ)は、第２変形例の金属パッド３８、４１を示している。本変形例の金属パッド３８は、第１実施形態の金属パッド３８（図４(ａ)）と同じ構造を有している。一方、本変形例の金属パッド４１は、第１実施形態の比較例の金属パッド４１（図６(ａ)）と同じ構造を有している。これにより、ボイドに起因する金属パッド３８やそのビアプラグ３７の不良を低減することが可能となり、半導体装置の歩留まりを向上させることが可能となる。
一方、図１３(ｂ)は、第３変形例の金属パッド３８、４１を示している。本変形例の金属パッド３８は、第１実施形態の比較例の金属パッド３８（図６(ａ)）と同じ構造を有している。一方、本変形例の金属パッド４１は、第１実施形態の金属パッド４１（図４(ａ)）と同じ構造を有している。これにより、ボイドに起因する金属パッド４１やそのビアプラグ４２の不良を低減することが可能となり、半導体装置の歩留まりを向上させることが可能となる。
なお、図１３(ａ)の金属パッド４１や、図１３(ｂ)の金属パッド３８は、図９(ａ)から図１１(ｃ)の工程のうちの図１０(ｂ)から図１１(ｃ)の工程を省略することで形成可能である。ただし、この場合には、絶縁膜１４ｂの膜厚をより厚くして、開口部Ｈ２の深さをより深くする。
図１４から図１６は、第１実施形態の第４変形例の半導体装置の製造方法を示す断面図および斜視図である。ここでは、回路ウェハＷ２用の基板１５の上方に金属パッド３８等を形成するプロセスについて説明する。この説明は、アレイウェハＷ１用の基板１６の上方に金属パッド４１等を形成するプロセスにも適用可能である。
まず、基板１５（図１や図３を参照）の上方に、配線層３６を構成するビアプラグ３６ａを形成する（図１４(ａ)）。図１４(ａ)は、層間絶縁膜１４を構成する絶縁膜１４ｄ内に形成されたビアプラグ３６ａを示している。絶縁膜１４ｄは、例えばＳｉＯ２膜である。
次に、ビアプラグ３６ａおよび絶縁膜１４ｄ上に、層間絶縁膜１４を構成する絶縁膜１４ｅを形成する（図１４(ｂ)）。絶縁膜１４ｅは、例えばＳｉＯ２膜である。次に、この絶縁膜１４ｅに、配線層３６を構成する配線３６ｂおよび第１下部パッドＰ１用の開口部Ｈ５を形成する（図１４(ｃ)）。次に、開口部Ｈ５内に配線３６ｂおよび第１下部パッドＰ１を形成する（図１５(ａ)）。その結果、開口部Ｈ５内のビアプラグ３６ａ上に配線３６ｂが形成され、さらには、配線３６ｂと電気的に接続された第１下部パッドＰ１が開口部Ｈ５内に形成される。
次に、配線３６ｂ、第１下部パッドＰ１、および絶縁膜１４ｅ上に、層間絶縁膜１４を構成する絶縁膜１４ｆを形成する（図１５(ｂ)）。絶縁膜１４ｆは、例えばＳｉＯ２膜である。次に、この絶縁膜１４ｆに、複数のビアプラグ３７用の複数の開口部Ｈ６と、金属パッド３８用の開口部Ｈ７とを形成する（図１５(ｃ)）。次に、開口部Ｈ６、Ｈ７内にバリアメタル層と配線材層Ｂ８とを順に形成する（図１６(ａ)）。その結果、開口部Ｈ６内の第１下部パッドＰ１上にビアプラグ３７が形成され、開口部Ｈ７内のビアプラグ３７上に金属パッド３８が形成される。本変形例では、ビアプラグ３７が下部接続部Ｐ２として機能し、金属パッド３８が第２下部パッドＰ３として機能する。図１６(ｂ)は、図１６(ａ)に対応する斜視図である。
このようにして、回路ウェハＷ２用の基板１５の上方に配線層３６、ビアプラグ３７、および金属パッド３８が形成される。同様にして、アレイウェハＷ１用の基板１６の上方に、配線層４３、ビアプラグ４２、および金属パッド４１が形成される。その後、図３の方法を実行することで、図１の半導体装置が製造される。
本変形例の第１下部パッドＰ１（配線層３６）、下部接続部Ｐ２（ビアプラグ３７）、および第２下部パッドＰ２（金属パッド３８）は、第１実施形態（図４(ａ)）の第１下部パッド３８ａ、下部接続部３８ｂ、および第２下部パッド３８ｃと同じ構造を有している。すなわち、本変形例では、第１実施形態の金属パッド３８と同じ構造を、配線層３６、ビアプラグ３７、および金属パッド３８により実現している。これにより、例えば回路ウェハＷ２の配線層（パッド層を含む）の数を減らすことが可能となる。
同様に、本変形例では、第１実施形態の金属パッド４１と同じ構造を、配線層４３、ビアプラグ４２、および金属パッド４１により実現してもよい。これにより、例えばアレイウェハＷ１の配線層（パッド層を含む）の数を減らすことが可能となる。この場合、第１上部パッドは金属パッド４１により実現され、複数の上部接続部は複数のビアプラグ４２により実現され、第２上部パッドは配線層４３により実現される。第２上部パッドは、配線層４３内の配線に電気的に接続され、この配線は配線層４３内のビアプラグに電気的に接続される。
以上のように、本実施形態の金属パッド３８は、第１下部パッド３８ａと、複数の下部接続部３８ｂと、第２下部パッド３８ｃとを含み、本実施形態の金属パッド４１は、第１上部パッド４１ａと、複数の上部接続部４１ｂと、第２上部パッド４１ｃとを含む。よって、本実施形態によれば、金属パッド３８、４１等に起因する半導体装置の歩留まりを向上させることが可能となる。
なお、本実施形態では、第１下部パッド３８ａが、バリアメタルＡ１と配線材層Ｂ１により形成され、下部接続部３８ｂと第２下部パッド３８ｃが、バリアメタルＡ２と配線材層Ｂ２により形成されているが、代わりに、第１下部パッド３８ａの一部が、バリアメタルＡ１と配線材層Ｂ１により形成され、第１下部パッド３８ａの残部と下部接続部３８ｂと第２下部パッド３８ｃが、バリアメタルＡ２と配線材層Ｂ２により形成されていてもよい。この場合、バリアメタルＡ２は、第１下部パッド３８ａの一部と残部との間に介在することになる。
（第２実施形態）
図１７は、第２実施形態の金属パッド３８、４１等の構造を示す断面図および斜視図である。
図１７(ａ)は、互いに電気的に接続された１組の金属パッド３８、４１を示す断面図である。図１７(ｂ)は、図１７(ａ)の金属パッド４１を示す斜視図である。図１７(ｃ)は、図１７(ａ)の金属パッド３８を示す斜視図である。
以下、図１７(ａ)を参照して、金属パッド３８、４１等の構造を説明する。この説明の中で、図１７(ｂ)および図１７(ｃ)も適宜参照する。
本実施形態の金属パッド３８は、ビアプラグ３７上に設けられた第１下部パッド３８ａと、第１下部パッド３８ａ上に設けられた複数の下部接続部３８ｂとを含んでいるが、第１実施形態のような第２下部パッド３８ｃは含んでいない。本実施形態の金属パッド４１は、これらの下部接続部３８ｂ上に設けられている。
本実施形態の金属パッド４１は、これらの下部接続部３８ｂ上に設けられた複数の上部接続部４１ｂと、これらの上部接続部４１ｂ上に設けられた第２上部パッド４１ｃとを含んでいるが、第１実施形態のような第１上部パッド４１ａは含んでいない。ビアプラグ４２は、第２上部パッド４１ｃ上に設けられている。ビアプラグ４２上の配線層４３は、バリアメタル層Ａ９と配線材層Ｂ９とを順に含んでいる。バリアメタル層Ａ９は、例えばＴｉ含有層またはＴａ含有層である。配線材層Ｂ９は、例えばＣｕ層である。
以上のように、本実施形態の金属パッド３８は、複数の下部接続部３８ｂに電気的に接続された第１下部パッド３８ａを含んでいる。これらの下部接続部３８ｂは、層間絶縁膜１４により互いに分離されている。図１７(ｃ)は、四角格子状に配置された５×４個の下部接続部３８ｂを示しているが、下部接続部３８ｂの個数や配置はこれに限定されない。
同様に、本実施形態の金属パッド４１は、複数の上部接続部４１ｂに電気的に接続された第２上部パッド４１ｃを含んでいる。これらの上部接続部４１ｂは、層間絶縁膜１３により互いに分離されている。図１７(ｂ)は、四角格子状に配置された５×４個の上部接続部４１ｂを示しているが、上部接続部４１ｂの個数や配置はこれに限定されない。
本実施形態の１組の金属パッド３８、４１では、上部接続部４１ｂの個数が下部接続部３８ｂの個数と同じになっているが、下部接続部３８ｂの個数と異なっていてもよい。本実施形態の１組の金属パッド３８、４１ではさらに、上部接続部４１ｂの配置が下部接続部３８ｂの配置と同じになっているが、下部接続部３８ｂの配置と異なっていてもよい。例えば、下部接続部３８ｂの個数を２０個、下部接続部４１ｂの個数を１０個とし、２個の下部接続部３８ｂ上に１個の下部接続部４１ｂを配置してもよい。
本実施形態によれば、第１実施形態と同様に、ボイドに起因する金属パッド３８、４１やそのビアプラグ３７、４２の不良を低減することが可能となり、半導体装置の歩留まりを向上させることが可能となる。さらに、本実施形態によれば、後述するように、ディッシングに起因する金属パッド３８、４１の不良を低減することが可能となる。
図１８は、第２実施形態とその比較例の金属パッド３８等の構造を比較するための断面図である。
図１８(ａ)は、第２実施形態の比較例の金属パッド３８の断面を示している。本比較例の金属パッド３８は、比較的大きなサイズを有している。そのため、金属パッド３８の表面をＣＭＰにより平坦化すると、図１８(ａ)に示すように、金属パッド３８の表面に大きなディッシング（凹部）が形成されるおそれがある。これは、金属パッド４１についても同様である。この場合、金属パッド３８と金属パッド４１とを貼り合わせると、金属パッド３８、４１の接合不良が生じるおそれがある。
図１８(ｂ)は、第２実施形態の金属パッド３８の断面を示している。本実施形態の金属パッド３８の表面をＣＭＰにより平坦化すると、ディッシングは、サイズの大きい第１下部パッド３８ａではなく、サイズの小さい各下部接続部３８ｂに形成される。そのため、図１８(ｂ)に示すように、ディッシングのサイズが小さくなる。これは、金属パッド４１についても同様である。よって、本実施形態によれば、金属パッド３８と金属パッド４１とを貼り合わせた際に、金属パッド３８、４１の接合不良が生じにくくなる。
図１９は、第２実施形態の金属パッド３８等の構造を示す断面図である。
図１９(ａ)、図１９(ｂ)、図１９(ｃ)はそれぞれ、下部接続部３８ｂのＸＹ断面の形状の第１、第２、第３の例を示している。図１９(ａ)の下部接続部３８ｂは、１次元アレイ状に配置されており、Ｘ方向に互いに隣接しており、Ｙ方向に延びている。図１９(ｂ)の下部接続部３８ｂは、２次元アレイ状に配置されており、具体的には、四角格子状に配置されている。図１９(ｃ)の下部接続部３８ｂは、２次元アレイ状に配置されており、具体的には、三角格子状に配置されている。図１９(ｂ)の各下部接続部３８ｂは、四角形の平面形状を有し、図１９(ｃ)の各下部接続部３８ｂは、円形の平面形状を有している。本実施形態の金属パッド３８は、どのような形状の下部接続部３８ｂを含んでいてもよい。
なお、本実施形態の上部接続部４１ｂの形状は、これらの例と同様の形状に設定することが可能である。
本実施形態の金属パッド３８は例えば、図９(ａ)から図１１(ｃ)の工程のうち、開口部Ｈ４を形成する工程を省略することで形成可能である。これは、本実施形態の金属パッド４１についても同様である。一方、これらの金属パッド３８、４１は、以下の方法により形成することも可能である。
図２０および図２１は、第２実施形態の半導体装置の製造方法を示す断面図および斜視図である。ここでは、回路ウェハＷ２用の基板１５の上方に金属パッド３８等を形成するプロセスについて説明する。この説明は、アレイウェハＷ１用の基板１６の上方に金属パッド４１等を形成するプロセスにも適用可能である。
まず、基板１５（図１や図３を参照）の上方に配線層３６を形成する（図２０(ａ)）。図２０(ａ)は、層間絶縁膜１４を構成する絶縁膜１４ｇ内に形成された配線層３６を示している。絶縁膜１４ｇは、例えばＳｉＯ２膜である。
次に、配線層３６および絶縁膜１４ｇ上に、絶縁膜１４ｈ、１４ｉ、１４ｊを順に形成する（図２０(ｂ)）。絶縁膜１４ｈは、例えばＳｉＯ２膜である。絶縁膜１４ｉは、例えばＳｉＮ膜（シリコン窒化膜）である。絶縁膜１４ｊは、例えばＳｉＯ２膜である。
次に、絶縁膜１４ｈ、１４ｉ、１４ｊを貫通する開口部Ｈ８を形成する（図２０(ｂ)）。次に、絶縁膜１４ｊを貫通する複数の開口部Ｈ９を形成する（図２０(ｃ)）。次に、開口部Ｈ８と開口部Ｈ９との間の絶縁膜１４ｉを除去して、開口部Ｈ８と開口部Ｈ９とを接続する開口部Ｈ１０を形成する（図２１(ａ)）。
なお、絶縁膜１４ｈと絶縁膜１４ｊとの間の膜は、絶縁膜１４ｉとする代わりに、絶縁膜（例えばＳｉＯ２膜）と半導体膜（例えばアモルファスシリコン膜）とを含む膜としてもよい。この場合、絶縁膜１４ｈと絶縁膜１４ｊとの間の膜のうち、図２１(ｂ)の工程で除去される部分は半導体膜とし、図２１(ｂ)の工程で除去されない部分は絶縁膜としてもよい。
次に、開口部Ｈ８、Ｈ９、Ｈ１０内にバリアメタル層と配線材層とを順に形成する（図２１(ｃ)）。その結果、絶縁膜１４ｈ内にビアプラグ３７が形成され、絶縁膜１４ｉ内に第１下部パッド３８ａが形成され、絶縁膜１４ｊ内に下部接続部３８ｂが形成される。図２１(ｃ)は、図２１(ｂ)に対応する斜視図である。
このようにして、回路ウェハＷ２用の基板１５の上方に配線層３６、ビアプラグ３７、および金属パッド３８が形成される。同様にして、アレイウェハＷ１用の基板１６の上方に、配線層４３、ビアプラグ４２、および金属パッド４１が形成される。金属パッド４１の第２上部パッド４１ｃおよび上部接続部４１ｂはそれぞれ、金属パッド３８の第１下部パッド３８ａおよび下部接続部３８ｂと同様に形成可能である。その後、図３の方法を実行することで、図１の半導体装置が製造される。
図２２は、第２実施形態の第１および第２変形例の金属パッド３８、４１等の構造を示す断面図である。
図２２(ａ)は、第１変形例の金属パッド３８、４１を示している。本変形例の金属パッド３８は、第２実施形態の金属パッド３８（図１７(ａ)）と同じ構造を有している。一方、本変形例の金属パッド４１は、第１実施形態の比較例の金属パッド４１（図６(ａ)）と同じ構造を有している。これにより、ボイドに起因する金属パッド３８やそのビアプラグ３７の不良を低減することが可能となり、半導体装置の歩留まりを向上させることが可能となる。
一方、図２２(ｂ)は、第２変形例の金属パッド３８、４１を示している。本変形例の金属パッド３８は、第１実施形態の比較例の金属パッド３８（図６(ａ)）と同じ構造を有している。一方、本変形例の金属パッド４１は、第２実施形態の金属パッド４１（図１７(ａ)）と同じ構造を有している。これにより、ボイドに起因する金属パッド４１やそのビアプラグ４２の不良を低減することが可能となり、半導体装置の歩留まりを向上させることが可能となる。
なお、図２２(ａ)の金属パッド４１や、図２２(ｂ)の金属パッド３８は、図９(ａ)から図１１(ｃ)の工程のうちの図１０(ｂ)から図１１(ｃ)の工程を省略することで形成可能である。ただし、この場合には、絶縁膜１４ｂの膜厚をより厚くして、開口部Ｈ２の深さをより深くする。
以上のように、本実施形態の金属パッド３８は、第１下部パッド３８ａと、複数の下部接続部３８ｂとを含み、本実施形態の金属パッド４１は、複数の上部接続部４１ｂと、第２上部パッド４１ｃとを含む。よって、本実施形態によれば、金属パッド３８、４１等に起因する半導体装置の歩留まりを向上させることが可能となる。
なお、本実施形態では、第１下部パッド３８ａが、バリアメタルＡ１と配線材層Ｂ１により形成され、下部接続部３８ｂが、バリアメタルＡ２と配線材層Ｂ２により形成されているが、代わりに、第１下部パッド３８ａの一部が、バリアメタルＡ１と配線材層Ｂ１により形成され、第１下部パッド３８ａの残部と下部接続部３８ｂが、バリアメタルＡ２と配線材層Ｂ２により形成されていてもよい。前者の場合には、複数組のバリアメタルＡ２および配線材層Ｂ２が、複数の下部接続部３８ｂを構成している構造が実現される。後者の場合には、櫛形形状を有する１組のバリアメタルＡ２および配線材層Ｂ２が、複数の下部接続部３８ｂと第１下部パッド３８ａの残部とを構成している構造が実現される。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、１４：層間絶縁膜、
１４ａ：絶縁膜、１４ｂ：絶縁膜、１４ｃ：絶縁膜、１４ｄ：絶縁膜、
１４ｅ：絶縁膜、１４ｆ：絶縁膜、１４ｇ：絶縁膜、１４ｈ：絶縁膜、
１４ｉ：絶縁膜、１４ｊ：絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、３３：コンタクトプラグ、
３４：配線層、３５：配線層、３６：配線層、３６ａ：ビアプラグ、
３６ｂ：配線、３７：ビアプラグ、３８：金属パッド、
３８ａ：第１下部パッド、３８ｂ：下部接続部、３８ｃ：第２下部パッド、
４１：金属パッド、４１ａ：第１上部パッド、４１ｂ：上部接続部、
４１ｃ：第２上部パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：ビアプラグ、４６：金属パッド、４７：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜

Claims (10)

  1. 基板と、
    前記基板の上方に設けられた下部パッドと、
    前記下部パッド上に設けられた上部パッドとを備え、
    前記下部パッドは、第１パッドと、前記第１パッド上に設けられた複数の第１接続部とを含み、前記上部パッドは、前記複数の第１接続部上に設けられており、
    または、
    前記上部パッドは、第２パッドと、前記第２パッド下に設けられた複数の第２接続部とを含み、前記下部パッドは、前記複数の第２接続部下に設けられている、
    半導体装置。
  2. 前記下部パッドは、前記第１パッドと前記複数の第１接続部とを含み、前記上部パッドは、前記複数の第１接続部上に設けられており、
    および、
    前記上部パッドは、前記第２パッドと前記複数の第２接続部とを含み、前記下部パッドは、前記複数の第２接続部下に設けられている、
    請求項１に記載の半導体装置。
  3. 前記下部パッドはさらに、前記複数の第１接続部上に設けられた第３パッドを含み、前記上部パッドは、前記第３パッド上に設けられており、
    または、
    前記上部パッドはさらに、前記複数の第２接続部下に設けられた第４パッドを含み、前記下部パッドは、前記第４パッド下に設けられている、
    請求項１に記載の半導体装置。
  4. 前記下部パッドはさらに、前記複数の第１接続部上に設けられた第３パッドを含み、前記上部パッドは、前記第３パッド上に設けられており、
    および、
    前記上部パッドはさらに、前記複数の第２接続部下に設けられた第４パッドを含み、前記下部パッドは、前記第４パッド下に設けられている、
    請求項２に記載の半導体装置。
  5. 前記第２接続部の個数は、前記第１接続部の個数と同じである、請求項２または４に記載の半導体装置。
  6. 前記第１接続部は、前記第１パッド上にバリアメタル層を介して設けられており、
    または、
    前記第２接続部は、前記第２パッド下にバリアメタル層を介して設けられている、
    請求項１に記載の半導体装置。
  7. 前記第３パッドは、前記第１接続部上にバリアメタル層を介さずに設けられており、
    または、
    前記第４パッドは、前記第２接続部下にバリアメタル層を介さずに設けられている、
    請求項３に記載の半導体装置。
  8. 前記第１パッドは、前記第１パッドと、前記第１パッドと電気的に接続された配線と、を含む配線層内に設けられており、
    または、
    前記第２パッドは、前記第２パッドと、前記第２パッドと電気的に接続された配線と、を含む配線層内に設けられている、
    請求項１から７のいずれか１項に記載の半導体装置。
  9. 第１基板の上方に下部パッドを形成し、
    第２基板の上方に上部パッドを形成し、
    前記第１基板上に形成された前記下部パッドと、前記第２基板上に形成された前記上部パッドとを貼り合わせることで、前記下部パッド上に前記上部パッドを配置する、
    ことを含み、
    前記下部パッドは、前記第１基板の上方に第１パッドを形成し、前記第１パッド上に複数の第１接続部を形成することで形成され、前記上部パッドは、前記下部パッドと前記上部パッドとを貼り合わせることで、前記複数の第１接続部上に配置され、
    または、
    前記上部パッドは、前記第２基板の上方に第２パッドを形成し、前記第２パッド上に複数の第２接続部を形成することで形成され、前記下部パッドは、前記下部パッドと前記上部パッドとを貼り合わせることで、前記複数の第２接続部下に配置される、
    半導体装置の製造方法。
  10. 前記下部パッドは、前記複数の第１接続部上にさらに第３パッドを形成することで形成され、前記上部パッドは、前記下部パッドと前記上部パッドとを貼り合わせることで、前記第３パッド上に配置され、
    または、
    前記上部パッドは、前記複数の第２接続部上にさらに第４パッドを形成することで形成され、前記下部パッドは、前記下部パッドと前記上部パッドとを貼り合わせることで、前記第４パッド下に配置される、
    請求項９に記載の半導体装置の製造方法。
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