JP7631049B2 - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

Info

Publication number
JP7631049B2
JP7631049B2 JP2021042688A JP2021042688A JP7631049B2 JP 7631049 B2 JP7631049 B2 JP 7631049B2 JP 2021042688 A JP2021042688 A JP 2021042688A JP 2021042688 A JP2021042688 A JP 2021042688A JP 7631049 B2 JP7631049 B2 JP 7631049B2
Authority
JP
Japan
Prior art keywords
pad
portions
laminate
wiring
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021042688A
Other languages
English (en)
Other versions
JP2022142498A (ja
Inventor
元鼎 王
雅人 新居
穣 小田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021042688A priority Critical patent/JP7631049B2/ja
Priority to TW110125808A priority patent/TWI849321B/zh
Priority to CN202110911950.XA priority patent/CN115084156A/zh
Priority to US17/462,613 priority patent/US12211812B2/en
Publication of JP2022142498A publication Critical patent/JP2022142498A/ja
Application granted granted Critical
Publication of JP7631049B2 publication Critical patent/JP7631049B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H10W72/01904—Manufacture or treatment of bond pads using temporary auxiliary members, e.g. using sacrificial coatings or handle substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H10W72/01931—Manufacture or treatment of bond pads using blanket deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H10W72/01951—Changing the shapes of bond pads
    • H10W72/01953—Changing the shapes of bond pads by etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9223—Bond pads being integral with underlying chip-level interconnections with redistribution layers [RDL]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/942—Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H10W72/9445—Top-view layouts, e.g. mirror arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/102—Controlling the environment during the bonding, e.g. the temperature or pressure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/211—Direct bonding of chips, wafers or substrates using auxiliary members, e.g. aids for protecting the bonding area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/301—Bonding techniques, e.g. hybrid bonding
    • H10W80/312—Bonding techniques, e.g. hybrid bonding characterised by the direct bonding of electrically conductive pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/301—Bonding techniques, e.g. hybrid bonding
    • H10W80/327—Bonding techniques, e.g. hybrid bonding characterised by the direct bonding of insulating parts, e.g. of silicon oxide layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/301—Bonding techniques, e.g. hybrid bonding
    • H10W80/331—Bonding techniques, e.g. hybrid bonding characterised by the application of energy for connecting
    • H10W80/333—Compression bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/701—Direct bonding of chips, wafers or substrates characterised by the pads after the direct bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/701—Direct bonding of chips, wafers or substrates characterised by the pads after the direct bonding
    • H10W80/732—Direct bonding of chips, wafers or substrates characterised by the pads after the direct bonding having shape changed during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/297—Configurations of stacked chips characterised by the through-semiconductor vias [TSVs] in the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/791—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads
    • H10W90/792—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads between multiple chips

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
複数のウェハ同士を貼り合わせることで製造される半導体記憶装置が知られている。
特開２０１１－４９２７０号公報
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置および半導体記憶装置の製造方法を提供することである。
実施形態の半導体記憶装置は、第１基板と、第２基板と、第１積層体と、第２積層体とを持つ。前記第２基板は、前記第１基板の厚さ方向である第１方向で前記第１基板から離れている。前記第１積層体は、前記第１基板と前記第２基板との間に設けられ、第１配線と、前記第１配線に接続された第１パッドと、第１絶縁体とを含む。前記第２積層体は、前記第１積層体と前記第２基板との間に設けられ、第２配線と、前記第２配線に接続された第２パッドと、第２絶縁体とを含む。前記第１パッドは、枠部と、前記枠部の内側に設けられ、前記第１方向とは交差した第２方向で互いに離れ、それぞれ前記第１方向および前記第２方向とは交差した第３方向に直線状に延びて前記枠部に接続された複数の第１直線部と、前記枠部の内側に設けられ、前記第３方向で互いに離れ、それぞれ前記第２方向に直線状に延びて、前記複数の第１直線部と交わるとともに、前記枠部に接続された複数の第２直線部と、を含む。前記複数の第１直線部の間および前記複数の第２直線部の間には、前記第１絶縁体が設けられている。前記複数の第１直線部および前記複数の第２直線部は、前記第２パッドに接合されている。
実施形態の半導体記憶装置の構成を示す断面図。 実施形態のメモリセルアレイのメモリピラーの近傍を示す断面図。 実施形態の複数の接合パッドを示す断面図。 実施形態の接合パッドを示す図。 実施形態の第１積層体と第２積層体との貼り合わせ時における第１積層体の電極部および第２積層体の電極部の状態を示す断面図。 実施形態の半導体記憶装置の製造方法を示す断面図。 実施形態の半導体記憶装置の製造方法を示す断面図。 実施形態の半導体記憶装置の製造方法を示す断面図。 実施形態の半導体記憶装置の製造方法を示す断面図。 実施形態の変形例の半導体記憶装置を示す断面図。 図１０に示されたＦ１１線により囲まれた領域を拡大して示す断面図。 実施形態の第１実施例の複数の電極部の形状を示す断面図。 実施形態の第２実施例の複数の電極部の形状を示す断面図。 実施形態の第３実施例の複数の電極部の形状を示す断面図。 実施形態の第４実施例の複数の電極部の形状を示す断面図。 実施形態の第５実施例の複数の電極部の形状を示す断面図。 実施形態の第６実施例の複数の電極部の形状を示す断面図。 実施形態の第７実施例の複数の電極部の形状を示す断面図。 実施形態の第８実施例の複数の電極部の形状を示す断面図。 実施形態の第９実施例の複数の電極部の形状を示す断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を持つ構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。すなわち、「接続」とは、直接に接する場合に限定されず、別の部材が介在する場合も含む。「環状」とは、円環状に限定されず、矩形状の環状も含む。「平行」、「直交」、「同一」とは、それぞれ「略平行」、「略直交」、「略同一」の場合も含む。
先に、Ｘ方向、Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。Ｘ方向およびＹ方向は、後述する第１基板１０（図１参照）の表面１０ａに沿う方向である。Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、第１基板１０の厚さ方向である。＋Ｚ方向は、第１基板１０から第２基板６０（図１参照）に向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。以下の説明では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。Ｘ方向およびＹ方向のうちいずれか一方は、「第２方向」の一例である。Ｘ方向およびＹ方向のうちいずれか他方は、「第３方向」の一例である。
（実施形態）
＜１．半導体記憶装置の全体構成＞
まず、実施形態の半導体記憶装置１の全体構成について説明する。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
図１は、半導体記憶装置１の構成を示す断面図である。半導体記憶装置１は、例えば、回路チップ２とアレイチップ３とが貼合面Ｓで貼り合わされた３次元メモリである。回路チップ２は、「第１チップ」の一例である。アレイチップ３は、「第２チップ」の一例である。回路チップ２は、アレイチップ３の動作を制御する制御回路（論理回路）を含む。以下、このような半導体記憶装置１について詳しく説明する。
半導体記憶装置１は、例えば、第１基板１０、積層体２０、第２基板６０、および絶縁層７２，７３を備えている。
第１基板１０は、回路チップ２に含まれる基板である。第１基板１０は、例えば、シリコン基板である。第１基板１０は、積層体２０が積層される表面１０ａを有する。第１基板１０には、積層体２０に含まれるトランジスタ３１（後述）のソース領域およびドレイン領域が設けられている。
積層体２０は、Ｚ方向で、第１基板１０と第２基板６０との間に位置する。積層体２０は、第１積層体３０と、第２積層体４０とを含む。第１積層体３０は、第１基板１０上に設けられている。第１積層体３０は、Ｚ方向で、第１基板１０と第２積層体４０との間に位置する。本実施形態では、第１基板１０と第１積層体３０とにより、回路チップ２が構成されている。第１積層体３０は、複数のトランジスタ３１（図１では１つのみ図示）、複数のコンタクトプラグ３２、複数の配線３３、複数のパッド３４、および第１絶縁体３５を含む。
トランジスタ３１は、第１基板１０上に設けられている。トランジスタ３１は、コンタクトプラグ３２に接続されている。トランジスタ３１は、積層体２０に含まれるコンタクトプラグ３２，４２、配線３３，４３、およびパッド３４，４４を介して、メモリセルアレイ４１または外部接続パッド７１と電気的に接続されている。トランジスタ３１は、例えばメモリセルアレイ４１を制御する。
コンタクトプラグ３２、配線３３、およびパッド３４は、複数のトランジスタ３１と第２積層体４０とを電気的に接続する。コンタクトプラグ３２、配線３３、およびパッド３４は、銅（Ｃｕ）またはアルミニウム（Ａｌ）のような導電材料により形成されている。コンタクトプラグ３２は、Ｚ方向に延びており、第１積層体３０内の異なる層間を電気的に接続する配線である。配線３３は、Ｘ方向またはＹ方向に延びた配線である。
パッド３４は、第１積層体３０に設けられた接続用の電極である。パッド３４は、第１積層体３０の内部に設けられた内部パッドと、第１積層体３０の表面（貼合面Ｓ）に露出した接合パッド３８とを含む。接合パッド３８は、「第１パッド」の一例である。複数の配線３３のなかで接合パッド３８に接続された配線３７は、「第１配線」の一例である。接合パッド３８については、詳しく後述する。
第１絶縁体３５は、複数のコンタクトプラグ３２、複数の配線３３、および複数のパッド３４の間に設けられ、これら要素を互いに電気的に絶縁している。第１絶縁体３５は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）、シリコン酸化物（ＳｉＯ２）、またはシリコン窒化物（ＳｉＮ）などにより形成されている。
第２積層体４０は、第１積層体３０上に設けられている。第２積層体４０は、Ｚ方向で、第１積層体３０と第２基板６０との間に位置する。本実施形態では、第２基板６０と、第２積層体４０とにより、アレイチップ３が構成されている。第２積層体４０は、メモリセルアレイ４１、複数のコンタクトプラグ４２、複数の配線４３、複数のパッド４４、および第２絶縁体４５を含む。
メモリセルアレイ４１は、第２基板６０の下方に設けられている。メモリセルアレイ４１は、製造時に第２基板６０上に積層される（図８参照）。メモリセルアレイ４１は、複数の導電層５１と、複数のメモリピラーＰとを有する。複数の導電層５１および複数のメモリピラーＰの各々は、コンタクトプラグ４２に接続されている。
複数の導電層５１は、例えば、タングステン（Ｗ）または不純物がドープされたポリシリコン（Ｐｏｌｙ－Ｓｉ）により形成されている。複数の導電層５１は、第２絶縁体４５に含まれる層間絶縁膜４５ｂ（図２参照）を間に挟んでＺ方向に積層されている。複数の導電層５１のうち第１積層体３０側（－Ｚ方向側）の１つまたは２つの導電層５１は、ドレイン側選択ゲート線ＳＧＤとして機能する。複数の導電層５１のうち第２基板６０側（＋Ｚ方向側）の１つまたは２つの導電層５１は、ソース側選択ゲート線ＳＧＳとして機能する。複数の導電層５１のうちドレイン側選択ゲート線ＳＧＤとソース側選択ゲート線ＳＧＳとの間に位置した残りの導電層５１は、複数のワード線ＷＬとして機能する。
複数のメモリピラーＰは、Ｚ方向に延びており、ドレイン側選択ゲート線ＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲート線ＳＧＳを貫通している。複数のワード線ＷＬと複数のメモリピラーＰとの交差部分の各々には、メモリセルＭＣが形成されている。これにより、複数のメモリセルＭＣは、Ｘ方向、Ｙ方向、およびＺ方向に間隔を空けて３次元状に配置されている。メモリセルＭＣについては、詳しく後述する。
コンタクトプラグ４２、配線４３、およびパッド４４は、メモリセルアレイ４１または後述する外部接続パッド７１と第１積層体３０とを電気的に接続する。コンタクトプラグ４２、配線４３、およびパッド４４は、銅またはアルミニウムのような導電材料により形成されている。コンタクトプラグ４２は、Ｚ方向に延びており、第２積層体４０内の異なる層間を電気的に繋ぐ配線である。配線４３は、Ｘ方向またはＹ方向に延びた配線である。
パッド４４は、第２積層体４０に設けられた接続用の電極である。パッド４４は、第２積層体４０の内部に設けられた内部パッドと、第２積層体４０の表面（貼合面Ｓ）に露出した接合パッド４８とを含む。第１積層体３０と第２積層体４０とが積層された状態では、第２積層体４０の接合パッド４８は、第１積層体３０の接合パッド３８上に設けられ、第１積層体３０の接合パッド３８と接合されている。接合パッド４８は、「第２パッド」の一例である。複数の配線４３のなかで接合パッド４８に接続された配線４７は、「第２配線」の一例である。接合パッド４８については、詳しく後述する。
第２絶縁体４５は、複数のコンタクトプラグ４２、複数の配線４３、および複数のパッド４４の間に設けられ、これら要素を互いに電気的に絶縁している。第２絶縁体４５は、例えば、ＴＥＯＳ、シリコン酸化物、またはシリコン窒化物などにより形成されている。
第２基板６０は、第２積層体４０の上方に設けられている。第２基板６０は、Ｚ方向で、第１基板１０から離れて位置する。第２基板６０は、アレイチップ３に含まれる基板である。第２基板６０は、例えば、シリコン基板である。第２基板６０には、メモリセルアレイ４１のソースラインとして機能する導電領域が設けられている。第２基板６０は、メモリセルアレイ４１に面する第１面６０ａと、第１面６０ａとは反対側に位置した第２面６０ｂとを有する。第２面６０ｂには、外部接続パッド７１が設けられている。外部接続パッド７１は、不図示の外部接続端子（例えば半田ボール）が設けられ、当該外部接続端子を介して半導体記憶装置１の外部と電気的に接続される。
絶縁層７２は、第２基板６０上に設けられている。絶縁層７３は、絶縁層７２上に設けられている。絶縁層７２，７３は、積層体２０を保護するパッシベーション膜である。絶縁層７２は、例えばシリコン酸化膜である。絶縁層７３は、例えばポリイミド膜である。
図２は、メモリセルアレイ４１のメモリピラーＰの近傍を示す断面図である。図２に示すように、複数のワード線ＷＬは、層間絶縁膜４５ｂを間に挟んでＺ方向に積層されている。複数のワード線ＷＬは、Ｘ方向に延びている。メモリセルアレイ４１は、メモリピラーＰが設けられるメモリホールＭＨを有する。メモリピラーＰは、メモリホールＭＨの内部をＺ方向に延びており、複数のワード線ＷＬを貫通している。
メモリピラーＰは、Ｚ方向から見た場合、例えば円状または楕円状である。メモリピラーＰは、内側から順に、コア絶縁体５２、半導体ボディ５３、およびメモリ膜５４を有する。
コア絶縁体５２は、Ｚ方向に延びた柱状体である。コア絶縁体５２は、例えばシリコン酸化物を含む。コア絶縁体５２は、半導体ボディ５３の内側にある。
半導体ボディ５３は、Ｚ方向に延びており、チャネルとして機能する。半導体ボディ５３は、第２基板６０のソースラインとして機能する導電領域に接続されている。半導体ボディ５３は、コア絶縁体５２の外周面を覆う。半導体ボディ５３は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。
メモリ膜５４は、Ｚ方向に延びている。メモリ膜５４は、半導体ボディ５３の外周面を覆う。メモリ膜５４は、メモリホールＭＨの内面と半導体ボディ５３の外側面との間に位置する。メモリ膜５４は、例えば、トンネル絶縁膜５５と、電荷蓄積膜５６とを含む。
トンネル絶縁膜５５は、電荷蓄積膜５６と半導体ボディ５３との間に位置する。トンネル絶縁膜５５は、例えば、シリコン酸化物、またはシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜５５は、半導体ボディ５３と電荷蓄積膜５６との間の電位障壁である。
電荷蓄積膜５６は、ワード線ＷＬおよび層間絶縁膜４５ｂの各々とトンネル絶縁膜５５との間に設けられている。電荷蓄積膜５６は、例えばシリコン窒化物を含む。電荷蓄積膜５６とワード線ＷＬとの交差部分は、メモリセルＭＣとして機能する。メモリセルＭＣは、電荷蓄積膜５６とワード線ＷＬとの交差部分（電荷蓄積部）内の電荷の有無、又は、蓄積された電荷量によって、データを保持する。電荷蓄積部は、ワード線ＷＬと半導体ボディ５３との間にあり、周りを絶縁材料で囲まれている。
ワード線ＷＬと層間絶縁膜４５ｂとの間、及び、ワード線ＷＬとメモリ膜５４との間には、ブロック絶縁膜５７およびバリア膜５８が設けられてもよい。ブロック絶縁膜５７は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからメモリ膜５４への電荷が戻る現象である。ブロック絶縁膜５７は、例えば、シリコン酸化膜、金属酸化物膜、または複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。バリア膜５８は、例えば、窒化チタン膜、または窒化チタンとチタンとの積層構造膜である。
層間絶縁膜４５ｂと電荷蓄積膜５６との間にはカバー絶縁膜５９が設けられてもよい。カバー絶縁膜５９は、例えばシリコン酸化物を含む。カバー絶縁膜５９は、加工時に電荷蓄積膜５６をエッチングから保護する。カバー絶縁膜５９は、無くてもよいし、導電層５１と電荷蓄積膜５６との間に一部残して、ブロック絶縁膜として用いられてもよい。
＜２．接合パッドの構成＞
次に、接合パッド３８，４８の構成について説明する。
図３は、複数の接合パッド３８，４８を示す断面図である。図３に示すように、第１積層体３０の配線３７は、互いに電気的に独立した配線３７Ａ，３７Ｂ，３７Ｃを含む。Ｘ方向およびＹ方向において、配線３７Ａ，３７Ｂ，３７Ｃの間には、第１絶縁体３５が設けられている。これにより、配線３７Ａ，３７Ｂ，３７Ｃは、互いに電気的に絶縁されている。配線３７Ａ，３７Ｂ，３７Ｃは、互いに異なる電位になり得る。以下では、配線３７Ａ，３７Ｂ，３７Ｃを互いに区別しない場合は、「配線３７」と称する。
第１積層体３０の接合パッド３８は、配線３７Ａに接続された接合パッド３８Ｂと、配線３７Ｂに接続された接合パッド３８Ｂと、配線３７Ｃに接続された接合パッド３８Ｃとを含む。Ｘ方向およびＹ方向において、接合パッド３８Ａ，３８Ｂ，３８Ｃの間には、第１絶縁体３５が設けられている。接合パッド３８Ａ，３８Ｂ，３８Ｃは、互いに異なる電位になり得る。以下では、接合パッド３８Ａ，３８Ｂ，３８Ｃを互いに区別しない場合は、「接合パッド３８」と称する。
本実施形態では、接合パッド３８Ａ，３８Ｂ，３８Ｃの各々は、Ｘ方向とＹ方向とのうち少なくとも一方で互いに離れた複数の電極部８１を有する。ここで説明する一例では、接合パッド３８Ａ，３８Ｂ，３８Ｃの各々は、Ｘ方向およびＹ方向のそれぞれで互いに離れた複数の電極部８１を有する（図４参照）。Ｘ方向およびＹ方向において、複数の電極部８１の間には、第１絶縁体３５が設けられている。言い換えると、Ｚ方向で見た場合、貼合面Ｓにおいて複数の電極部８１の間には、第１絶縁体３５が設けられている。電極部８１は、「第１電極部」の一例である。
複数の電極部８１は、互いに独立して、それぞれ配線３７に接続されている。すなわち、同じ接合パッド３８に含まれる複数の電極部８１は、同じ配線３７に接続されている。同じ接合パッド３８に含まれる複数の電極部８１は、同一の電位になる。図３に示す例では、接合パッド３８Ａに含まれる複数の電極部８１は、配線３７Ａに接続されている。接合パッド３８Ｂに含まれる複数の電極部８１は、配線３７Ｂに接続されている。接合パッド３８Ｃに含まれる複数の電極部８１は、配線３７Ｃに接続されている。
同様に、第２積層体４０の配線４７は、互いに電気的に独立した配線４７Ａ，４７Ｂ，４７Ｃを含む。Ｘ方向およびＹ方向において、配線４７Ａ，４７Ｂ，４７Ｃの間には、第２絶縁体４５が設けられている。これにより、配線４７Ａ，４７Ｂ，４７Ｃは、互いに電気的に絶縁されている。配線４７Ａ，４７Ｂ，４７Ｃは、互いに異なる電位になり得る。以下では、配線４７Ａ，４７Ｂ，４７Ｃを互いに区別しない場合は、「配線４７」と称する。
第２積層体４０の接合パッド４８は、配線４７Ａに接続された接合パッド４８Ａと、配線４７Ｂに接続された接合パッド４８Ｂと、配線４７Ｃに接続された接合パッド４８Ｃとを含む。Ｘ方向およびＹ方向において、接合パッド４８Ａ，４８Ｂ，４８Ｃの間には、第２絶縁体４５が設けられている。接合パッド４８Ａ，４８Ｂ，４８Ｃは、互いに異なる電位になり得る。以下では、接合パッド４８Ａ，４８Ｂ，４８Ｃを互いに区別しない場合は、「接合パッド４８」と称する。
本実施形態では、接合パッド４８Ａ，４８Ｂ，４８Ｃの各々は、第１積層体３０の接合パッド３８Ａ，３８Ｂ，３８Ｃと同様に、Ｘ方向とＹ方向とのうち少なくとも一方で互いに離れた複数の電極部８２を有する。ここで説明する一例では、接合パッド４８Ａ，４８Ｂ，４８Ｃの各々は、Ｘ方向およびＹ方向のそれぞれで互いに離れた複数の電極部８２を有する。Ｘ方向およびＹ方向において、複数の電極部８２の間には、第２絶縁体４５が設けられている。言い換えると、Ｚ方向で見た場合、貼合面Ｓにおいて複数の電極部８２の間には、第２絶縁体４５が設けられている。電極部８２は、「第２電極部」の一例である。
複数の電極部８２は、互いに独立して、それぞれ配線４７に接続されている。すなわち、同じ接合パッド４８に含まれる複数の電極部８２は、同じ配線４７に接続されている。同じ接合パッド４８に含まれる複数の電極部８２は、同一の電位になる。図３に示す例では、接合パッド４８Ａに含まれる複数の電極部８２は、配線４７Ａに接続されている。接合パッド４８Ｂに含まれる複数の電極部８２は、配線４７Ｂに接続されている。接合パッド４８Ｃに含まれる複数の電極部８２は、配線４７Ｃに接続されている。
第１積層体３０の接合パッド３８の複数の電極部８１と、第２積層体４０の接合パッド４８の複数の電極部８２とは、貼合面Ｓで互いに接合される。これにより、第１積層体３０の接合パッド３８と、第２積層体４０の接合パッド４８とが互いに接合される。図３に示す例では、第１積層体３０の接合パッド３８の複数の電極部８１と、第２積層体４０の接合パッド４８の複数の電極部８２は、互いに同じ態様で設けられている。「態様が同じ」とは、複数の電極部８１，８２の形状が同じであることを意味する。この場合、第１積層体３０の接合パッド３８の複数の電極部８１と、第２積層体４０の接合パッド４８の複数の電極部８２とは、１対１の対応関係で互いに接合される。
本実施形態では、第１積層体３０の接合パッド３８Ａの複数の電極部８１と、第２積層体４０の接合パッド４８Ａの複数の電極部８２とが互いに接合されることで、配線３７Ａと配線４７Ａとが電気的に接続される。同様に、第１積層体３０の接合パッド３８Ｂの複数の電極部８１と、第２積層体４０の接合パッド４８Ｂの複数の電極部８２とが互いに接合されることで、配線３７Ｂと配線４７Ｂとが電気的に接続される。第１積層体３０の接合パッド３８Ｃの複数の電極部８１と、第２積層体４０の接合パッド４８Ｃの複数の電極部８２とが互いに接合されることで、配線３７Ｃと配線４７Ｃとが電気的に接続される。
本実施形態では、接合パッド３８Ａ，３８Ｂ，３８Ｃ，４８Ａ，４８Ｂ，４８Ｃは、互いに同一の形状を有する。このため以下では、第１積層体３０の１つの接合パッド３８について詳しく説明する。第２積層体４０の接合パッド４８も以下に説明する構造と同一の構造を有する。
図４は、接合パッド３８を示す図である。図４は、第１積層体３０と第２積層体４０とが貼り合わされる前の状態の接合パッド３８を示す。本実施形態では、複数の電極部８１は、例えば、Ｘ方向およびＹ方向に分かれた３×３のマトリクス状に配置された９つの電極部８１を含む。すなわち、複数の電極部８１は、Ｘ方向で互いに離れ、等間隔で配置された複数の電極部８１を含む。同様に、複数の電極部８１は、Ｙ方向で互いに離れ、等間隔で配置された複数の電極部８１を含む。ただし、電極部８１の数および配置は、上記例に限定されない。
電極部８１は、例えば、Ｘ方向およびＹ方向に沿う四角形状である。図４に示す例では、Ｘ方向における電極部８１の幅Ｗ１と、Ｘ方向において隣り合う２つの電極部８１の間の距離Ｌ１は、同一である。同様に、Ｙ方向における電極部８１の幅Ｗ２と、Ｙ方向において隣り合う２つの電極部８１の間の距離Ｌ２は、同一である。隣り合う２つの電極部８１の間の距離Ｌ１，Ｌ２は、隣り合う２つの接合パッド３８の間の距離Ｌ３（図３参照）よりも小さい。
Ｚ方向から見て、１つの接合パッド３８に含まれる複数の電極部８１のうち接合パッド３８の中央部に対して最外部に位置した複数の電極部８１Ａの縁に沿って複数の電極部８１を一体に囲む仮想線ＩＬの内側領域を「パッド領域Ｒ」と定義する場合、パッド領域Ｒにおける複数の電極部８１の面積の合計は、パッド領域Ｒにおける第１絶縁体３５の面積よりも小さい。言い換えると、複数の電極部８１は、比較的大きなピッチで互いに離れて配置されている。
本実施形態では、各電極部８１は、電極本体９１と、接続部９２とを有する。電極本体９１は、貼合面Ｓ（図３参照）に露出し、第２積層体４０の接合パッド４８に接合されている。接続部９２は、電極本体９１と配線３７との間に位置し、電極本体９１と配線３７とを接続する。接続部９２は、電極本体９１と比べて細い。例えば、Ｘ方向における接続部９２の幅Ｗ４は、Ｘ方向における電極本体９１の幅Ｗ３よりも小さい。同様に、Ｙ方向における接続部９２の幅は、Ｙ方向における電極本体９１の幅よりも小さい。各電極部８１の電極本体９１は、対応する接続部９２を介して配線３７に接続されている。
別の観点では、各電極部８１は、導電部本体９５と、バリアメタル層９６とを有する。導電部本体９５は、各電極部８１の主部を形成している。バリアメタル層９６は、Ｘ方向およびＹ方向において、導電部本体９５と第１絶縁体３５との間に設けられている。バリアメタル層９６は、導電部本体９５に含まれる導電材料（例えば銅またはアルミニウム）が第１絶縁体３５に拡散されることを抑制する金属層である。導電部本体９５およびバリアメタル層９６の各々は、電極本体９１および接続部９２の両方に設けられている。
図４に示すように、各電極部８１の端部Ｅは、第１積層体３０と第２積層体４０とが貼り合わされる前の状態において、第１絶縁体３５の＋Ｚ方向側の表面３５ａに対して、＋Ｚ方向に突出している。各電極部８１の端部Ｅは、－Ｚ方向に椀状に窪んだ凹部ＲＳを有する。
以上、第１積層体３０の接合パッド３８について説明した。第２積層体４０の接合パッド４８は、上記説明において、「接合パッド３８」を「接合パッド４８」と読み替え、「配線３７」を「配線４７」と読み替え、「＋Ｚ方向」を「－Ｚ方向」と読み替え、「－Ｚ方向」を「＋Ｚ方向」と読み替えればよい。
図５は、第１積層体３０と第２積層体４０との貼り合わせ時における第１積層体３０の電極部８１および第２積層体４０の電極部８２の状態を示す断面図である。本実施形態では、第１積層体３０と第２積層体４０とを貼り合わせる際に、第１積層体３０および第２積層体４０が加熱されるとともに、第２積層体４０が第１積層体３０に向けて押圧される。すなわち、第１積層体３０の電極部８１と第２積層体４０の電極部８２とが互いに当接した状態で、第２積層体４０が第１積層体３０に向けて押圧される。
これにより、第１積層体３０の電極部８１および第２積層体４０の電極部８２がそれぞれ変形する。すなわち、第１積層体３０の電極部８１は、第１絶縁体３５の表面３５ａから突出しない状態に変形する。さらに、第１積層体３０の電極部８１の端部Ｅの凹部ＲＳは、埋められて無くなる（または小さくなる）。同様に、第２積層体４０の電極部８２は、第２絶縁体４５の表面４５ａから突出しない状態に変形する。さらに、第２積層体４０の電極部８２の端部の凹部ＲＳは、埋められて無くなる（または小さくなる）。
＜３．半導体記憶装置の製造方法＞
次に、半導体記憶装置１の製造方法について説明する。
図６から図９は、半導体記憶装置１の製造方法を示す断面図である。
図６は、回路チップ２の製造段階を示す。回路チップ２は、回路ウェハＣＷの一部として製造される。回路ウェハＣＷは、複数の回路チップ２を含む。回路ウェハＣＷは、第１基板１０上に、第１積層体３０を形成することで得られる。第１積層体３０は、トランジスタ３１、コンタクトプラグ３２、配線３３、パッド３４、および第１絶縁体３５を含む。これらは、階層ごとに形成される。回路ウェハＣＷは、これらの各層の成膜、フォトリソグラフィーなどによる加工を繰り返すことで形成される。接合パッド３８以外の成膜方法および加工方法は、公知の方法を用いることができる。回路ウェハＣＷの第１基板１０とは反対側の貼合面Ｓ１には、複数の接合パッド３８が露出する。これにより、回路ウェハＣＷが完成する。
ここで、接合パッド３８の形成方法を詳しく説明する。
図７は、接合パッド３８の製造段階の詳細を示す。まず、図７中の（ａ）に示すように、配線３７上に第１絶縁体３５の一部が設けられる。配線３７上に設けられる第１絶縁体３５は、例えばシリコン酸化物（ＳｉＯ２）により形成される。
次に、第１絶縁体３５上に保護層１０１が設けられる。保護層１０１は、第１絶縁体３５とは異なる材料で形成される。保護層１０１は、例えばシリコン窒化物（ＳｉＮ）により形成される。保護層１０１の厚さＴ１は、例えば、化学機械研磨のディッシングによる凹部ＲＳの窪み量Ｋ（図７中の（ｃ）参照）よりも大きくなるように設定される。例えば、保護層１０１の厚さＴ１（例えばＺ方向の厚さ）は、バリアメタル層９６の厚さＴ２（例えばＸ方向の厚さ）よりも大きい。
次に、図７中の（ｂ）に示すように、写真食刻工程（Photo Engraving Process：ＰＥＰ）によりレジストパターンを形成し、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により保護層１０１および第１絶縁体３５をエッチングする。これにより、複数の電極部８１が後工程で設けられる位置に複数の穴１０２が形成される。
次に、図７中の（ｃ）に示すように、穴１０２の内面にバリアメタル層９６の元になる導電層１０３ａを形成する。その後、穴１０２の内部に導電材料（例えば銅またはアルミニウムのような金属材料）を埋め込むことで導電部本体９５の元になる導電部１０３ｂが形成される。これにより、穴１０２を埋める導電部１０３が形成される。導電部１０３は、複数の電極部８１の元となる導電部である。
次に、保護層１０１をストップレイヤーとして化学機械研磨（Chemical Mechanical. Polisher：ＣＭＰ）により導電部１０３の平坦化が行われる。ＣＭＰは、例えば、保護層１０１の表面を検知することで研磨を終了させるエンドポイントモードにより行われる。これにより、導電部１０３から複数の電極部８１が形成される。このとき、各電極部８１の上端部の表面には、ディッシング（Dishing）による凹部ＲＳが形成される。
次に、図７中の（ｄ）に示すように、保護層１０１が除去される。保護層１０１がシリコン窒化物である場合、保護層１０１の除去は、例えばリン酸を用いることで行われる。これにより、第１絶縁体３５の表面３５ａが露出する。第１絶縁体３５の表面３５ａは、アレイチップ３に貼り合わされる貼合面Ｓ１を形成する。各電極部８１の上端部である端部Ｅは、第１絶縁体３５の表面３５ａ（貼合面Ｓ１）から上方に突出している。これにより、接合パッド３８が完成する。
図８は、アレイチップ３の製造段階を示す。アレイチップ３は、アレイウェハＡＷの一部として製造される。アレイウェハＡＷは、複数のアレイチップ３を含む。図８に示すアレイウェハＡＷは、回路ウェハＣＷと貼り合わせる前の状態であり、図１に示すアレイチップ３に対して上下反転している。
アレイウェハＡＷは、第２基板６０上に、第２積層体４０を形成することで得られる。第２積層体４０は、メモリセルアレイ４１、コンタクトプラグ４２、配線４３、パッド４４、および第２絶縁体４５を含む。これらは、階層ごとに形成される。アレイウェハＡＷは、これらの各層の成膜、フォトリソグラフィーなどによる加工を繰り返すことで形成される。接合パッド４８以外の成膜方法および加工方法は、公知の方法を用いることができる。アレイウェハＡＷの第２基板６０とは反対側の貼合面Ｓ２には、複数の接合パッド４８が露出する。接合パッド４８の形成方法は、例えば、図７を参照して説明した接合パッド３８の形成方法と同一である。これにより、回路ウェハＣＷが完成する。
図９は、回路ウェハＣＷとアレイウェハＡＷとの貼り合わせ段階を示す。具体的には、回路ウェハＣＷおよびアレイウェハＡＷを加熱するとともに、回路ウェハＣＷの貼合面Ｓ１とアレイウェハＡＷの貼合面Ｓ２とを向かい合わせにして（すなわち、第１積層体３０の接合パッド３８と第２積層体４０の接合パッド４８とを向か合わせにして）、機械的圧力により回路ウェハＣＷとアレイウェハＡＷとを貼り合わせる。これにより第１絶縁体３５と第２絶縁体４５とが接着される。
このとき、図５を参照して上述したように、回路ウェハＣＷの接合パッド３８とアレイウェハＡＷの接合パッド４８は、接合パッド３８の電極部８１の端部Ｅが第１絶縁体３５の表面３５ａから突出し、且つ、接合パッド４８の電極部８２の端部Ｅが第２絶縁体４５の表面４５ａから突出した状態で、互いに当接する。そして、機械的圧力により、互いに当接した接合パッド３８の電極部８１および接合パッド４８の電極部８２が変形し、前工程でディッシングにより電極部８１，８２に形成された凹部ＲＳが埋められて無くなる（または小さくなる）。
次に、アレイウェハＡＷおよび回路ウェハＣＷが４００℃でアニールされる。これにより接合パッド３８の電極部８１と接合パッド４８の電極部８２とが接合される。これにより、回路ウェハＣＷとアレイウェハＡＷとが貼り合わされた貼合体１１１が形成される。
次に、第２基板６０が薄型化される。第２基板６０の薄型化は、例えばＣＭＰにより行われる。次に、公知の方法により、第２基板６０に対して外部接続パッド７１および絶縁層７２，７３が設けられる。そして、不図示のダイシングラインに沿って貼合体１１１が切断される。これにより、貼合体１１１が複数のチップ（半導体記憶装置１）に分断される。これにより、半導体記憶装置１が得られる。
＜４．利点＞
比較のため、接合パッドが比較的大きな１つの電極部により構成された場合について考える。このような比較例の構成では、ＣＭＰまたは別の理由により接合パッドの端部に大きなディッシングが生じると、貼り合わされる２つの接合パッドの間に空間が残る場合がある。この場合、２つの接合パッドの接合面にボイド(Void)が形成されることになる。この場合、接合パッドの電気抵抗が高くなる。
さらに、このボイドは、室温によるストレスマイグレーションによって、接合パッドと配線との接続部に移動する（凝集する）場合がある。この場合、接合パッドと配線との間が断線状態になる可能性がある。一方で、２つの接合パッドをより確実に接合するため熱膨張を大きくするようにアニール温度を上昇させると、バリアメタル層に含まれる金属が絶縁体の内部に拡散し、バリアメタル層によるバリア性が低下する可能性がある。
一方で、本実施形態では、接合パッド３８は、Ｘ方向で互いに離れそれぞれ配線３７に接続された複数の電極部８１を含む。複数の電極部８１の間には、第１絶縁体３５が設けられている。このような構成によれば、接合パッド３８が複数の小さな電極部８１に分かれているため、各電極部８１で大きなディッシングが生じにくく、凹部ＲＳの窪み量Ｋが小さくなる。このため、貼り合わされる２つの接合パッド３８，４８の間に空間が残りにくくなり、２つの接合パッドの接合面にボイドが生じにくくなる。その結果、接合パッド３８，４８の電気抵抗が高くなりにくい。これにより、半導体記憶装置１の電気的特性の向上を図ることができる。
また本実施形態では、複数の電極部８１は、互いに独立して、それぞれ配線３７に接続されている。このような構成によれば、接合パッド３８に作用する応力を複数の電極部８１で分散させることができる。これにより、ストレスマイグレーションによる断線の確率を減少させることができる。
本実施形態では、半導体記憶装置１の製造時において、第１絶縁体３５上に保護層１０１を設けられる。その後、保護層１０１をストップレイヤーとして化学機械研磨を行うことで複数の電極部８１が形成される。その後、保護層１０１が除去される。これにより、複数の電極部８１の端部Ｅを第１絶縁体３５から突出する。そして、複数の電極部８１の端部Ｅが第１絶縁体３５から突出した状態で、接合パッド３８の複数の電極部８１が接合パッド４８に当接させられる。このような構成によれば、電極部８１の端部Ｅが第１絶縁体３５から突出した状態で２つの接合パッド３８，４８が接合されるため、第１絶縁体３５から突出した電極部８１の端部Ｅによって、ディッシングにより形成された凹部ＲＳが埋められる。このため、貼り合わされる２つの接合パッド３８，４８の間に空間が残りにくくなり、２つの接合パッド３８，４８の接合面にボイドが生じにくくなる。これにより、半導体記憶装置１の電気的特性の向上を図ることができる。
さらに、保護層１０１をストップレイヤーとして化学機械研磨が行われる場合、保護層１０１が設けられていない場合と比べて、第１絶縁体３５の表面３５ａに対して高い位置にディッシングによる凹部ＲＳが形成される。すなわち、ディッシングが形成される界面が底上げされた状態で複数の電極部８１が形成される。このため、第１絶縁体３５の表面３５ａを基準として見た場合、電極部８１に大きなディッシングが生じにくく、凹部ＲＳの窪み量Ｋが小さくなる。このような理由によっても、貼り合わされる２つの接合パッド３８，４８の間に空間が残りにくくなり、２つの接合パッド３８，４８の接合面にボイドが生じにくくなる。これにより、半導体記憶装置１の電気的特性の向上を図ることができる。
本実施形態では、Ｚ方向から見て、複数の電極部８１のうち接合パッド３８の中央部に対して最外部に位置した複数の電極部８１Ａの縁に沿って複数の電極部８１を一体に囲む領域をパッド領域Ｒと定義する場合、パッド領域Ｒにおける複数の電極部８１の面積の合計は、パッド領域Ｒにおける第１絶縁体３５の面積よりも小さい。このような構成によれば、接合パッド３８が複数のより小さな電極部８１に分かれているため、各電極部８１で大きなディッシングがさらに生じにくくなる。これにより、半導体記憶装置１の電気的特性の向上を図ることができる。
本実施形態では、複数の電極部８１は、Ｘ方向で離れた複数の電極部８１と、Ｙ方向で離れた複数の電極部８１とを含む。このような構成によれば、接合パッド３８が複数の方向で小さな電極部８１に分かれているため、各電極部８１で大きなディッシングがさらに生じにくくなる。これにより、半導体記憶装置１の電気的特性の向上を図ることができる。
本実施形態では、複数の電極部８１の各々は、電極本体９１と、電極本体９１と配線３７との間に位置した接続部９２とを有する。Ｘ方向における接続部９２の幅Ｗ４は、Ｘ方向における電極本体９１の幅Ｗ３よりも小さい。このような構成によれば、接続部９２が細くなっていることでストレスマイグレーションによる断線が生じやすい構成であっても、複数の電極部８１が互いに独立してそれぞれ配線３７に接続されているため、ストレスマイグレーションによる断線の確率を減少させることができる。
＜５．変形例＞
以下、変形例について説明する。本変形例において以下に説明する以外の構成は、上述した実施形態の構成と同一である。
図１０は、変形例の半導体記憶装置１を示す断面図である。図１１は、図１０に示されたＦ１１線により囲まれた領域を拡大して示す断面図である。本変形例では、Ｘ方向における第１積層体３０の接合パッド３８の各電極部８１の幅Ｗ１Ａは、Ｘ方向における第２積層体４０の接合パッド４８の隣り合う２つの電極部８２の間に距離Ｌ１Ｂよりも大きい。同様に、Ｘ方向における第２積層体４０の接合パッド４８の各電極部８２の幅Ｗ１Ｂは、Ｘ方向における第１積層体３０の接合パッド３８の隣り合う２つの電極部８１の間に距離Ｌ１Ａよりも大きい。これは、Ｙ方向に関しても同様である。
本変形例では、第１積層体３０の接合パッド３８に対して第２積層体４０の接合パッド４８が位置ずれした場合でも、接合パッド３８の電極部８１の一部と接合パッド４８の電極部８２の一部とがＺ方向で確実に向き合い、接合パッド３８の電極部８１と接合パッド４８の電極部８２とが確実に接続される。これにより、半導体記憶装置１の電気的特性の向上を図ることができる。
＜６．実施例＞
以下、接合パッド３８，４８の電極部８１，８２の形状に関するいくつかの実施例を説明する。以下では、第１積層体３０の接合パッド３８の電極部８１の形状を代表して説明する。第２積層体４０の接合パッド４８の電極部８２の形状も同様である。なお、電極部８１，８２の形状は、以下で説明する実施例の内容に限定されない。
＜６．１ 第１実施例＞
図１２は、第１実施例の複数の電極部８１の形状を示す断面図である。第１実施例では、複数の電極部８１は、Ｘ方向およびＹ方向でそれぞれ離れたマトリクス状に配置されている。図１２に示す例では、８×８の６４個の電極部８１が設けられている。
＜６．２ 第２実施例＞
図１３は、第２実施例の複数の電極部８１の形状を断面図である。第２実施例では、接合パッド３８は、枠部１２１と、複数の第１直線部１２２と、複数の第２直線部１２３とを含む。複数の第１直線部１２２および複数の第２直線部１２３は、枠部１２１の内側に設けられている。複数の第１直線部１２２は、Ｘ方向に互いに離れ、それぞれＹ方向に延びている。Ｘ方向において複数の第１直線部１２２の間には、第１絶縁体３５が設けられている。一方で、複数の第２直線部１２３は、Ｙ方向に互いに離れ、それぞれＸ方向に延びている。Ｙ方向において複数の第２直線部１２３の間には、第１絶縁体３５が設けられている。複数の第１直線部１２２と複数の第２直線部１２３は互いに交差している。
本実施例では、複数の第１直線部１２２により、Ｘ方向に互いに離れた複数の電極部８１が形成されている。同様に、複数の第２直線部１２３により、Ｙ方向に互いに離れた複数の電極部８１が形成されている。本明細書で「互いに離れ」とは、第１実施例のように完全に独立している場合に限定されず、別部分（例えば枠部１２１）を介して互いに接続されている場合も含む。
第２実施例では、第１直線部１２２は、当該第１直線部１２２の延伸方向（Ｙ方向）において、複数の第２直線部１２３のうち少なくとも２つ以上の第２直線部１２３に亘る（跨る）長さを有する。このような構成によれば、接合パッド３８と接合パッド４８との間にＹ方向の位置ずれが生じた場合でも、接合パッド３８と接合パッド４８とはより確実に接続されることができる。同様に、第２直線部１２３は、当該第２直線部１２３の延伸方向（Ｘ方向）において、複数の第１直線部１２２のうち少なくとも２つ以上の第１直線部１２２に亘る（跨る）長さを有する。このような構成によれば、接合パッド３８と接合パッド４８との間にＸ方向の位置ずれが生じた場合でも、接合パッド３８と接合パッド４８とはより確実に接続されることができる。
＜６．３ 第３実施例＞
図１４は、第３実施例の複数の電極部８１の形状を断面図である。第３実施例では、接合パッド３８は、複数の直線部１３１を含む。複数の直線部１３１は、Ｙ方向に互いに離れ、それぞれＸ方向に延びている。Ｙ方向において複数の直線部１３１の間には、第１絶縁体３５が設けられている。本実施例では、複数の直線部１３１により、Ｙ方向に互いに離れた複数の電極部８１が形成されている。このような構成によれば、接合パッド３８と接合パッド４８との間にＸ方向の位置ずれが生じた場合でも、接合パッド３８と接合パッド４８とはより確実に接続されやすい。
＜６．４ 第４実施例＞
図１５は、第４実施例の複数の電極部８１の形状を断面図である。第３実施例では、接合パッド３８は、複数の直線部１４１を含む。複数の直線部１４１は、Ｘ方向に互いに離れ、それぞれＹ方向に延びている。Ｘ方向において複数の直線部１４１の間には、第１絶縁体３５が設けられている。本実施例では、複数の直線部１４１により、Ｘ方向に互いに離れた複数の電極部８１が形成されている。このような構成によれば、接合パッド３８と接合パッド４８との間にＹ方向の位置ずれが生じた場合でも、接合パッド３８と接合パッド４８とはより確実に接続されやすい。
＜６．５ 第５実施例＞
図１６は、第５実施例の複数の電極部８１の形状を断面図である。第５実施例では、接合パッド３８は、枠部１５１と、複数の直線部１５２を含む。複数の直線部１５２は、枠部１５１の内側に設けられている。複数の直線部１５２は、Ｙ方向に互いに離れ、それぞれＸ方向に延びている。Ｙ方向において複数の直線部１５２の間には、第１絶縁体３５が設けられている。本実施例では、複数の直線部１５２により、Ｙ方向に互いに離れた複数の電極部８１が形成されている。
＜６．６ 第６実施例＞
図１７は、第６実施例の複数の電極部８１の形状を断面図である。第６実施例では、接合パッド３８は、枠部１６１と、複数の直線部１６２を含む。複数の直線部１６２は、枠部１６１の内側に設けられている。複数の直線部１６２は、Ｘ方向に互いに離れ、それぞれＹ方向に延びている。Ｘ方向において複数の直線部１６２の間には、第１絶縁体３５が設けられている。本実施例では、複数の直線部１６２により、Ｘ方向に互いに離れた複数の電極部８１が形成されている。
＜６．７ 第７実施例＞
図１８は、第７実施例の複数の電極部８１の形状を断面図である。第７実施例では、接合パッド３８は、複数の枠部１７１を含む。複数の枠部１７１は、互いに大きさが異なる相似形の環状であり、同心状に配置されている。Ｘ方向およびＹ方向において、複数の枠部１７１の間には、第１絶縁体３５が設けられている。本実施例では、複数の枠部１７１によって、それぞれ環状の複数の電極部８１が形成されている。別の観点でみると、複数の枠部１７１に含まれるＹ方向に沿う線状部１７１ａにより、Ｘ方向に互いに離れた複数の電極部８１が形成されている。同様に、複数の枠部１７１に含まれるＸ方向に沿う線状部１７１ｂにより、Ｙ方向に互いに離れた複数の電極部８１が形成されている。接合パッド３８がＹ方向に延びた部分とＸ方向に延びた部分の両方を含むと、接合パッド３８と接合パッド４８との間にＸ方向およびＹ方向のいずれの方向の位置ずれが生じた場合でも、接合パッド３８と接合パッド４８とはより確実に接続されやすい。
＜６．８ 第８実施例＞
図１９は、第８実施例の複数の電極部８１，８２の形状を断面図である。図１９中の（ａ）は、第１積層体３０の接合パッド３８の複数の電極部８１を示す。図１９中の（ｂ）は、第２積層体４０の接合パッド４８の複数の電極部８２を示す。
本実施例では、第１積層体３０の接合パッド３８の複数の電極部８１は、第１態様で設けられている。本実施例の第１態様は、例えば、第３実施例（図１４）と同一の態様である。一方で、第２積層体４０の接合パッド４８の複数の電極部８２は、上記第１態様とは異なる第２態様で設けられている。「態様が異なる」とは、複数の電極部８１，８２の形状が異なることを意味する。本実施例の第２態様は、例えば、第４実施例（図１５）と同一の態様である。
図１９中の（ｃ）は、接合パッド３８の複数の電極部８１と、接合パッド４８の複数の電極部８２とが重ねられた（貼り合わされた）状態を示す。図１９に示す例では、接合パッド３８の複数の電極部８１が互いに離れる方向（Ｙ方向）と、接合パッド４８の複数の電極部８２が互いに離れる方向（Ｘ方向）とが異なる。
接合パッド３８の各電極部８１の少なくとも一部は、接合パッド４８の複数の電極部８２が互いに離れる方向（Ｘ方向）において、２つ以上の電極部８２に亘る（跨る）直線状に延びている。一方で、接合パッド４８の各電極部８２の少なくとも一部は、接合パッド３８の複数の電極部８１が互いに離れる方向（Ｙ方向）において、２つ以上の電極部８１に亘る（跨る）直線状に延びている。このような構成によれば、接合パッド３８と接合パッド４８との間にＸ方向およびＹ方向のいずれの方向で位置ずれが生じた場合でも、接合パッド３８と接合パッド４８とはより確実に接続される。
＜６．９ 第９実施例＞
図２０は、第９実施例の複数の電極部８１，８２の形状を断面図である。図２０中の（ａ）は、第１積層体３０の接合パッド３８の複数の電極部８１を示す。図２０中の（ｂ）は、第２積層体４０の接合パッド４８の複数の電極部８２を示す。
本実施例では、第１積層体３０の接合パッド３８の複数の電極部８１は、第１態様で設けられている。本実施例の第１態様は、例えば、第１実施例（図１２）と同一の態様である。一方で、第２積層体４０の接合パッド４８の複数の電極部８２は、上記第１態様とは異なる第２態様で設けられている。本実施例の第２態様は、例えば、第７実施例（図１８）と同一の態様である。
図２０中の（ｃ）は、接合パッド３８の複数の電極部８１と、接合パッド４８の複数の電極部８２とが重ねられた（貼り合わされた）状態を示す。図２０に示す例では、接合パッド３８の複数の電極部８１は、Ｘ方向およびＹ方向に互いに離れている。一方で、接合パッド４８の各電極部８２の少なくとも一部（例えば線状部１７１ｂ）は、接合パッド３８の複数の電極部８１が互いに離れる方向（Ｘ方向）において、２つ以上の電極部８１に亘る（跨る）直線状に延びている。接合パッド４８の各電極部８２の少なくとも一部（例えば線状部１７１ａ）は、接合パッド３８の複数の電極部８１が互いに離れる方向（Ｙ方向）において、２つ以上の電極部８１に亘る（跨る）直線状に延びている。このような構成によれば、接合パッド３８と接合パッド４８との間にＸ方向およびＹ方向のいずれの方向で位置ずれが生じた場合でも、接合パッド３８と接合パッド４８とはより確実に接続されることができる。
以上、実施形態、変形例、およびいくつかの実施例について説明した。ただし、実施形態や変形例、実施例は、上述した例に限定されない。例えば、上記第１から第７の実施例のうち任意の１つの実施例の接合パッド３８の電極部８１と、上記第１から第７の実施例のうち任意の別の１つの実施例の接合パッド４８の電極部８２とが接合されてもよい。上述した全ての説明において、接合パッド３８および接合パッド４８の形状は逆でもよい。上述した実施形態では、接合パッド３８が複数の電極部８１に分かれるとともに、接合パッド４８が複数の電極部８２に分かれている。これに代えて、接合パッド３８が複数の電極部８１に分かれるとともに、接合パッド４８が１つの大きなパッドであってもよいし、接合パッド４８が複数の電極部８２に分かれるとともに、接合パッド３８が１つの大きなパッドであってもよい。
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、第１積層体と、第２積層体とを持つ。第１積層体は、第１配線と、第１配線に接続された第１パッドと、第１絶縁体とを含む。第２積層体は、第２配線と、第２配線に接続された第２パッドと、第２絶縁体とを含む。第１パッドは、互いに離れそれぞれ第１配線に接続された複数の第１電極部を含む。複数の第１電極部の間には、第１絶縁体が設けられている。複数の第１電極部は、第２パッドに接合されている。このような構成によれば、電気的特性の向上を図ることができる半導体記憶装置および半導体記憶装置の製造方法を提供することである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、１０…第１基板、３０…第１積層体、３５…第１絶縁体、３７…配線（第１配線）、３８…接合パッド（第１パッド）、４０…第２積層体、４５…第２絶縁体、４７…配線（第２配線）、４８…接合パッド（第２パッド）、８１…電極部（第１電極部）、８２…電極部（第２電極部）、１０１…保護層、Ｒ…パッド領域。

Claims (6)

  1. 第１基板と、
    前記第１基板の厚さ方向である第１方向で前記第１基板から離れた第２基板と、
    前記第１基板と前記第２基板との間に設けられ、第１配線と、前記第１配線に接続された第１パッドと、第１絶縁体とを含む第１積層体と、
    前記第１積層体と前記第２基板との間に設けられ、第２配線と、前記第２配線に接続された第２パッドと、第２絶縁体とを含む第２積層体と、
    を備え、
    前記第１パッドは、
    枠部と、
    前記枠部の内側に設けられ、前記第１方向とは交差した第２方向で互いに離れ、それぞれ前記第１方向および前記第２方向とは交差した第３方向に直線状に延びて前記枠部に接続された複数の第１直線部と、
    前記枠部の内側に設けられ、前記第３方向で互いに離れ、それぞれ前記第２方向に直線状に延びて、前記複数の第１直線部と交わるとともに、前記枠部に接続された複数の第２直線部と、
    を含み、
    前記複数の第１直線部の間および前記複数の第２直線部の間には、前記第１絶縁体が設けられ、
    前記複数の第１直線部および前記複数の第２直線部は、前記第２パッドに接合されている、
    半導体記憶装置。
  2. 前記第２パッドは、前記第２方向または前記第３方向で互いに離れそれぞれ前記第２配線に接続された複数の第２電極部を含み、
    前記複数の第２電極部の間には、前記第２絶縁体が設けられ、
    前記複数の第２電極部は、前記複数の第１直線部および前記複数の第２直線部に接合されている、
    請求項１に記載の半導体記憶装置。
  3. 前記第１方向から見て、前記枠部に沿って前記枠部を囲む領域をパッド領域と定義する場合、前記パッド領域における前記複数の第１直線部の間および前記複数の第２直線部の面積の合計は、前記パッド領域における前記第１絶縁体の面積よりも小さい、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記第２パッドは、前記第２方向および前記第３方向で互いに離れる複数の電極部を含み、
    前記第１パッドの前記複数の第１直線部および前記複数の第２直線部は、前記第２パッドの前記複数の電極部に接合されている、
    請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
  5. 前記第２パッドは、同心状の環状である複数の電極部を含み、
    前記第１パッドの前記複数の第１直線部および前記複数の第２直線部は、前記第２パッドの前記複数の電極部に接合されている、
    請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
  6. 第１基板上に、第１配線と、前記第１配線に接続された第１パッドと、第１絶縁体とを含む第１積層体を形成し、
    第２基板上に、第２配線と、前記第２配線に接続された第２パッドと、第２絶縁体とを含む第２積層体を形成し、
    前記第１パッドと前記第２パッドとを向かい合わせにして前記第１積層体と前記第２積層体とを貼り合わせ、前記第１パッドと前記第２パッドとを接合し、
    前記第１パッドは、
    枠部と、
    前記枠部の内側に設けられ、前記第１基板の厚さ方向である第１方向とは交差した第２方向で互いに離れ、それぞれ前記第１方向および前記第２方向とは交差した第３方向に直線状に延びて前記枠部に接続された複数の第１直線部と、
    前記枠部の内側に設けられ、前記第３方向で互いに離れ、それぞれ前記第２方向に直線状に延びて、前記複数の第１直線部と交わるとともに、前記枠部に接続された複数の第２直線部と、
    を含み、
    前記複数の第１直線部の間および前記複数の第２直線部の間には、前記第１絶縁体が設けられ、
    前記複数の第１直線部および前記複数の第２直線部は、前記第２パッドに接合される、
    半導体記憶装置の製造方法。
JP2021042688A 2021-03-16 2021-03-16 半導体記憶装置および半導体記憶装置の製造方法 Active JP7631049B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021042688A JP7631049B2 (ja) 2021-03-16 2021-03-16 半導体記憶装置および半導体記憶装置の製造方法
TW110125808A TWI849321B (zh) 2021-03-16 2021-07-14 半導體記憶裝置及半導體記憶裝置之製造方法
CN202110911950.XA CN115084156A (zh) 2021-03-16 2021-08-10 半导体存储装置以及半导体存储装置的制造方法
US17/462,613 US12211812B2 (en) 2021-03-16 2021-08-31 Semiconductor storage device and method for fabricating semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021042688A JP7631049B2 (ja) 2021-03-16 2021-03-16 半導体記憶装置および半導体記憶装置の製造方法

Publications (2)

Publication Number Publication Date
JP2022142498A JP2022142498A (ja) 2022-09-30
JP7631049B2 true JP7631049B2 (ja) 2025-02-18

Family

ID=83245649

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021042688A Active JP7631049B2 (ja) 2021-03-16 2021-03-16 半導体記憶装置および半導体記憶装置の製造方法

Country Status (4)

Country Link
US (1) US12211812B2 (ja)
JP (1) JP7631049B2 (ja)
CN (1) CN115084156A (ja)
TW (1) TWI849321B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7583173B2 (ja) * 2021-07-01 2024-11-13 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造及び半導体構造の製造方法
US12322715B2 (en) * 2022-01-28 2025-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated chip structure having slotted bond pad in stacked wafer structure

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044195A (ja) 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005538544A (ja) 2002-09-04 2005-12-15 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 埋め込み金属インターコネクタの製造方法
JP2010103533A (ja) 2008-10-21 2010-05-06 Taiwan Semiconductor Manufacturing Co Ltd ディッシング効果を低減する接合パッドの設計
JP2011198796A (ja) 2010-03-17 2011-10-06 Fujitsu Ltd 半導体装置及びその製造方法
WO2012161044A1 (ja) 2011-05-24 2012-11-29 ソニー株式会社 半導体装置
JP2013118271A (ja) 2011-12-02 2013-06-13 Renesas Electronics Corp 半導体装置およびその製造方法
JP2015115446A (ja) 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
JP2019160833A (ja) 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
JP2020017668A (ja) 2018-07-26 2020-01-30 キオクシア株式会社 半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069082A (en) 1998-10-13 2000-05-30 Chartered Semiconductor Manufacturing Ltd. Method to prevent dishing in damascene CMP process
EP1970952A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5407660B2 (ja) 2009-08-26 2014-02-05 ソニー株式会社 半導体装置の製造方法
US9437572B2 (en) 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
TWI837879B (zh) * 2016-12-29 2024-04-01 美商艾德亞半導體接合科技有限公司 具有整合式被動構件的接合結構
KR102650996B1 (ko) * 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
US11380614B2 (en) * 2018-12-26 2022-07-05 AP Memory Technology Corp. Circuit assembly
JP2020141100A (ja) * 2019-03-01 2020-09-03 キオクシア株式会社 半導体装置およびその製造方法
CN112466350B (zh) * 2019-06-28 2023-05-12 长江存储科技有限责任公司 一种三维3d存储器件以及用于操作三维3d存储器件上的数据处理单元的系统及方法
JP2021034560A (ja) * 2019-08-23 2021-03-01 キオクシア株式会社 半導体装置およびその製造方法
JP2021048249A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法
US11444039B2 (en) * 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
JP2022041052A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体装置およびその製造方法
JP2022044428A (ja) * 2020-09-07 2022-03-17 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2022050185A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044195A (ja) 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005538544A (ja) 2002-09-04 2005-12-15 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 埋め込み金属インターコネクタの製造方法
JP2010103533A (ja) 2008-10-21 2010-05-06 Taiwan Semiconductor Manufacturing Co Ltd ディッシング効果を低減する接合パッドの設計
JP2011198796A (ja) 2010-03-17 2011-10-06 Fujitsu Ltd 半導体装置及びその製造方法
WO2012161044A1 (ja) 2011-05-24 2012-11-29 ソニー株式会社 半導体装置
JP2013118271A (ja) 2011-12-02 2013-06-13 Renesas Electronics Corp 半導体装置およびその製造方法
JP2015115446A (ja) 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
JP2019160833A (ja) 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
JP2020017668A (ja) 2018-07-26 2020-01-30 キオクシア株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN115084156A (zh) 2022-09-20
JP2022142498A (ja) 2022-09-30
TW202238963A (zh) 2022-10-01
US20220302056A1 (en) 2022-09-22
US12211812B2 (en) 2025-01-28
TWI849321B (zh) 2024-07-21

Similar Documents

Publication Publication Date Title
US20250132276A1 (en) Semiconductor device
TWI782794B (zh) 半導體裝置
US11063062B2 (en) Semiconductor device and method of manufacturing the same
JP7583561B2 (ja) 半導体装置およびその製造方法
US12040314B2 (en) Semiconductor device and manufacturing method thereof
US12068301B2 (en) Semiconductor device and method of manufacturing the same
TWI782400B (zh) 半導體裝置及其製造方法
TWI770794B (zh) 半導體記憶裝置及其製造方法
CN111668206A (zh) 半导体装置及其制造方法
TW202238919A (zh) 半導體裝置及其製造方法
TW202010107A (zh) 半導體裝置及其製造方法
JP2021150601A (ja) 半導体ウェハおよびその製造方法
JP7631049B2 (ja) 半導体記憶装置および半導体記憶装置の製造方法
TWI858315B (zh) 半導體裝置
TWI787952B (zh) 半導體裝置及半導體裝置的製造方法
US20250391443A1 (en) Semiconductor device and method of manufacturing the same
JP2024129670A (ja) 半導体装置およびその製造方法
TW202534903A (zh) 半導體裝置及其製造方法
TW202349471A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250205

R150 Certificate of patent or registration of utility model

Ref document number: 7631049

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150