JP2022013203A - 接合型半導体素子及び接合型半導体素子の製造方法 - Google Patents

接合型半導体素子及び接合型半導体素子の製造方法 Download PDF

Info

Publication number
JP2022013203A
JP2022013203A JP2020115608A JP2020115608A JP2022013203A JP 2022013203 A JP2022013203 A JP 2022013203A JP 2020115608 A JP2020115608 A JP 2020115608A JP 2020115608 A JP2020115608 A JP 2020115608A JP 2022013203 A JP2022013203 A JP 2022013203A
Authority
JP
Japan
Prior art keywords
layer
bonded
semiconductor device
epitaxial layer
radial pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020115608A
Other languages
English (en)
Other versions
JP7413941B2 (ja
Inventor
順也 石崎
Junya Ishizaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2020115608A priority Critical patent/JP7413941B2/ja
Priority to EP21834175.8A priority patent/EP4177971A4/en
Priority to US17/928,307 priority patent/US20230215976A1/en
Priority to PCT/JP2021/021656 priority patent/WO2022004293A1/ja
Priority to CN202180042491.4A priority patent/CN115917766A/zh
Priority to TW110122006A priority patent/TWI894292B/zh
Publication of JP2022013203A publication Critical patent/JP2022013203A/ja
Application granted granted Critical
Publication of JP7413941B2 publication Critical patent/JP7413941B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H10H20/82—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H10D30/4735—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material having delta-doped or planar-doped donor layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H10F71/127—The active layers comprising only Group III-V materials, e.g. GaAs or InP
    • H10F71/1272—The active layers comprising only Group III-V materials, e.g. GaAs or InP comprising at least three elements, e.g. GaAlAs or InGaAsP
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H10F71/127—The active layers comprising only Group III-V materials, e.g. GaAs or InP
    • H10F71/1276—The active layers comprising only Group III-V materials, e.g. GaAs or InP comprising growth substrates not made of Group III-V materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H10F71/139—Manufacture or treatment of devices covered by this subclass using temporary substrates
    • H10F71/1395—Manufacture or treatment of devices covered by this subclass using temporary substrates for thin-film devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/70—Surface textures, e.g. pyramid structures
    • H10F77/703—Surface textures, e.g. pyramid structures of the semiconductor bodies, e.g. textured active layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/70—Surface textures, e.g. pyramid structures
    • H10F77/707—Surface textures, e.g. pyramid structures of the substrates or of layers on substrates, e.g. textured ITO layer on a glass substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/018—Bonding of wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/852—Encapsulations
    • H10H20/854—Encapsulations characterised by their material, e.g. epoxy or silicone resins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/858—Means for heat extraction or cooling
    • H10H20/8582—Means for heat extraction or cooling characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H10P10/12—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates
    • H10P10/126—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates characterised by the composition of the bonding layer, e.g. dopant concentration or stoichiometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/872—Periodic patterns for optical field-shaping, e.g. photonic bandgap structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H10P10/12—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/64—Wet etching of semiconductor materials
    • H10P50/642—Chemical etching
    • H10P50/646—Chemical etching of Group III-V materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00—Cutting or separating of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/11—Separation of active layers from substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Photovoltaic Devices (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】温度の上昇・下降による剥離や破壊の発生を抑制できる接合型半導体素子、及び温度の上昇・下降による剥離や破壊の発生を抑制できる接合型半導体素子を製造できる製造方法を提供すること。【解決手段】エピタキシャル層と該エピタキシャル層とは異なる材料の支持基板とが接合された接合型半導体素子であって、前記エピタキシャル層及び前記支持基板の何れか一方が、接合面に任意の点を中心として放射状に広がっている凹部または凸部からなる放射状パターンを有するものであることを特徴とする接合型半導体素子。【選択図】図２

Description

本発明は、接合型半導体素子及び接合型半導体素子の製造方法に関する。
化合物半導体の持つ特性と他の機能性基板とを接合することにより得られる新規機能性基板としての接合型半導体素子が各種提案されている。
ＩｏＴ用センサーでは、駆動基板を有するシリコン基板上に、受電源として太陽電池（ＰＶ）を、信号受信部としてフォトダイオード（ＰＤ）を、信号発信部としてレーザーダイオード（ＬＤ）や発光ダイオード（ＬＥＤ）を実装して、機能性チップが実現できる。
発光ダイオードにおいては、シリコン基板に金属接合で発光層を接合したＬＥＤが、あるいは透明なサファイア基板に透明接着剤で発光層を接合したＬＥＤが提案されている。
いずれの構造においても、線膨脹係数や屈折率など、異なる物性を有する材料同士を接合し、実現している特徴がある。
異種材料同士を接合する技術では接合材そのものが着目されてきた。接合後のデバイスではパッケージを行う必要があり、パッケージプロセス、あるいはパッケージ後の動作過程において、少なからず熱履歴を受けるため、異種材料に伴う物性の違いから不良を引き起こすことがあった。
発生しやすい不良が、接合面からの薄膜部たる化合物半導体機能層（エピタキシャル層）部の剥離、及び、破壊である。
デバイス層（機能層）を含んだエピタキシャル層と、このエピタキシャル層とは異なる材料の支持基板とを接合させた構造を有する接合型半導体素子では、接合時の温度と動作温度あるいは室温との間に差異が存在するため、エピタキシャル層と支持基板との間には残留応力が存在する。接合型半導体素子は、動作による温度変化もしくは環境温度の変化により、膨張及び収縮を繰り返すため、接合界面からのエピタキシャル層の剥離が生じやすくなる。その結果、接合型半導体素子の動作不良が発生し、信頼性が低下する問題があった。その具体例を以下に示す。
封止材を注入し、パッケージングを行う際、封止材を軟化するため、軟化点以上の温度まで熱を加えて注入を行う。注入後は軟化点以下（一般には室温）まで封止材の温度を下げ、パッケージングを行う。
封止材の注入過程で、機能部であるエピタキシャル層（化合物半導体）部、接合部、支持部である支持基板部のそれぞれに同様の温度がかかり、室温低下時に、それぞれの物性値に従って収縮する。熱膨脹係数は一般に同一でないため、それぞれの部位において熱収縮に伴う応力を抱えることになる。
応力が過大に大きい場合、パッケージ直後に不良として検知が可能である。しかし、パッケージ直後に破壊が起こらなかった場合、通電し、動作することによるパッケージ内の温度の上昇・下降により、除々に剥離または破壊が進む。時間が経過した後、剥離や破壊が発生し、デバイスが動作不良となってしまう。
単体部品の場合の不良は１個だけにとどまるが、複数の機能性部を１チップに実装した場合、影響はチップ全体に及び、１個の機能部の剥離・故障によりシステム全体の故障に結びついてしまう。
特許第５００８３０８号明細書
これらの問題を解決するためには、支持基板とエピタキシャル層とを構成する材料の熱膨張係数を略同一にすることが有効だが、熱膨張係数を揃えつつ、その他の物性値を変えた材料を選択することは不可能である。
ゆえに、デバイスを動作させるための機能を有する材料を選択し、保持等の目的で異種材料基板に接合する構造を有する接合型半導体素子において、温度変化による膨張及び収縮の影響を極小化する構成、または構造が必要であった。
本発明は、上記の課題に鑑みてなされたもので、温度の上昇・下降による剥離や破壊の発生を抑制できる接合型半導体素子、及び温度の上昇・下降による剥離や破壊の発生の抑制が可能な接合型半導体素子を製造できる製造方法を提供することを目的とする。
上記目的を達成するために、本発明では、エピタキシャル層と該エピタキシャル層とは異なる材料の支持基板とが接合された接合型半導体素子であって、
前記エピタキシャル層及び前記支持基板の何れか一方が、接合面に任意の点を中心として放射状に広がっている凹部または凸部からなる放射状パターンを有するものであることを特徴とする接合型半導体素子を提供する。
このように凹部または凸部からなる放射状のパターンを接合面に設けておくことにより、熱が加わった時の膨張の方向、または温度が下がった時の収縮の方向が、凹部または凸部に沿って進みやすくなり、膨張収縮方向を制御することができる。その結果、本発明の接合型半導体素子は、温度の上昇・下降による剥離や破壊の発生を抑制できる。
前記放射状パターンの前記凹部の深さまたは前記凸部の高さＨが０．０２μｍ以上５μｍ以下のものであることが好ましい。
放射状パターンの凹部の深さまたは凸部の高さＨを０．０２μｍ以上５μｍ以下とすることにより、温度の上昇・下降による剥離や破壊の発生を更に抑制できる。
前記放射状パターンの前記凹部または前記凸部は、前記中心から遠ざかる方向において、連続的または離散的に延びているものとすることができる。
このように、凹部または凸部の形態は、特に限定されず、様々な態様をとることができる。
前記放射状パターンは、前記エピタキシャル層側に設けられていることが好ましい。
放射状パターンがエピタキシャル層側に設けられている接合型半導体素子であれば、温度の上昇・下降による剥離や破壊の発生を更に抑制できる。
前記支持基板が、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ２からなる群より選択されるいずれかの材料を含み、
前記支持基板は、結晶構造または非晶質の構造を有する前記材料を含むものとすることができる。
このような材料に対し、本発明を好適に採用することができる。
前記エピタキシャル層が金属膜または熱硬化型樹脂を介して前記支持基板に接合されたものとすることできる。
エピタキシャル層と支持基板との間の接合層の接合材として、例えば金属膜または熱硬化型樹脂を用いることができる。
また、本発明では、エピタキシャル層と、前記エピタキシャル層とは異なる材料の支持基板とが接合された接合型半導体素子の製造方法であって、
前記エピタキシャル層の接合面及び前記支持基板の接合面の何れか一方に、任意の点を中心として放射状に広がる凹部または凸部からなる放射状パターンを設け、
前記エピタキシャル層の前記接合面と前記支持基板の前記接合面とを向き合わせて、前記エピタキシャル層を前記支持基板に接合することを特徴とする接合型半導体素子の製造方法を提供する。
このように凹部または凸部からなる放射状のパターンを接合面に設けて、エピタキシャル層と支持基板とを接合することにより、熱が加わった時の膨張の方向、または温度が下がった時の収縮の方向が、凹部または凸部に沿って進みやすくなり、膨張収縮方向を制御することができる接合型半導体素子を製造できる。その結果、本発明の接合型半導体素子の製造方法によって製造した接合型半導体素子は、温度の上昇・下降による剥離や破壊の発生を抑制できる。
前記凹部の深さまたは前記凸部の高さＨが０．０２μｍ以上５μｍ以下である前記放射状パターンを設けることが好ましい。
凹部の深さまたは凸部の高さＨが０．０２μｍ以上５μｍ以下である放射状パターンを設けることにより、温度の上昇・下降による剥離や破壊の発生を更に抑制可能な接合型半導体素子を製造できる。
前記中心から遠ざかる方向において連続的または離散的に延びる前記凹部または前記凸部を設けることができる。
このように、様々な形態の凹部または凸部からなる放射状パターンを形成することができる。
前記放射状パターンを前記エピタキシャル層側に設けることが好ましい。
エピタキシャル層側に放射状パターンを設けることにより、温度の上昇・下降による剥離や破壊の発生を更に抑制可能な接合型半導体素子を製造できる。
前記エピタキシャル層の出発基板及び前記支持基板として、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ２からなる群より選択されるいずれかの材料を含むものを用い、
前記エピタキシャル層の前記出発基板として、結晶構造を有する前記材料を含むものを用い、
前記支持基板として、結晶構造または非晶質の構造を有する前記材料を含むものを用いることができる。
このような材料に対し、本発明を好適に採用することができる。
前記エピタキシャル層を、金属膜または熱硬化型樹脂を介して前記支持基板に接合することができる。
エピタキシャル層と支持基板との間の接合層の接合材として、例えば金属膜または熱硬化型樹脂を用いることができる。
以上のように、本発明の接合型半導体素子であれば、膨張収縮方向を制御することができるので、温度の上昇・下降による剥離や破壊の発生を抑制できる。よって、本発明の接合型半導体素子は、優れた信頼性を示すことができる。
また、本発明の接合型半導体素子の製造方法であれば、膨張収縮方向を制御して、温度の上昇・下降による剥離や破壊の発生の抑制が可能な接合型半導体素子を製造できる。よって、本発明の接合型半導体素子の製造方法によれば、例えば光無線受電素子、太陽電池、発光素子、受光素子等の用途に適用できる、信頼性に優れた接合型半導体素子を製造できる。
本発明の接合型半導体素子の一例を示す概略断面図である。 本発明の接合型半導体素子の一例が含む放射状パターンの概略図である。 本発明の接合型半導体素子の幾つかの例の接合面の凹部の概略断面図である。 本発明の接合型半導体素子の幾つかの例が含む放射状パターンの概略図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子を示す概略断面図である。 図１１に示した上部電極の概略平面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の一部を示す概略平面図である。 本発明の第三の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第三の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第三の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第三の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第三の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第三の実施形態の接合型半導体素子の製造方法で形成する電極パターンを示す概略平面図である。 本発明の第三の実施形態の接合型半導体素子を示す概略断面図である。 実施例における凹部の深さと剥離・割れ率との関係を示すグラフである。
上述のように、温度の上昇・下降による剥離や破壊の発生を抑制できる接合型半導体素子、及びこのような接合型半導体素子を製造できる製造方法の開発が求められていた。
本発明者らは、上記課題について鋭意検討を重ねた結果、エピタキシャル層とこのエピタキシャル層とは異なる材料の支持基板とを接合して接合型半導体素子にするに際し、凹部または凸部からなる放射状のパターンを接合面に設けて、エピタキシャル層と支持基板とを接合することにより、熱が加わった時の膨張の方向、または温度が下がった時の収縮の方向が、凹部または凸部に沿って進みやすくなり、膨張収縮方向を制御することができることを見出し、本発明を完成させた。
即ち、本発明は、エピタキシャル層と該エピタキシャル層とは異なる材料の支持基板とが接合された接合型半導体素子であって、
前記エピタキシャル層及び前記支持基板の何れか一方が、接合面に任意の点を中心として放射状に広がっている凹部または凸部からなる放射状パターンを有するものであることを特徴とする接合型半導体素子である。
また、本発明は、エピタキシャル層と、前記エピタキシャル層とは異なる材料の支持基板とが接合された接合型半導体素子の製造方法であって、
前記エピタキシャル層の接合面及び前記支持基板の接合面の何れか一方に、任意の点を中心として放射状に広がる凹部または凸部からなる放射状パターンを設け、
前記エピタキシャル層の前記接合面と前記支持基板の前記接合面とを向き合わせて、前記エピタキシャル層を前記支持基板に接合することを特徴とする接合型半導体素子の製造方法である。
なお、特許文献１には、透明基板と発光スタックとを例えばベンゾシクロブテン（ＢＣＢ）などの透明接着層を介して接合してなる発光装置において、接合部が例えば粗面、凹凸またはピラミッド形状などの微細な突起を有するものが開示されている。しかしながら、特許文献１に記載された凹凸などの配置はランダムであり、膨張・収縮方向を制御できず、特許文献１は、放射状に広がった凹部または凸部からなる放射状パターンを記載も示唆もしていない。
以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
［接合型半導体素子］
本発明の接合型半導体素子は、エピタキシャル層と該エピタキシャル層とは異なる材料の支持基板とが接合された接合型半導体素子であって、
前記エピタキシャル層及び前記支持基板の何れか一方が、接合面に任意の点を中心として放射状に広がっている凹部または凸部からなる放射状パターンを有するものであることを特徴とする。
このように凹部または凸部からなる放射状のパターンを接合面に設けておくことにより、熱が加わった時の膨張の方向、または温度が下がった時の収縮の方向が、凹部または凸部に沿って放射状に進みやすくなり、膨張収縮方向を制御することができる。その結果、本発明の接合型半導体素子は、温度の上昇・下降による剥離や破壊の発生を抑制できる。
特に、機能層部であるエピタキシャル層は薄膜であり得、延性を有しやすい半面、支持基板の延性方向とは必ずしも一致しない。特にエピタキシャル層の結晶軸が傾斜している場合、支持基板の延性方向とは大きく異なる場合が多い。
この場合、熱膨張の方向が一致しないため、破壊や剥離が起こりやすいが、接合面に凹部または凸部からなる放射状パターンを設けてやることにより、剥離や破壊を起こすことを抑制または、剥離や破壊が発生する加工時の臨界温度を上昇させることができる。
放射状パターンの凹部の深さまたは凸部の高さＨが０．０２μｍ以上５μｍ以下のものであることが好ましい。
放射状パターンの凹部の深さまたは凸部の高さＨを０．０２μｍ以上５μｍ以下とすることにより、温度の上昇・下降による剥離や破壊の発生を確実に抑制できる。
放射状パターンは、凸部からなっていても、凹部からなっていてもどちらでも構わないが、パターンの横幅と深さ（段差）のサイズ及びアスペクト比は接合材が侵入できるものに設定しておく必要がある。凹部の深さまたは凸部の高さをＨ、幅をＬとした時のＨ／Ｌが１以上５０以下となるものが好ましい。
放射状パターンの凹部または凸部は、中心から遠ざかる方向において、連続的または離散的に延びているものとすることができる。
このように、凹部または凸部の形態は、特に限定されず、様々な態様をとることができる。
放射状パターンは、エピタキシャル層側に設けられていることが好ましい。
放射状パターンがエピタキシャル層側に設けられている接合型半導体素子であれば、エピタキシャル層の膨張及び収縮方向をより制御でき、温度の上昇・下降による剥離や破壊の発生を更に抑制できる。
支持基板が、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ２からなる群より選択されるいずれかの材料を含み、支持基板は、結晶構造または非晶質の構造を有する上記材料を含むものとすることができる。
このような材料に対し、本発明を好適に採用することができる。
エピタキシャル層が金属膜または熱硬化型樹脂を介して支持基板に接合されたものとすることできる。
エピタキシャル層と支持基板との間の接合材として、例えば金属膜または熱硬化型樹脂を用いることができる。もちろん、これらの他の接合材を用いても構わない。
接合材の金属膜としては、例えば、Ａｕ、Ａｇ、Ａｌ、Ｃｕ、Ｇａ、及びＩｎからなる群より選択される少なくとも一種類の軟金属を含むものが挙げられる。金属膜は、Ｔｉ層などの金属層を更に含んでいても良い。
あるいは、金属膜は、オーミックコンタクトを容易ならしめるＧｅやＳｉなどを含む金属層を２層以上有する構造を含むものであってもよい。エピタキシャル層または支持基板に接する側に、電気コンタクトを容易にするために、Ｎｉ含有層を含んだものであっても、同様の効果が得られる。
熱硬化型樹脂としては、例えば、ベンゾシクロブテンやポリイミドを挙げることができる。
本発明の接合型半導体素子は、様々な用途に適用できる。例えば、本発明の接合型半導体素子は、例えば、光無線受電素子、太陽電池、発光素子、受光素子等の接合型半導体として、有用である。
次に、図１～図４を参照しながら、本発明の接合型半導体素子の幾つかの例を具体的に説明する。
図１に示す接合型半導体素子１００は、エピタキシャル層１０と、支持基板２０とを含む。エピタキシャル層１０と支持基板２０とは、接合層３０を介して、接合されている。
エピタキシャル層１０は、支持基板２０との接合面８０に、図２に示す放射状パターン８１を有する。放射状パターン８１は、図１及び図２に示す、複数の凹部からなる。
複数の凹部８２は、図１に示すように、矩形の断面を有している。また、複数の凹部８２は、図２に示すように、接合面８０の任意の点８３を中心として放射状に広がっており、それにより、放射状パターン８１を構成している。
図２に示す例では、複数の凹部８２は、中心８３から遠ざかる方向において、離散的に延びている。
図１では、凹部８２の断面形状が矩形である場合を例示しているが、図３（Ａ）～（Ｃ）に例示するように、凹部８２の断面形状は三角形や台形であっても良い。また、放射状パターン８１は、凹部ではなく凸部からなるものでもよい。
また、デバイス予定エリアが正方形パターンの場合、電極をデバイス予定エリア中心部に設置することが一般的であるため、デバイス予定エリア中心部を放射状パターン８１の中心８３に対応する位置に設置することが好適である。ただし、放射状パターン８１の中心８３がデバイス予定エリア中心部にあることが好適である場合は電極が１個の場合であり、電極が複数設けられる場合は、この限りでは無い。熱膨張による材料伸縮方向や中心点は電極配置やデザインにより変わるが、接合面の任意の点を中心８３とした放射状パターン８１を設けたものであれば、本発明の効果が得られる。そのため、放射状パターン８１の中心８３は、必ずしも接合面の中心や重心に設定されることは必要なく、接合面の中心や重心に設定することに限定されない。
よって、放射状パターン８１の中心８３は、接合面８１の任意の点であれば、特に限定されない。
また、例えば図４（Ａ）に示すように、複数の凹部８２は、中心８３から遠ざかる方向において、連続的に延びたものでもよい。
すなわち、放射状パターン８１は、凹部８２または凸部の形状、並びに中心８３の位置に関し、例えば図２及び図４（Ａ）～（Ｅ）に示すように、様々な態様をとることができる。
［接合型半導体素子の製造方法］
本発明の接合型半導体素子の製造方法は、エピタキシャル層と、前記エピタキシャル層とは異なる材料の支持基板とが接合された接合型半導体素子の製造方法であって、
前記エピタキシャル層の接合面及び前記支持基板の接合面の何れか一方に、任意の点を中心として放射状に広がる凹部または凸部からなる放射状パターンを設け、
前記エピタキシャル層の前記接合面と前記支持基板の前記接合面とを向き合わせて、前記エピタキシャル層を前記支持基板に接合することを特徴とする。
このように凹部または凸部からなる放射状のパターンを接合面に設けて、エピタキシャル層と支持基板とを接合することにより、熱が加わった時の膨張の方向、または温度が下がった時の収縮の方向が、凹部または凸部に沿って進みやすくなり、膨張収縮方向を制御することが可能な接合型半導体素子を製造できる。その結果、本発明の接合型半導体素子の製造方法によって製造した接合型半導体素子は、温度の上昇・下降による剥離や破壊の発生を抑制できる。
本発明の接合型半導体素子の製造方法によると、先に説明した本発明の接合型半導体素子を製造することができる。
凹部の深さまたは凸部の高さＨが０．０２μｍ以上５μｍ以下である前記放射状パターンを設けることが好ましい。
凹部の深さまたは凸部の高さＨが０．０２μｍ以上５μｍ以下である放射状パターンを設けることにより、温度の上昇・下降による剥離や破壊の発生を更に抑制可能な接合型半導体素子を製造できる。
凸部からなる放射状パターンを形成しても、凹部からなる放射状パターンを形成しても構わない。先に説明したように、凹部の深さまたは凸部の高さをＨ、幅をＬとした時のＨ／Ｌが１以上５０以下とするのが好ましい。
中心から遠ざかる方向において連続的または離散的に延びる凹部または凸部を設けることができる。
このように、様々な形態の凹部または凸部からなる放射状パターンを形成することができる。
この場合、放射状パターンをエピタキシャル層側に設けることが好ましい。
エピタキシャル層側に放射状パターンを設けることにより、エピタキシャル層の膨張及び収縮方向をより制御でき、温度の上昇・下降による剥離や破壊の発生を更に抑制可能な接合型半導体素子を製造できる。
放射状パターンは、例えば、エピタキシャル層の接合面に、フォトリソグラフィー法によって放射状パターンを形成し、形成したパターンに基づいて、ウェットエッチングまたはドライエッチングにより、凹部または凸部のパターンになるようにエッチングを行うことにより、形成することができる。
ウェットエッチングの場合、例えば、接合面にフォトリソグラフィー法でレジストパターンを形成し、このレジストパターンをマスク材として、硫酸過水や有機酸過水の混合液や硝酸塩酸混合液でエッチングを行うことで、放射状パターンを形成することが可能である。
ドライエッチングの場合は、上記レジストパターンをマスク材として、例えば塩素系プラズマを用いて処理することで、放射状パターンを形成可能である。
以下に示す具体例では、放射状パターンの凹部を１．０μｍ程度の深さまで形成しているが、これ以上の段差を設けても同様の効果が得られる。ただし、過水を混合した酸系エッチャントはレジストを侵すため、１．０μｍ以上の段差を設ける場合は他のマスク材、たとえばＳｉＯ２等を用いることで形成可能である。
エピタキシャル層の出発基板及び支持基板として、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ２からなる群より選択されるいずれかの材料を含むものを用い、
エピタキシャル層の出発基板として、結晶構造を有する上記材料を含むものを用い、
支持基板として、結晶構造または非晶質の構造を有する上記材料を含むものを用いることができる。
このような材料に対し、本発明を好適に採用することができる。
前記エピタキシャル層を、金属膜または熱硬化型樹脂を介して前記支持基板に接合することができる。
エピタキシャル層と支持基板との間の接合層の接合材として、例えば金属膜または熱硬化型樹脂を用いることができる。金属膜及び熱硬化型樹脂の例としては、例えば先に説明したものを用いることができる。
次に、図面を参照しながら、本発明の接合型半導体素子、及び接合型半導体素子の製造方法の幾つかの実施形態を詳細に説明する。
（第一の実施形態）
第一の実施形態として、図５～図１２を参照しながら、エピタキシャル層がＰＶ（Ｐｈｏｔｏｖｏｌｔａｉｃ）構造を有する接合型半導体素子の一例、及びその製造方法の一例を説明する。
まず、図５に示す、出発基板１とエピタキシャル層１０との間にエッチストップ層２を配し、エピタキシャル層１０がＰＶ（Ｐｈｏｔｏｖｏｌｔａｉｃ）構造を有するエピタキシャルウェーハ（ＰＶエピタキシャルウェーハ）２００を準備する。
ＰＶエピタキシャルウェーハ２００は、ｐ型ＧａＡｓ出発基板１上に、膜厚が０．２μｍであるｐ－ＩｎｘＧａ１－ｘＰ（０．４≦ｘ≦０．６）エッチストップ層２、膜厚が０．１μｍであるｐ－ＧａＡｓコンタクト層３、膜厚が０．１μｍであるｐ－ＩｎｘＧａ１－ｘＰ（０．４≦ｘ≦０．６）ウィンドウ層４、膜厚が０．５μｍであるｐ－ＧａＡｓエミッタ層５、膜厚が３．５μｍであるｎ－ＧａＡｓベース層６、膜厚が０．１μｍであるｐ－ＩｎｘＧａ１－ｘＰ（０．４≦ｘ≦０．６）のＢＳＦ層７、及びＧａＡｓ凹凸形成層８の順に形成することで準備する。
次に、デバイス予定エリア・サイズに沿ってエピタキシャルウェーハ２００の表面であるＧａＡｓ凹凸形成層８に放射状パターンをフォトリソグラフィー法にて形成し、形成したパターンに基づいて、ウェットまたはドライエッチングにより、凹部または凸部からなる放射状パターンになるようにエッチングする。図６では、凹凸形成層８の表面である接合面８０に、断面形状が矩形である複数の凹部８２からなる放射状パターン８１を形成した例を示している。
放射状パターン８１は、凹部８２の深さを０．０２～５．０μｍの範囲内で設けることが好適である。このような放射状パターン８１は、例えば、レジストパターンをマスク材とし、硫酸過水や有機酸過水の混合液でエッチングを行うことで形成可能である。
例示では放射状パターン８１を段差が１．０μｍ程度となるまで形成しているが、これ以上の段差を設けても同様の効果が得られる。ただし、過水を混合した酸系エッチャントはレジストを侵すため、１．０μｍ以上の段差を設ける場合は他のマスク材、たとえばＳｉＯ２等を用いることで形成可能である。
この実施形態では複数の凹部８２からなる放射状パターン８１を例示しているが、放射状パターン８１は凸部からなっていても、凹部からなっていてもどちらでも構わない。ただし、パターンの横幅と深さ（段差）のサイズ及びアスペクト比は接合材が侵入できるものに設定しておく必要がある。凹部の深さまたは凸部の高さをＨ、幅をＬとした時のＨ／Ｌが１以上５０以下とするのが好ましい。
本実施形態においては、図４（Ａ）に示す放射状パターン８１を形成している。より詳細には、形成した放射状パターン８１は、デバイス予定エリアよりオフセットした位置に放射状パターン８１の中心８３があるパターンとしている。
次に、図７に示すように、放射状パターン８１を形成した凹凸形成層８の表面である接合面８０上に、接合金属膜３１を形成する。接合金属膜３１は、例えばＴｉ／Ａｕから成る金属層で形成することができる。Ｔｉ層厚は例えば０．１μｍ、Ａｕ層は例えば１．０μｍとすることができる。
なお、接合金属膜３１としては、例えば、Ａｕを始めＡｇ、Ａｌ、Ｃｕ、Ｇａ、Ｉｎ等を少なくとも一種類以上含む軟金属を含むものを用いることができる。軟金属としては、どの様な材料でも選択可能である。
また、接合金属膜を用いて接合する以外に、ベンゾシクロブテン（ＢＣＢ）やポリイミド（ＰＩ）等の熱硬化型樹脂を用いて接合してもよい。
次に、支持基板（被接合基板）２０としてシリコンウェーハを準備し、図８に示すように、この支持基板２０の表面にＴｉ／Ａｕから成る接合金属膜３２を形成する。Ｔｉ層厚は例えば０．１μｍ、Ａｕ層は例えば１．０μｍとすることができる。
なお、接合金属膜３２としては、接合金属膜３１と同様に、例えば、Ａｕを始めＡｇ、Ａｌ、Ｃｕ、Ｇａ、Ｉｎ等を少なくとも一種類以上含む軟金属を含むものを用いることができる。軟金属としては、どの様な材料でも選択可能である。
また、接合金属膜３１または３２は、オーミックコンタクトを容易ならしめるＧｅやＳｉなどを含む金属層を２層以上有する構造としても良い。また、電気的コンタクトを容易にするため、半導体とＴｉ層の間にＮｉ含有層を設けた構造としても同様の効果が得られる。
次に、図９に示すように、接合金属膜３１を有するエピタキシャルウェーハ２００と、接合金属膜３２を有する支持基板２０とを接合金属膜３１及び３２同士を対向させ、重ね合わせて熱圧着する。接合金属にＡｕを主体とする金属層を用いた場合の接合温度は３００～４５０℃程度の範囲内で行うことが好適である。また、接合圧力部は５０～５００Ｎ／ｃｍ２以上で接合することが好適である。
前記条件は接合強度を十分に得るために好適な条件であり、この範囲外の低温、もしくは高温であったり、小さな接合圧力もしくは高い接合圧力であってもよい。
接合後、アンモニア過水系エッチャントで出発基板１（ＧａＡｓ）を除去し、出発基板１除去後、ｐ－ＩｎＧａＰエッチングストップ層２を塩酸系エッチャントで除去し、図１０に示すように、ｐ－ＧａＡｓコンタクト層３を露出させる。これにより、図１０に示す、エピタキシャル層１０と支持基板２０とが金属接合層３１及び３２からなる接合層３０を介して接合された、本発明の第一の実施形態の接合型半導体素子１００が得られる。
次に、図１１に示すように、ｐ－ＧａＡｓコンタクト層３上に通電用の電極４０を形成する。
電極４０は、図１２に示すように、ボンディングパッド用の半円形の電極４１を配置し、ボンディングパッド用の電極４１から延びた、電流取り出し用の枝電極４２を有する構成とする。
電極４０は、ｐ－ＧａＡｓコンタクト層３に接する層から順に、ＺｎドープＡｕ層、Ｔｉ層、Ａｕ層の順で配置することができる。ＺｎドープＡｕ層厚は例えば０．１μｍ、Ｔｉ層は例えば０．１μｍ、Ａｕ層は例えば２．０μｍとすることができる。
（第二の実施形態）
第二の実施形態として、図１３～図２１を参照しながら、エピタキシャル層がＬＥＤ構造を有する接合型半導体素子の一例、及びその製造方法の一例を説明する。
まず、図１３に示す、出発基板１とエピタキシャル層１０との間にエッチストップ層２を配し、エピタキシャル層１０がＬＥＤ構造を有するエピタキシャルウェーハ（ＬＥＤエピタキシャルウェーハ）２００を準備する。
ＬＥＤエピタキシャルウェーハ２００として、図１３に示すように、ｐ型ＧａＡｓ出発基板１上に、ｐ－ＩｎｘＧａ１－ｘＰ（０．４≦ｘ≦０．６）エッチストップ層２、ｐ－ＧａＡｓコンタクト層３、ｐ－（ＡｌｙＧａ１－ｙ）ｚＩｎ１－ｚＰ（０＜ｙ≦１，０．４≦ｚ≦０．６）クラッド層９、ｉ－（ＡｌｙＧａ１－ｙ）ｚ Ｉｎ１－ｚＰ（０≦ｙ≦０．４，０．４≦ｚ≦０．６）活性層（エミッタ層）５、ｎ－（ＡｌｙＧａ１－ｙ）ｚＩｎ１－ｚＰ（０＜ｙ≦１，０．４≦ｚ≦０．６）クラッド層９、ｎ－ＩｎｘＧａ１－ｘＰ（０．５＜ｘ＜１．０）中間層１１、ｎ－ＧａＰ窓層兼凹凸形成層４ａの順に形成したものを準備する。
次に、デバイス予定エリア・サイズに沿ってエピタキシャルウェーハ２００の表面であるｎ－ＧａＰ窓層兼凹凸形成層４ａに放射状パターンをフォトリソグラフィー法にて形成し、形成した放射状パターンに基づいて、ウェットまたはドライエッチングにより、凹部または凸部からなる放射状パターンになるようにエッチングする。図１４では、窓層兼凹凸形成層４ａの表面である接合面８０に、断面形状が矩形である複数の凹部８２からなる放射状パターン８１を形成した例を示している。
放射状パターン８１は、凹部８２の深さを０．０２～５．０μｍの範囲内で設けることが好適である。このような放射状パターン８１は、例えば、レジストパターンをマスク材とし、ウェットエッチングの場合は硝酸塩酸混合液にて、ドライエッチングの場合は塩素系プラズマを用いて処理することで形成可能である。
例示では放射状パターン８１を段差が１．０μｍ程度となるまで形成しているが、これ以上の段差を設けても同様の効果が得られる。
この実施形態では複数の凹部８２からなる放射状パターン８１を例示しているが、放射状パターン８１は凸部からなっていても、凹部からなっていてもどちらでも構わない。ただし、パターンの横幅と深さ（段差）のサイズ及びアスペクト比は接合材が侵入できるものに設定しておく必要がある。凹部の深さまたは凸部の高さをＨ、幅をＬとした時のＨ／Ｌが１以上５０以下とするのが好ましい。
本実施形態においては、図４（Ｅ）に示す放射状パターン８１を形成している。形成した放射状パターン８１は、デバイス予定エリアよりややオフセットした位置に放射状パターン８１の中心部８３があるパターンとしている。
次に、放射状パターン８１を形成した窓層兼凹凸形成層４ａの表面である接合面８０に、図１５に示すようにＢＣＢからなる接合層３０をスピンコートにより形成する。
ＢＣＢからなる接合層３０の厚さは例えば２．０μｍとすることができる。厚さはあくまで例示であり、放射状パターン８１の段差以上であればいかなる膜厚も選択可能である。また、本実施形態においてはＢＣＢを接合層３０の接合材として例示したが、ＰＩやゾルゲル液、低誘電ガラス等、他の透光性熱硬化材を用いても同様の効果が得られる。
また、ＢＣＢを接合材とする他に、金属接合層を接合材に用いてもよい。
次に、支持基板（被接合基板）２０としてサファイア基板を準備する。
次に、図１６に示すように、ＢＣＢ接合層３０を有するエピタキシャルウェーハ２００と支持基板２０とをＢＣＢ接合層３０を挟む形で対向させ、重ね合わせて熱圧着する。
なお、支持基板２０上にはＢＣＢ接合材を塗布してもしなくてもよい。また、エピタキシャルウェーハ２００側にＢＣＢ接合材を塗布しないで、支持基板２０上のみに塗布してもよい。
接合材にＢＣＢを用いる場合、熱圧着は、１５０～４００℃の範囲内で行うことが好適である。また、接合圧力部は５０～５００Ｎ／ｃｍ２以上で接合することが好適である。
前記条件は接合強度を十分に得るために好適な条件であり、この範囲外の低温、もしくは高温であったり、小さな接合圧力もしくは高い接合圧力であってもよい。
接合後、アンモニア過水系エッチャントで出発基板（ＧａＡｓ）１を除去し、出発基板１除去後、ｐ－ＩｎＧａＰエッチングストップ層２を塩酸系エッチャントで除去し、ｐ－ＧａＡｓコンタクト層３を露出させる。これにより、図１７に示す、エピタキシャル層１０と支持基板２０とが接合層３０を介して接合された、本発明の第二の実施形態の接合型半導体素子１００が得られる。
次に、図１８に示すように、ｐ－ＧａＡｓコンタクト層３上に通電用の上部電極４０を形成し、電極４０以外の領域のｐ－ＧａＡｓコンタクト層３を硫酸過水等で除去する。
上部電極４０は、図２１に示すように、ボンディングパッド用の円形の電極４１を配置し、ボンディングパッド用の電極４１から延びた、電流取り出し用の枝電極４２を有する構成とする。
次に、エピタキシャル層１０の電極４０形成領域外の一部を切り欠き、図１９に示すように、ｎ－ＧａＰ窓層兼凹凸形成層４ａの一部を露出させる。
次に、図２０に示すように、露出されたｎ－ＧａＰ窓層兼凹凸形成層４ａの一部に下部電極５０を形成する。図２１は、下部電極５０を形成した後の、第二の実施形態に係る接合型半導体素子の概略平面図である。
上部電極４０は、ｐ－ＧａＡｓコンタクト層３に接する層から順に、ＺｎドープＡｕ層、Ｔｉ層、Ａｕ層の順で配置することができる。ＺｎドープＡｕ層厚は例えば０．１μｍ、Ｔｉ層は例えば０．１μｍ、Ａｕ層は例えば２．０μｍとすることができる。
また、下部電極５０は、ｎ－ＧａＰ窓層兼凹凸形成層４ａに接する層から順に、ＧｅドープＡｕ層、Ｎｉ層、Ｔｉ層、Ａｕ層の順で配置することができる。ＧｅドープＡｕ層厚は例えば０．１μｍ、Ｎｉ層は例えば０．１μｍ、Ｔｉ層は例えば０．１μｍ、Ａｕ層は例えば２．０μｍとすることができる。
（第三の実施形態）
第三の実施形態として、図２２～図２８を参照しながら、エピタキシャル層がＨＥＭＴ構造を有する接合型半導体素子の一例、及びその製造方法の一例を説明する。
まず、図２２に示す、出発基板１とエピタキシャル層１０の間にエッチストップ層２を配し、エピタキシャル層１０がＨＥＭＴ構造を有するエピタキシャルウェーハ（ＨＥＭＴエピタキシャルウェーハ）２００を準備する。
ＨＥＭＴエピタキシャルウェーハ２００としては、図２２に示すように、ｎ型ＩｎＰ出発基板１上に、ｎ＋－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）エッチストップ層２ａ及びｎ＋－ＩｎＰエッチストップ層２ｂからなるエッチストップ層２、ｎ＋－ＩｎＧａＡｓコンタクト層１２、ｎ＋－ＩｎＡｌＡｓ層１３、ｉ－ＩｎＡｌＡｓ層１４、ｉ－ＩｎＰエッチストップ層１５、Ｓｉデルタドープ（δドープ）層１６ｂ及びこれを間に挟む２層のｉ－ＩｎＡｌＡｓ層１６ａを含むｉ－ＩｎＡｌＡｓ含有層１６、ｉ－ＩｎＧａＡｓ層１７、ｉ－ＩｎＡｌＡｓ凹凸形成層８をこの順に形成することで、準備することができる。
次に、デバイス予定エリア・サイズに沿ってエピタキシャルウェーハ２００の表面であるｉ－ＩｎＡｌＡｓ凹凸形成層８に放射状パターンをフォトリソグラフィー法にて形成し、形成したパターンに基づいて、ウェットまたはドライエッチングにより、凹部または凸部からなる放射状パターンになるようにエッチングする。図２３では、凹凸形成層８の表面である接合面８０に、断面形状が矩形である複数の凹部８２からなる放射状パターン８１を形成した例を示している。
本実施形態においては、図２に示す放射状パターン８１を形成している。形成した放射状パターン８１は、デバイス予定エリアの中心部の位置に放射状パターン８１の中心部８３があるパターンとしている。
放射状パターン８１は、凹部８２の深さを０．０２～５．０μｍの範囲内で設けることが好適である。このような放射状パターン８１は、例えば、レジストパターンをマスク材とし、ウェットエッチングの場合は硝酸塩酸混合液にて、ドライエッチングの場合は塩素系プラズマを用いて処理することで形成可能である。
例示では放射状パターン８１を段差が１．０μｍ程度となるまで形成しているが、これ以上の段差を設けても同様の効果が得られる。
この実施形態では複数の凹部８２からなる放射状パターン８１を例示しているが、放射状パターン８１は凸部からなっていても、凹部からなっていてもどちらでも構わない。ただし、パターンの横幅と深さ（段差）のサイズ及びアスペクト比は接合材が侵入できるものに設定しておく必要がある。凹部の深さまたは凸部の高さをＨ、幅をＬとした時のＨ／Ｌが１以上５０以下とするのが好ましい。
次に、放射状パターン８１を形成した凹凸形成層８の表面である接合面８０に、図２４に示すようにＢＣＢからなる接合層３０をスピンコートにより形成する。
なお、ＢＣＢからなる接合層３０の厚さは例えば２．０μｍとすることができる。また、本実施形態においてはＢＣＢを接合層３０の接合材として例示したが、ＰＩやゾルゲル液、低誘電ガラス等、他の透光性熱硬化材を用いても同様の効果が得られる。
また、ＢＣＢを接合材とする他に、金属接合層を接合材に用いてもよい。
次に、支持基板（被接合基板）２０としてシリコンウェーハを準備する。
次に、図２５に示すように、ＢＣＢ接合層３０を有するエピタキシャルウェーハ２００とシリコンウェーハ（支持基板）２０とをＢＣＢ接合層３０を挟む形で対向させ、重ね合わせて熱圧着する。
なお、支持基板２０上にはＢＣＢ接合材を塗布してもしなくてもよい。また、エピタキシャルウェーハ２００側にＢＣＢ接合材を塗布しないで、支持基板２０上のみに塗布してもよい。
接合材にＢＣＢを用いる場合、熱圧着は、１５０～４００℃の範囲内で行うことが好適である。また、接合圧力部は５０～５００Ｎ／ｃｍ２以上で接合することが好適である。
前記条件は接合強度を十分に得るために好適な条件であり、この範囲外の低温、もしくは高温であったり、小さな接合圧力もしくは高い接合圧力であってもよい。
接合後、塩酸水にて出発基板（ＩｎＰ）１を除去し、出発基板１除去後、ｎ＋－ＩｎＧａＡｓエッチングストップ層２ａをリン酸過水にて除去し、ついでｎ＋－ＩｎＰエッチングストップ層２ｂを塩酸水で除去して、ｎ＋－ＩｎＧａＡｓ層１２を露出させる。これにより、図２６に示す、エピタキシャル層１０と支持基板２０とが接合層３０を介して接合された、本発明の第三の実施形態の接合型半導体素子１００が得られる。
次に、フォトリソグラフィー法により、エピタキシャル層１０のｎ＋－ＩｎＧａＡｓ層１２側に、ゲート領域に対応する部分が開口したレジストパターンを形成する。このレジストパターンをマスクとして、燐酸過水にて、ｎ＋－ＩｎＧａＡｓ層１２からｉ－ＩｎＡｌＡｓ層１４までのうち、レジストパターンの開口部に対応する部分を除去する。燐酸過水はＩｎＰに対してエッチング選択性があるため、塩酸水にてＩｎＰ層１５の一部を除去して、ＩｎＰ層１５の下層であるｉ－ＩｎＡｌＡｓ層１６ａを露出させた後、レジストを剥離する。
次に、ＳｉＮｘ（０＜ｘ≦２）層１８をｎ＋－ＩｎＧａＡｓ層１２上のゲート領域及びその周辺に対応する部分に１００ｎｍ堆積する。次いで、ドレイン領域、ソース領域、ゲート領域が開口したレジストパターンをフォトリソグラフィー法にて形成し、弗酸含有液でパターニング後、レジストを剥離する。より具体的には、フォトリソグラフィーにて図２７に示す所望のパターン３００を形成し、電極材料を蒸着後、リフトオフを行って、図２８に示すように、ソース電極４４、ドレイン電極４５、ゲート電極４３を一括で形成する。電極の構造は、例えば、Ｐｔ層を例えば０．１μｍ、Ｔｉ層を例えば０．１μｍ、Ａｕ層を例えば１．０μｍをそれぞれ積層したものとすることができる。
以上のようにして、ゲート領域１０１、ソース領域１０２及びドレイン領域１０３を含み、エピタキシャル層がＨＥＭＴ構造を有する接合型半導体素子１００が得られる。
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
実施例１では、以下の手順で、図１１に示す構造と同様の構造を有する接合型半導体素子を作製した。
まず、図５に示す構造と同様の、ｐ型ＧａＡｓ出発基板１とエピタキシャル層１０の間にエッチストップ層２を配し、エピタキシャル層１０がＰＶ（Ｐｈｏｔｏｖｏｌｔａｉｃ）構造を有するＰＶエピタキシャルウェーハ２００を準備した。
ＰＶエピタキシャルウェーハ２００は、ｐ型ＧａＡｓ出発基板１上に、膜厚が０．２μｍであるｐ－ＩｎＧａＰエッチストップ層２、膜厚が０．１μｍであるｐ－ＧａＡｓコンタクト層３、膜厚が０．１μｍであるｐ－ＩｎＧａＰウィンドウ層４、膜厚が０．５μｍであるｐ－ＧａＡｓエミッタ層５、膜厚が３．５μｍであるｎ－ＧａＡｓベース層６、膜厚が０．１ｕｍであるｐ－ＩｎＧａＰのＢＳＦ層７、ＧａＡｓ凹凸形成層８の順に形成することで準備した。
次に、デバイス予定エリア・サイズに沿ってエピタキシャルウェーハ２００の表面であるＧａＡｓ凹凸形成層８に図４（Ａ）に示したのと同様の放射状パターンをフォトリソグラフィー法にて形成し、形成したパターンに基づいて、凹部８２からなる放射状パターン８１を、ドライエッチングにより形成した（図６）。形成した放射状パターン８１は、図４（Ａ）に示したように、デバイス予定エリアよりオフセットした位置に放射状パターンの中心８３があるパターンとした。
実施例１では、凹部８２の深さを０．０１μｍとした。なお、幅は深さと同じとした。
次に、図７に示したように、放射状パターン８１を形成した凹凸形成層８の表面である接合面８０上に、接合金属膜３１を形成した。接合金属膜３１はＴｉ／Ａｕから成る金属層で形成した。Ｔｉ層厚は０．１μｍ、Ａｕ層は１．０μｍとした。
次に、支持基板（被接合基板）２０としてシリコンウェーハを準備し、図８に示すように、この支持基板２０表面にＴｉ／Ａｕから成る接合金属層３２を形成した。Ｔｉ層厚は０．１μｍ、Ａｕ層は１．０μｍとした。
次に、図９に示したように、接合金属膜３１を有するエピタキシャルウェーハ２００と接合金属膜３２を有する支持基板２０とを接合金属膜３１及び３２同士を対向させ、３５０℃の温度、３００Ｎ／ｃｍ２の圧力で熱圧着により接合した。
接合後、アンモニア過水系エッチャントで出発基板１（ＧａＡｓ）を除去し、出発基板１除去後、ｐ－ＩｎＧａＰエッチングストップ層２を塩酸系エッチャントで除去し、図１０に示したように、ｐ－ＧａＡｓコンタクト層３を露出させた。これにより、図１０に示した、エピタキシャル層１０と支持基板２０とが、接合金属膜３１及び３２からなる接合層３０を介して接合された、接合型半導体素子１００が得られた。
次に、図１１に示したように、Ｐ－ＧａＡｓコンタクト層３上に通電用の電極４０を形成した。
電極４０は、図１２に示したように、ボンディングパッド用の半円形の電極４１を配置し、ボンディングパッド用の電極４１から延びた、電流取り出し用の枝電極４２を有する構成とした。
電極４０は、ｐ－ＧａＡｓコンタクト層３に接する層から順に、ＺｎドープＡｕ層、Ｔｉ層、Ａｕ層の順で配置した。ＺｎドープＡｕ層厚は０．１μｍ、Ｔｉ層は０．１μｍ、Ａｕ層は２．０μｍとした。
以上のようにして、図１１に示したのと同様の構造を有する接合型半導体素子１００を得た。
（実施例２～１１）
実施例２～１１では、放射状パターン８１の凹部の深さを、０．０２μｍ（実施例２）、０．０５μｍ（実施例３）、０．１μｍ（実施例４）、０．２μｍ（実施例５）、０．５μｍ（実施例６）、１．０μｍ（実施例７）、２．０μｍ（実施例８）、５．０μｍ（実施例９）、６．０μｍ（実施例１０）、１０μｍ（実施例１１）に変化させたこと以外は、実施例１と同様の手順で、図１１に示したのと同様の構造を有する接合型半導体素子１００を得た。
（評価）
実施例１～１１で得られた接合型半導体素子１００をダイシングによりチップ化し、電極に配線を行い、封止材を注入してパッケージングを行った。封止材を軟化するため、軟化点以上の温度まで熱を加えて注入を行った。また、注入後は室温まで封止材の温度を下げ、パッケージングを行なった。その時の、凹部８１の深さとチップ割れ率との関係を図２９に示す。
（実施例１２）
放射状パターン８１を高さ１μｍの複数の凸部からなる放射状パターンとしたこと以外は実施例１と同様のチップを作製し、実施例１と同様のパッケージングを行った。実施例１２では、チップ割れは発生しなかった。
（比較例１）
放射状パターン８１を形成しなかったこと以外は実施例１と同様のチップを作製し、実施例１と同様のパッケージングを行った。比較例１では、チップ割れが３５％発生した。
以上の結果、及び図２９に示した結果から明らかなように、接合面に放射状パターンを形成した実施例１～１２は、接合面に放射状パターンを形成しなかった比較例１よりも、温度の上昇・下降による剥離や破壊の発生を抑制できた。特に、凹部の深さが０．０２μｍ～５μｍでの結果が良かったことが分かる。また、実施例７と実施例１２との比較から、放射状パターンが凹部からなっていても、凸部からなっていても、同様に、温度の上昇・下降による剥離や破壊の発生を抑制できたことが分かる。
（実施例１３）
実施例１３では、以下の手順で、図２０に示す構造と同様の構造を有する接合型半導体素子を作製した。
まず、図１３に示したのと同様の、ｐ型ＧａＡｓ出発基板１とエピタキシャル層１０の間にエッチストップ層２を配し、エピタキシャル層１０がＬＥＤ構造を有するＬＥＤエピタキシャルウェーハ２００を準備した。
ＬＥＤエピタキシャルウェーハ２００として、図１３に示したように、ｐ型ＧａＡｓ基板１上に、ｐ－ＩｎＧａＰエッチストップ層２、ｐ－ＧａＡｓコンタクト層３、ｐ－ＡｌＧａＩｎＰクラッド層９、ｉ－ＡｌＧａＩｎＰ活性層５、ｎ－ＡｌＧａＩｎＰクラッド層９、ｎ－ＩｎＧａＰ中間層１１、ｎ－ＧａＰ窓層兼凹凸形成層４ａの順に形成したものを準備した。
次に、デバイス予定エリア・サイズに沿ってエピタキシャルウェーハ２００表面であるＧａＰ窓層兼凹凸形成層４ａに放射状パターンをフォトリソグラフィー法にて形成し、形成した放射状パターンに基づいて、塩素系プラズマを用いて、図１４に示したように、深さ１μｍ、幅１μｍの凹部８２からなる放射状パターン８１をドライエッチングにより形成した。得られた放射状パターン８１は、図４（Ｅ）に示したものと同様のパターンとした。
次に、放射状パターン８１を形成した窓層兼凹凸形成層４ａの表面である接合面８０に、図１５に示したように、厚さ２．０μｍのＢＣＢからなる接合層３０をスピンコートにより形成した。
次に、支持基板（被接合基板）２０としてサファイア基板を準備し、図１６に示すように、ＢＣＢ接合層３０を有するエピタキシャルウェーハ２００と支持基板２０とをＢＣＢ接合層３０を挟む形で対向させ、重ね合わせて３５０℃の温度、３００Ｎ／ｃｍ２の圧力で熱圧着により接合した。
接合後、アンモニア過水系エッチャントで出発基板（ＧａＡｓ）１を除去し、出発基板１除去後、ｐ－ＩｎＧａＰエッチングストップ層２を塩酸系エッチャントで除去し、ｐ－ＧａＡｓコンタクト層３を露出させた。これにより、図１７に示した、エピタキシャル層１０と支持基板２０とが接合層３０を介して接合された、接合型半導体素子１００が得られた。
次に、図１８に示したように、ｐ－ＧａＡｓコンタクト層３上に通電用の上部電極４０を形成し、電極４０以外の領域のｐ－ＧａＡｓコンタクト層３を硫酸過水等で除去した。
上部電極４０は、図２１に示すように、ボンディングパッド用の円形の電極４１を配置し、ボンディングパッド用の電極４１から延びた、電流取り出し用の枝電極４２を有する構成とした。
次に、エピタキシャル層１０の電極４０形成領域外の一部を切り欠き、図１９に示すように、ｎ－ＧａＰ窓層兼凹凸形成層４ａの一部を露出させた。
次に、図２０に示すように、露出させたｎ－ＧａＰ窓層兼凹凸形成層４ａの一部に下部電極５０を形成した。
上部電極４０は、ｐ－ＧａＡｓコンタクト層３に接する層から順に、ＺｎドープＡｕ層、Ｔｉ層、Ａｕ層の順で配置した。ＺｎドープＡｕ層厚は０．１μｍ、Ｔｉ層は０．１μｍ、Ａｕ層は２．０μｍとした。
下部電極５０は、ｎ－ＧａＰ窓層兼凹凸形成層４ａに接する層から順に、ＧｅドープＡｕ層、Ｎｉ層、Ｔｉ層、Ａｕ層の順で配置した。ＧｅドープＡｕ層厚は０．１μｍ、Ｎｉ層は０．１μｍ、Ｔｉ層は０．１μｍ、Ａｕ層は２．０μｍとした。
以上のようにして、図２０に示したのと同様の構造を有する接合型半導体素子１００を得た。
（評価）
実施例１３で得られた接合型半導体素子１００をダイシングによりチップ化し、電極に配線を行い、封止材を注入してパッケージングを行った。封止材を軟化するため、軟化点以上の温度まで熱を加えて注入を行った。また、注入後は室温まで封止材の温度を下げ、パッケージングを行なった。そして、チップ割れを調査したところチップ割れは発生しなかった。
（実施例１４）
放射状パターン８１を高さ１μｍの複数の凸部からなる放射状パターンとすること以外は実施例１３と同様のチップを作製し、実施例１３と同様のパッケージングを行った。実施例１４では、チップ割れは発生しなかった。
（比較例２）
放射状パターン８１を形成しなかったこと以外は実施例１３と同様のチップを作製し、実施例１３と同様のパッケージングを行った。比較例２では、チップ割れが３０％発生した。
以上の結果から明らかなように、接合面に放射状パターンを形成した実施例１３及び１４は、接合面に放射状パターンを形成しなかった比較例２よりも、温度の上昇・下降による剥離や破壊の発生を抑制できた。また、実施例１３と実施例１４との比較から、放射状パターンが凹部からなっていても、凸部からなっていても、同様に、温度の上昇・下降による剥離や破壊の発生を抑制できたことが分かる。
（実施例１５）
実施例１５では、以下の手順で、図２８に示した構造と同様の構造を有する接合型半導体素子を作製した。
まず、図２２に示したのと同様の、ｎ型ＩｎＰ出発基板１とエピタキシャル層１０の間にエッチストップ層２を配し、エピタキシャル層１０がＨＥＭＴ構造を有するＨＥＭＴエピタキシャルウェーハ２００を準備した。
ＨＥＭＴエピタキシャルウェーハ２００として、図２２に示したように、ｎ型ＩｎＰ出発基板１上に、ｎ＋－ＩｎＧａＡｓエッチストップ層２ａ及びｎ－ＩｎＰエッチストップ層２ｂからなるエッチストップ層２、ｎ＋－ＩｎＧａＡｓコンタクト層１２、ｎ＋－ＩｎＡｌＡｓ層１３、ｉ－ＩｎＡｌＡｓ層１４、ｉ－ＩｎＰエッチストップ層１５、Ｓｉデルタドープ層１６ｂ及びこれを間に挟む２層のｉ－ＩｎＡｌＡｓ層１６ａを含むｉ－ＩｎＡｌＡｓ含有層１６、ｉ－ＩｎＧａＡｓ層７、ｉ－ＩｎＡｌＡｓ凹凸形成層８の順に形成したものを準備した。
次に、デバイス予定エリア・サイズに沿ってエピタキシャルウェーハ２００の表面であるｉ－ＩｎＡｌＡｓ凹凸形成層８に図２に示したのと同様の放射状パターンをフォトリソグラフィー法にて形成し、形成したパターンに基づき、塩素系プラズマを用いて、図２３に示したように、深さ１μｍ、幅１μｍの複数の凹部８２からなる放射状パターン８１をドライエッチングにより形成した。得られた放射状パターン８１は、図２に示したものと同様のパターンとした。
次に、放射状パターン８１を形成した凹凸形成層８の表面である接合面８０に、図２４に示したように厚さ２．０μｍのＢＣＢからなる接合層３０をスピンコートにより形成した。
次に、支持基板（被接合基板）としてシリコンウェーハを準備し、図２５に示すように、ＢＣＢ接合層３０を有するエピタキシャルウェーハ２００と支持基板２０とをＢＣＢ接合層３０を挟む形で対向させ、重ね合わせて３５０℃の温度、３００Ｎ／ｃｍ２の圧力で熱圧着により接合した。
接合後、塩酸水にて出発基板（ＩｎＰ）１を除去し、出発基板１除去後、ｎ＋－ＩｎＧａＡｓエッチングストップ層２ａをリン酸過水にて除去し、ついでｎ＋－ＩｎＰエッチングストップ層２ｂを塩酸水で除去して、ｎ＋－ＩｎＧａＡｓ層１２を露出させた。これにより、図２６に示した、エピタキシャル層１０と支持基板２０とが接合層３０を介して接合された、接合型半導体素子１００が得られた。
次に、フォトリソグラフィー法により、エピタキシャル層１０のｎ＋－ＩｎＧａＡｓ層１２側に、ゲート領域に対応する部分が開口したレジストパターンを形成した。このレジストパターンをマスクとして、燐酸過水にてｎ＋－ＩｎＧａＡｓ層１２からｉ－ＩｎＡｌＡｓ層１４までのうち、レジストパターンの開口部に対応する部分を除去した。次いで、塩酸水にてＩｎＰ層１５の一部を除去して、ＩｎＰ１５の下層であるｉ－ＩｎＡｌＡｓ層１６ａを露出させた後、レジストを剥離した。
次に、ＳｉＮｘ（０＜ｘ≦２）層１８をｎ＋－ＩｎＧａＡｓ層１２上のゲート領域及びその周辺に対応する部分に１００ｎｍ堆積した。次いで、ドレイン領域、ソース領域、ゲート領域が開口したレジストパターンをフォトリソグラフィー法にて形成し、弗酸含有液でパターニング後、レジストを剥離した。より具体的には、フォトリソグラフィーにて図２７に示した所望のパターン３００を形成し、電極材料を蒸着後、リフトオフを行って、図２８に示したように、ソース電極４４、ドレイン電極４５、ゲート電極４３を一括で形成した。電極の構造は、Ｐｔ層０．１μｍ、Ｔｉ層０．１μｍ、Ａｕ層１．０μｍをそれぞれ積層したものとした。
以上のようにして、図２８に示した、ゲート領域１０１、ソース領域１０２及びドレイン領域１０３を含む、エピタキシャル層がＨＥＭＴ構造を有する接合型半導体素子１００を得た。
（評価）
実施例１５で得られた接合型半導体素子１００をダイシングによりチップ化し、電極に配線を行い、封止材を注入してパッケージングを行った。封止材を軟化するため、軟化点以上の温度まで熱を加えて注入を行った。また、注入後は室温まで封止材の温度を下げ、パッケージングを行なった。そして、チップ割れを調査したところチップ割れは発生しなかった。
（実施例１６）
放射状パターン８１を高さ１μｍの複数の凸部からなる放射状パターンとすること以外は実施例１５と同様のチップを作製し、実施例１５と同様のパッケージングを行った。実施例１６では、チップ割れは発生しなかった。
（比較例３）
放射状パターン８１を形成しなかったこと以外は実施例１５と同様のチップを作製し、実施例１５と同様のパッケージングを行った。比較例３では、チップ割れが３０％発生した。
以上の結果から明らかなように、接合面に放射状パターンを形成した実施例１５及び１６は、接合面に放射状パターンを形成しなかった比較例３よりも、温度の上昇・下降による剥離や破壊の発生を抑制できた。また、実施例１５と実施例１６との比較から、放射状パターンが凹部からなっていても、凸部からなっていても、同様に、温度の上昇・下降による剥離や破壊の発生を抑制できたことが分かる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…出発基板、 ２…エッチストップ層、 ２ａ…ｎ＋－ＩｎＧａＡｓエッチストップ層、 ２ｂ…ｎ＋－ＩｎＰエッチストップ層、 ３…コンタクト層、 ４…ウィンドウ層、 ４ａ…窓層兼凹凸形成層、 ５…エミッタ層（活性層）、 ６…ベース層、 ７…ＢＳＦ層、 ８…凹凸形成層、 ９…クラッド層、 １０…エピタキシャル層、 １１…中間層、 １２…ｎ＋－ＩｎＧａＡｓコンタクト層、 １３…ｎ＋－ＩｎＡｌＡｓ層、 １４…ｉ－ＩｎＡｌＡｓ層、 １５…ｉ－ＩｎＰエッチストップ層、 １６…ｉ－ＩｎＡｌＡｓ含有層、 １６ａ…ｉ－ＩｎＡｌＡｓ層、 １６ｂ…Ｓｉデルタドープ層、 １７…ｉ－ＩｎＧａＡｓ層、 １８…ＳｉＮｘ層、 ２０…支持基板、 ３０…接合層（ＢＣＢ接合層）、 ３１及び３２…接合金属膜、 ４０…電極（上部電極）、 ４１…ボンディングパッド用の電極、 ４２…枝電極、 ４３…ゲート電極、 ４４…ソース電極、 ４５…ドレイン電極、 ５０…下部電極、 ８０…接合面、 ８１…放射状パターン、 ８２…凹部、 ８３…パターンの中心、 １００…接合型半導体素子、 １０１…ゲート領域、 １０２…ソース領域、 １０３…ドレイン領域、 ２００…エピタキシャルウェーハ、 ３００…パターン。
ＨＥＭＴエピタキシャルウェーハ２００として、図２２に示したように、ｎ型ＩｎＰ出発基板１上に、ｎ＋－ＩｎＧａＡｓエッチストップ層２ａ及びｎ－ＩｎＰエッチストップ層２ｂからなるエッチストップ層２、ｎ＋－ＩｎＧａＡｓコンタクト層１２、ｎ＋－ＩｎＡｌＡｓ層１３、ｉ－ＩｎＡｌＡｓ層１４、ｉ－ＩｎＰエッチストップ層１５、Ｓｉデルタドープ層１６ｂ及びこれを間に挟む２層のｉ－ＩｎＡｌＡｓ層１６ａを含むｉ－ＩｎＡｌＡｓ含有層１６、ｉ－ＩｎＧａＡｓ層１７、ｉ－ＩｎＡｌＡｓ凹凸形成層８の順に形成したものを準備した。

Claims (12)

  1. エピタキシャル層と該エピタキシャル層とは異なる材料の支持基板とが接合された接合型半導体素子であって、
    前記エピタキシャル層及び前記支持基板の何れか一方が、接合面に任意の点を中心として放射状に広がっている凹部または凸部からなる放射状パターンを有するものであることを特徴とする接合型半導体素子。
  2. 前記放射状パターンの前記凹部の深さまたは前記凸部の高さＨが０．０２μｍ以上５μｍ以下のものであることを特徴とする請求項１に記載の接合型半導体素子。
  3. 前記放射状パターンの前記凹部または前記凸部は、前記中心から遠ざかる方向において、連続的または離散的に延びていることを特徴とする請求項１または２に記載の接合型半導体素子。
  4. 前記放射状パターンは、前記エピタキシャル層側に設けられていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の接合型半導体素子。
  5. 前記支持基板が、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ２からなる群より選択されるいずれかの材料を含み、
    前記支持基板は、結晶構造または非晶質の構造を有する前記材料を含むものであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の接合型半導体素子。
  6. 前記エピタキシャル層が金属膜または熱硬化型樹脂を介して前記支持基板に接合されたものであることを特徴とする請求項１乃至請求項５のいずれか１項に記載の接合型半導体素子。
  7. エピタキシャル層と、前記エピタキシャル層とは異なる材料の支持基板とが接合された接合型半導体素子の製造方法であって、
    前記エピタキシャル層の接合面及び前記支持基板の接合面の何れか一方に、任意の点を中心として放射状に広がる凹部または凸部からなる放射状パターンを設け、
    前記エピタキシャル層の前記接合面と前記支持基板の前記接合面とを向き合わせて、前記エピタキシャル層を前記支持基板に接合することを特徴とする接合型半導体素子の製造方法。
  8. 前記凹部の深さまたは前記凸部の高さＨが０．０２μｍ以上５μｍ以下である前記放射状パターンを設けることを特徴とする請求項７に記載の接合型半導体素子の製造方法。
  9. 前記中心から遠ざかる方向において連続的または離散的に延びる前記凹部または前記凸部を設けることを特徴とする請求項７または８に記載の接合型半導体素子の製造方法。
  10. 前記放射状パターンを前記エピタキシャル層側に設けることを特徴とする請求項７乃至請求項９のいずれか１項に記載の接合型半導体素子の製造方法。
  11. 前記エピタキシャル層の出発基板及び前記支持基板として、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ２からなる群より選択されるいずれかの材料を含むものを用い、
    前記エピタキシャル層の前記出発基板として、結晶構造を有する前記材料を含むものを用い、
    前記支持基板として、結晶構造または非晶質の構造を有する前記材料を含むものを用いることを特徴とする請求項７乃至請求項１０のいずれか１項に記載の接合型半導体素子の製造方法。
  12. 前記エピタキシャル層を、金属膜または熱硬化型樹脂を介して前記支持基板に接合することを特徴とする請求項７乃至請求項１１のいずれか１項に記載の接合型半導体素子の製造方法。
JP2020115608A 2020-07-03 2020-07-03 接合型半導体素子及び接合型半導体素子の製造方法 Active JP7413941B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2020115608A JP7413941B2 (ja) 2020-07-03 2020-07-03 接合型半導体素子及び接合型半導体素子の製造方法
EP21834175.8A EP4177971A4 (en) 2020-07-03 2021-06-08 LINKED SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING LINKED SEMICONDUCTOR ELEMENT
US17/928,307 US20230215976A1 (en) 2020-07-03 2021-06-08 Bonded semiconductor device and method for manufacturing bonded semiconductor device
PCT/JP2021/021656 WO2022004293A1 (ja) 2020-07-03 2021-06-08 接合型半導体素子及び接合型半導体素子の製造方法
CN202180042491.4A CN115917766A (zh) 2020-07-03 2021-06-08 接合型半导体元件及接合型半导体元件的制造方法
TW110122006A TWI894292B (zh) 2020-07-03 2021-06-17 接合型半導體元件及接合型半導體元件之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020115608A JP7413941B2 (ja) 2020-07-03 2020-07-03 接合型半導体素子及び接合型半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2022013203A true JP2022013203A (ja) 2022-01-18
JP7413941B2 JP7413941B2 (ja) 2024-01-16

Family

ID=79315197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020115608A Active JP7413941B2 (ja) 2020-07-03 2020-07-03 接合型半導体素子及び接合型半導体素子の製造方法

Country Status (6)

Country Link
US (1) US20230215976A1 (ja)
EP (1) EP4177971A4 (ja)
JP (1) JP7413941B2 (ja)
CN (1) CN115917766A (ja)
TW (1) TWI894292B (ja)
WO (1) WO2022004293A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023135340A (ja) * 2022-03-15 2023-09-28 信越半導体株式会社 接合型ウェーハの製造方法
WO2024080013A1 (ja) 2022-10-12 2024-04-18 信越半導体株式会社 接合ウェーハの接合不良部除去方法及び接合ウェーハの製造方法
WO2024111396A1 (ja) 2022-11-24 2024-05-30 信越半導体株式会社 マイクロｌｅｄ構造体及びその製造方法
WO2024116553A1 (ja) 2022-11-29 2024-06-06 信越半導体株式会社 マイクロｌｅｄ素子

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7354943B2 (ja) * 2020-07-03 2023-10-03 信越半導体株式会社 接合型半導体受光素子及び接合型半導体受光素子の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130283A (ja) * 1993-10-29 1995-05-19 Agency Of Ind Science & Technol 電子放出素子およびその製造方法
JPH07153993A (ja) * 1993-11-29 1995-06-16 Daido Steel Co Ltd 発光ダイオード
JP2002033475A (ja) * 2000-07-13 2002-01-31 Nippon Telegr & Teleph Corp <Ntt> 半導体デバイスの特性制御方法
US20050272222A1 (en) * 2004-06-04 2005-12-08 Interuniversitair Microelektronica Centrum (Imec) Method for the manufacture of electronic devices on substrates and devices related thereto
JP2009156781A (ja) * 2007-12-27 2009-07-16 Univ Of Tokushima 放射線検出器
JP2010114203A (ja) * 2008-11-05 2010-05-20 Showa Denko Kk 化合物半導体製造装置、化合物半導体の製造方法、および化合物半導体製造用治具
JP2011159657A (ja) * 2010-01-29 2011-08-18 Toyota Motor Corp Ｓｏｉウェハの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10158754A1 (de) * 2001-11-30 2003-06-18 Osram Opto Semiconductors Gmbh Lichtemittierendes Halbleiderbauelement
TWI330413B (en) 2005-01-25 2010-09-11 Epistar Corp A light-emitting device
JP4759357B2 (ja) * 2005-09-28 2011-08-31 日立アプライアンス株式会社 Ｌｅｄ光源モジュール
KR100736623B1 (ko) * 2006-05-08 2007-07-09 엘지전자 주식회사 수직형 발광 소자 및 그 제조방법
KR100786091B1 (ko) * 2006-06-08 2007-12-18 엘지전자 주식회사 수평형 발광 소자 및 그 제조방법
JP2008066554A (ja) * 2006-09-08 2008-03-21 Sanken Electric Co Ltd 半導体発光素子
EP2190023A1 (fr) * 2008-11-19 2010-05-26 Université de Neuchâtel Dispositif photoéléctrique à jonctions multiples et son procédé de réalisation
JP2010192645A (ja) * 2009-02-18 2010-09-02 Toshiba Corp 半導体発光素子及びその製造方法
KR100986397B1 (ko) * 2010-02-08 2010-10-08 엘지이노텍 주식회사 발광 장치
US9103527B2 (en) * 2010-11-18 2015-08-11 Nec Corporation Light source unit and projection display device with the same
TW201238086A (en) * 2011-03-03 2012-09-16 Lextar Electronics Corp Chip package structure
WO2012149514A2 (en) * 2011-04-29 2012-11-01 Amberwave, Inc. Thin film solder bond
JP2013120824A (ja) * 2011-12-07 2013-06-17 Citizen Holdings Co Ltd 発光デバイス
US8981534B2 (en) * 2012-09-14 2015-03-17 Tsmc Solid State Lighting Ltd. Pre-cutting a back side of a silicon substrate for growing better III-V group compound layer on a front side of the substrate
JP6405338B2 (ja) * 2016-05-30 2018-10-17 矢崎総業株式会社 車両表示装置用装飾部品、及び、車両表示装置
KR20170142688A (ko) * 2016-06-20 2017-12-28 주식회사 서한라이텍 직하 방식 백라이트유닛용 도광판 및 그 도광판용 수지조성물
DE112019002037B4 (de) * 2018-04-19 2024-05-08 Dowa Electronics Materials Co., Ltd. Lichtemittierende Halbleiterelemente und Verfahren zu deren Herstellung
KR102609418B1 (ko) * 2018-06-29 2023-12-06 삼성디스플레이 주식회사 표시 패널, 이를 포함하는 전자 장치, 및 표시 패널의 제조 방법
US20210226078A1 (en) * 2020-01-22 2021-07-22 Solaero Technologies Corp. Multijunction solar cells for low temperature operation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130283A (ja) * 1993-10-29 1995-05-19 Agency Of Ind Science & Technol 電子放出素子およびその製造方法
JPH07153993A (ja) * 1993-11-29 1995-06-16 Daido Steel Co Ltd 発光ダイオード
JP2002033475A (ja) * 2000-07-13 2002-01-31 Nippon Telegr & Teleph Corp <Ntt> 半導体デバイスの特性制御方法
US20050272222A1 (en) * 2004-06-04 2005-12-08 Interuniversitair Microelektronica Centrum (Imec) Method for the manufacture of electronic devices on substrates and devices related thereto
JP2009156781A (ja) * 2007-12-27 2009-07-16 Univ Of Tokushima 放射線検出器
JP2010114203A (ja) * 2008-11-05 2010-05-20 Showa Denko Kk 化合物半導体製造装置、化合物半導体の製造方法、および化合物半導体製造用治具
JP2011159657A (ja) * 2010-01-29 2011-08-18 Toyota Motor Corp Ｓｏｉウェハの製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023135340A (ja) * 2022-03-15 2023-09-28 信越半導体株式会社 接合型ウェーハの製造方法
JP7711612B2 (ja) 2022-03-15 2025-07-23 信越半導体株式会社 接合型ウェーハの製造方法
WO2024080013A1 (ja) 2022-10-12 2024-04-18 信越半導体株式会社 接合ウェーハの接合不良部除去方法及び接合ウェーハの製造方法
WO2024111396A1 (ja) 2022-11-24 2024-05-30 信越半導体株式会社 マイクロｌｅｄ構造体及びその製造方法
EP4625502A1 (en) 2022-11-24 2025-10-01 Shin-Etsu Handotai Co., Ltd. Micro-led structural body and manufacturing method for same
WO2024116553A1 (ja) 2022-11-29 2024-06-06 信越半導体株式会社 マイクロｌｅｄ素子
EP4629296A1 (en) 2022-11-29 2025-10-08 Shin-Etsu Handotai Co., Ltd. Micro-led element

Also Published As

Publication number Publication date
JP7413941B2 (ja) 2024-01-16
TWI894292B (zh) 2025-08-21
WO2022004293A1 (ja) 2022-01-06
EP4177971A4 (en) 2024-10-16
US20230215976A1 (en) 2023-07-06
EP4177971A1 (en) 2023-05-10
CN115917766A (zh) 2023-04-04
TW202207486A (zh) 2022-02-16

Similar Documents

Publication Publication Date Title
JP7413941B2 (ja) 接合型半導体素子及び接合型半導体素子の製造方法
KR102239715B1 (ko) 마이크로 발광 다이오드 소자 및 그 제조방법
JP3520270B2 (ja) 発光ダイオードとその製造方法
US7842547B2 (en) Laser lift-off of sapphire from a nitride flip-chip
EP2157623B1 (en) Semiconductor light emitting element and method for manufacturing the same
JP4771510B2 (ja) 半導体層の製造方法及び基板の製造方法
US8536598B2 (en) Semiconductor light emitting device and fabrication method for the same
CN118160065A (zh) 接合型半导体晶圆的制造方法
US12438101B2 (en) Bonded semiconductor light-receiving device and method for manufacturing bonded semiconductor light-receiving device
TW201727939A (zh) 發光元件及製造方法
KR101745263B1 (ko) 투명필름을 구비한 ｌｅｄ 모듈의 제조방법
JP7087693B2 (ja) 発光素子及びその製造方法
CN120077767A (zh) 微型led用接合型晶圆的制造方法
KR100629210B1 (ko) 수직형 발광 다이오드 및 그 제조 방법
KR20060134491A (ko) 질화물 반도체 발광 다이오드 및 그 제조 방법
TWI913280B (zh) 接合型半導體受光元件及接合型半導體受光元件之製造方法
US20240347668A1 (en) Temporarily bonded wafer and method for manufacturing the wafer
JP4666158B2 (ja) 半導体発光素子の製造方法
JP2002083997A (ja) 半導体発光素子及びその製造方法
JP2007116065A (ja) 発光素子および発光素子の製造方法
KR20060134489A (ko) 질화물 반도체 발광 다이오드 및 그의 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210608

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231016

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231211

R150 Certificate of patent or registration of utility model

Ref document number: 7413941

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150