JP2022013255A - 接合型半導体ウェーハの製造方法及び接合型半導体素子の製造方法 - Google Patents

Abstract

【課題】製造コストを低減することができる接合型半導体ウェーハの製造方法、及び製造コストを低減することができる接合型半導体素子の製造方法を提供すること。【解決手段】出発基板上に犠牲層をエピタキシャル成長する工程と、犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、選択エッチング法にて化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、トレンチの表面及び犠牲層の露出部に保護膜を形成する工程と、犠牲層を覆う保護膜の一部を開口して、保護膜に開口部を形成する工程と、化合物半導体機能層と異なる材料の支持基板を接合材を介して化合物半導体機能層に接合する工程と、保護膜の開口部からエッチング液を供給し犠牲層をエッチングすることで、出発基板と化合物半導体機能層とを分離する工程とを有することを特徴とする接合型半導体ウェーハの製造方法。【選択図】図６

Description

本発明は、接合型半導体ウェーハの製造方法及び接合型半導体素子の製造方法に関する。

化合物半導体の持つ特性と他の機能性基板とを接合することにより得られる新規機能性基板としての接合型半導体素子が各種提案されている。

ＩｏＴ用センサーでは、駆動基板を有するシリコン基板上に、受電源として太陽電池（ＰＶ）を、信号受信部としてフォトダイオード（ＰＤ）を、信号発信部としてレーザーダイオード（ＬＤ）や発光ダイオード（ＬＥＤ）を実装して機能性チップが実現できる。

発光ダイオードにおいては、シリコン基板に金属接合で発光層を接合したＬＥＤが、あるいは透明なサファイア基板に透明接着剤で発光層を接合したＬＥＤが提案されている。

いずれの構造においても、線膨脹係数や屈折率など、異なる物性を有する材料同士を接合し、実現している特徴がある。

異種材料同士を接合する際、物性値が異なる事から熱設計・光学設計の点において、制約が大きくなる。光学素子を作製する場合、支持基板と半導体層の物性の差異は、屈折率の差異となって現れ、接合界面において、大きな全反射角となって出現し、光学設計の制約を増やすことになる。

全反射角を減らすため、屈折率差が少ない材料に変更することは可能ではあるが、その結果として、光吸収係数が大きく、光透過が起きないため、光学設計ができない材料となる場合が生じる。

そのため、半導体と支持基板との間に反射膜を設けて、支持基板がいかなる光学特性であっても、接合界面で光反射を起こさせることにより、光学設計の自由度を増やすチップ構造が提案されている。

接合界面に金属反射膜を設け、接合を実現する方法は光学設計の自由度を増やし、かつ、機械強度の強い基板と置き換えることにより、機械強度を増やすという利点がある。しかし、その一方で、接合後、半導体機能層をエピタキシャル成長するために使用した出発基板は全溶解し、除去される。

出発基板をエッチングすることはＩｎＰやＧａＡｓでは容易ではあるが、出発基板は一度の接合でエッチングにより失われる。

出発基板として用いられるＩｎＰ基板やＧａＡｓ基板は移載した支持基板より、高価であり、材料費として１０～２０％程度を占める。そのため、出発基板を全溶解し除去する方策には、ウェーハの製造コストが増加してしまうという問題があった。

特開平９－６３９５１号公報 特開２００１－１０２６６８号公報 特開２０１７－２２８５６９号公報 特開２００５－７２４２２号公報

本発明は、上記問題を解決するためになされたものであり、製造コストを低減することができる接合型半導体ウェーハの製造方法、及び製造コストを低減することができる接合型半導体素子の製造方法を提供することを目的とする。

上記目的を達成するために、本発明では、接合型半導体ウェーハの製造方法であって、
出発基板上に犠牲層をエピタキシャル成長する工程と、
前記犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、
選択エッチング法にて前記化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、
前記トレンチの表面及び前記犠牲層の露出部に保護膜を形成する工程と、
前記犠牲層を覆う前記保護膜の一部を開口して、前記保護膜に開口部を形成する工程と、
前記化合物半導体機能層と異なる材料の支持基板を接合材を介して前記化合物半導体機能層に接合する工程と、
前記開口部からエッチング液を供給し前記犠牲層をエッチングすることで、前記出発基板と前記化合物半導体機能層とを分離する工程と
を有することを特徴とする接合型半導体ウェーハの製造方法を提供する。

このような製造方法であれば、化合物半導体機能層と支持基板との接合前に化合物半導体機能層に犠牲層が露出するようにトレンチ部を形成し、そのトレンチの表面及び犠牲層の露出部に保護膜を形成し、更に犠牲層を覆う保護膜の一部を開口することで、犠牲層の選択エッチングを可能とする開口部を形成し、この開口部からエッチング液を供給して犠牲層のエッチングを行うことで、出発基板をエッチングすることなく出発基板と化合物半導体機能層とを分離できるので、出発基板の再利用が可能となることから、製造コストを大幅に低減することができる。

例えば、前記出発基板としてＩｎＰからなる基板を用いることができ、前記化合物半導体機能層として、厚さ０．１μｍ以上のＩｎ_ｘ（Ｇａ_ｙＡｌ_１－ｙ）_１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）の層と、厚さ０．１μｍ以上のＩｎＰからなる層とを含むものをエピタキシャル成長することができる。

このような製造方法であれば、より高価なＩｎＰ基板を再利用できるのでより製造コストを低減することができる。

例えば、前記支持基板として、ＡｌＮ、Ａｌ_２Ｏ_３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ_２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を用いることができる。

支持基板として上記のものを好適に用いることができる。

例えば、前記接合材として、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも一種類以上の金属を含むものを用いることができる。

接合材として上記のものを好適に用いることができる。

また、本発明では、接合型半導体素子の製造方法であって、
本発明の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、
前記接合型半導体ウェーハを前記トレンチに沿って分割して、接合型半導体素子を得ることを特徴とする接合型半導体素子の製造方法を提供する。

このような製造方法であれば、本発明の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、これをトレンチに沿って分割して接合型半導体素子を得るので、出発基板の再利用が可能となることから、接合型半導体素子の製造コストを大幅に低減することができる。

以上のように、本発明の接合型半導体ウェーハの製造方法であれば、高価であり、製造コストに占める割合が大きい出発基板を再利用することができるので、製造コストを大幅に低減して、接合型半導体ウェーハを製造することができる。

また、本発明の接合型半導体素子の製造方法であれば、高価であり、製造コストに占める割合が大きい出発基板を再利用することができるので、製造コストを大幅に低減して、接合型半導体素子を製造することができる。

本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例で得られる接合型半導体ウェーハを示す概略断面図である。 本発明の接合型半導体素子の製造方法で得られる接合型半導体素子を示す概略断面図である。 比較例で得られた受光素子を示す概略断面図である。 比較例を基準とした、実施例の相対材料費を示すグラフである。 実施例及び比較例の不良率を示すグラフである。

上述のように、製造コストを低減することができる接合型半導体ウェーハの製造方法、及び製造コストを低減することができる接合型半導体素子の製造方法の開発が求められていた。

本発明者らは、上記課題について鋭意検討を重ねた結果、化合物半導体機能層と支持基板との接合前にエピタキシャルウェーハの化合物半導体機能層に犠牲層が露出するようにトレンチ部を形成し、そのトレンチの表面及び犠牲層の露出部に保護膜を形成し、更に犠牲層を覆う保護膜の一部を開口することで、犠牲層の選択エッチングを可能とする開口部を形成し、この開口部からエッチング液を供給して犠牲層のエッチングを行うことで、出発基板をエッチングすることなく出発基板と化合物半導体機能層とを分離でき、出発基板の再利用が可能となることを見出し、本発明を完成させた。

即ち、本発明は、接合型半導体ウェーハの製造方法であって、
出発基板上に犠牲層をエピタキシャル成長する工程と、
前記犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、
選択エッチング法にて前記化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、
前記トレンチの表面及び前記犠牲層の露出部に保護膜を形成する工程と、
前記犠牲層を覆う前記保護膜の一部を開口して、前記保護膜に開口部を形成する工程と、
前記化合物半導体機能層と異なる材料の支持基板を接合材を介して前記化合物半導体機能層に接合する工程と、
前記開口部からエッチング液を供給し前記犠牲層をエッチングすることで、前記出発基板と前記化合物半導体機能層とを分離する工程と
を有することを特徴とする接合型半導体ウェーハの製造方法である。

また、本発明は、接合型半導体素子の製造方法であって、
本発明の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、
前記接合型半導体ウェーハを前記トレンチに沿って分割して、接合型半導体素子を得ることを特徴とする接合型半導体素子の製造方法である。

なお、特許文献１には、化合物半導体基板上にエッチング除去層を形成し、その上に化合物半導体接着層を形成し、この化合物半導体接着層をシリコン基板上に接着し、その後、エッチング除去層をエッチングにより除去し、次いで化合物半導体接着層上にデバイス形成層を形成する、半導体基板の製造方法が開示されている。しかしながら、特許文献１には、デバイス形成層にトレンチを形成することは開示されていない。また、特許文献１では、エッチング除去層を除去した後に、デバイス形成層を形成している。そして、特許文献１では、化合物半導体（化合物半導体接着層）をシリコン基板に直接接着している。

また、特許文献２には、エピタキシャル成長により得られた層同士を接合後、一方の層の下に設けられたＡｌ_ｙＧａ_１－ｙＡｓ層をエッチングして、エピタキシャル層と出発基板とを分離する方法が開示されている。しかしながら、特許文献２には、エピタキシャル層と支持基板であるシリコン基板とを直接接合している。

また、特許文献３には、ヒートシンク機能を有する基板がアバランシェフォトダイオード（ＡＰＤ）メサに接着層を介して接合されたアバランシェフォトダイオードが開示されている。しかしながら、引用文献３では、ＡＰＤのメサが上に形成された基板、すなわち出発基板を残置させている。

また、特許文献４には、基材部とエピタキシャル層との間にエッチストップ層を有する半導体素子から基材部とエピタキシャル層とを分離する半導体素子のエピタキシャル層分離方法が記載されている。しかしながら、特許文献４に開示された方法では、エピタキシャル層ではなく、基材部の一部を裏面側からエッチストップ層に到達するまで選択的にエッチングして、少なくとも１つのエッチング窓を開けている。

以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。

＜接合型半導体ウェーハの製造方法＞
本発明の接合型半導体ウェーハの製造方法は、
出発基板上に犠牲層をエピタキシャル成長する工程と、
犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、
選択エッチング法にて化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、
トレンチの表面及び犠牲層の露出部に保護膜を形成する工程と、
犠牲層を覆う保護膜の一部を開口して、保護膜に開口部を形成する工程と、
化合物半導体機能層と異なる材料の支持基板を接合材を介して化合物半導体機能層に接合する工程と、
保護膜の開口部からエッチング液を供給し犠牲層をエッチングすることで、出発基板と化合物半導体機能層とを分離する工程と
を有することを特徴とする。

以下、各工程を順に説明する。

［出発基板上に犠牲層をエピタキシャル成長する工程］
まず、出発基板上に犠牲層をエピタキシャル成長する。
出発基板としては、犠牲層及び化合物半導体機能層をその上にエピタキシャル成長できるものであれば、特に限定されない。

本発明の接合型半導体ウェーハの製造方法では、出発基板を再利用することができるので、より高価で高品質のＩｎＰ基板を支持基板として用いたとしても、製造コストをより低減できる。

犠牲層としては、出発基板をエッチングしないエッチング液でエッチングできるものを用いることができる。犠牲層としては、例えば、厚さ０．３μｍのｉ－Ｉｎ_ｘＧａ_１－ｘＡｓ_ｚＰ_１－ｚ（０．４≦ｘ≦０．６、０．８≦ｚ≦１）の層を用いることができる。

［犠牲層上に化合物半導体機能層をエピタキシャル成長する工程］
次に、犠牲層上に化合物半導体機能層をエピタキシャル成長する。
エピタキシャル成長させる化合物半導体機能層は、半導体素子において目的の機能を果たせるものであれば特に限定されない。例えば、化合物半導体機能層として、厚さ０．１μｍ以上のＩｎ_ｘ（Ｇａ_ｙＡｌ_１－ｙ）_１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）の層と、厚さ０．１μｍ以上のＩｎＰからなる層とを含むものをエピタキシャル成長することができる。

［トレンチを形成する工程］
次に、選択エッチング法にて前記化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する。ここで形成するトレンチは、デバイス予定エリアのサイズに沿って形成することできる。このようにトレンチを形成した場合、後工程において、製造した接合型半導体ウェーハをトレンチに沿って分割することにより、接合型半導体素子を容易に製造できる。

トレンチ形成は、ウェットエッチング、ドライエッチングいずれの方法も可能である。

ウェットエッチングの場合は、フォトリソグラフィーによりレジストパターンを形成後、レジストパターンに沿って化合物半導体機能層を構成する各層を選択エッチングすることで、トレンチを形成することができる。具体例は、後段の実施形態において説明する。

ドライエッチングの場合は、Ｃｌ_２等の塩素系ガスとＡｒ等のプラズマ安定化ガスとを混合した雰囲気にてガスエッチングすることによりエッチングが可能である。ドライエッチングを選択した場合、トレンチ側壁形状に凹凸が生じないという利点があるが、エッチング選択性が低いため、犠牲層で自動的にエッチングを止めることが難しい、そのため、犠牲層の厚さはウェットエッチングの場合と比べて厚くする必要があり、０．３μｍ以上にするのが好ましい。

［保護膜を形成する工程］
次に、トレンチの表面及び犠牲層の露出部に保護膜を形成する。保護膜形成はゾルゲル法、ディップ法、ＲＦ－ＥＢ、スパッタ、ＣＶＤ等、保護膜を成膜出来るのであればどのような方法でも選択可能であるが、例えば、ＴＥＯＳとＯ_２を組み合わせた材料系にてｐ－ＣＶＤ法を用いてＳｉＯ_２膜を形成することができる。ＴＥＯＳ系ＳｉＯ_２はカバレッジ被覆性が良好のため、トレンチ側壁部に凹凸が存在しても良好に被覆するため、保護膜形成手法として好適である。ＳｉＯ_２保護膜の厚さは例えば０．３μｍとすることができる。

［保護膜に開口部を形成する工程］
次に、犠牲層を覆う保護膜の一部を開口して、保護膜に開口部を形成する。保護膜の開口部は、例えば、フォトリソグラフィー法により、保護層の表面にレジストマスクとしてのレジストパターンを形成し、このレジストマスクを用いて犠牲層を覆う保護膜の一部を開口し、開口部（開口パターン）を形成することができる。

開口パターンエッチングに例えばフッ酸系エッチャントを用いることができる。ただ、開口エッチングはウェットエッチングに限らない。ドライエッチングの場合は、フッ素系ガス（ＮＦ_３、ＳＦ_６等）を用いても同様の結果が得られる。

［接合する工程］
次に、化合物半導体機能層と異なる材料の支持基板を接合材を介して化合物半導体機能層に接合する。

接合する支持基板は、特に限定されない。支持基板としては、ＡｌＮ、Ａｌ_２Ｏ_３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ_２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を用いることができる。本発明では、支持基板として上記のものを好適に用いることができる。

出発基板よりも機械的強度に優れた支持基板を用いることが好ましい。

用いる接合材は、特に限定されない。例えば、接合材として、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも一種類以上の金属を含むものを用いることができる。すなわち、上記一種類以上の金属を含む接合材層により、化合物半導体機能層と支持基板とを接合することができる。

接合材層は、複数層の接続金属層から構成されていても良い。例えば、化合物半導体機能層側及び支持基板側にそれぞれ接続金属層を設け、これらの接続金属層を熱圧着して接合してもよい。

接合温度は３５０℃以上が好ましい。また、接合圧力部は５０Ｎ／ｃｍ^２以上で接合することが好適である。前記条件は接合強度を十分に得るために好適な条件であり、この条件に限定されるものではない。

以上のような接合により、支持基板と化合物半導体機能層とが接合材を介して接合された接合ウェーハを得ることができる。

［犠牲層をエッチングすることで、出発基板と化合物半導体機能層とを分離する工程］
次に、保護膜の開口部からエッチング液を供給し犠牲層をエッチングすることで、出発基板と化合物半導体機能層とを分離する。

用いるエッチング液は、犠牲層を選択エッチングできるものであれば、特に限定されない。また、保護膜の開口部からのエッチング液の供給の具体的な方法は、特に限定されない。

この選択エッチングにより、接合ウェーハから出発基板を分離できる。分離した出発基板は、別のエピタキシャルウェーハ作製のために再利用することができる。

［その他の工程］
本発明の接合型半導体ウェーハの製造方法は、以上の工程以外の工程を含むこともできる。具体例は、後段に示す実施形態を参照されたい。

＜接合型半導体素子の製造方法＞
本発明の接合型半導体素子の製造方法は、
本発明の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、
接合型半導体ウェーハを上記トレンチに沿って分割して、接合型半導体素子を得ることを特徴とする。

分割の具体的な方法は特に限定されないが、例えばダイシングやスクライブ／ブレーキング法などによって、接合型半導体ウェーハを分割することができる。

次に、図１～図１１を参照しながら、本発明の接合型半導体ウェーハの製造方法、及び接合型半導体素子の製造方法の１つの実施形態を詳細に説明する。しかしながら、本発明は、以下の実施形態に限定されるものではない。

（実施形態）
この実施形態では、本発明の一例として、図１０に示す接合型半導体ウェーハ１０００の製造方法、及び図１１に示す接合型半導体素子２０００の製造方法を説明する。

まず、図１に示すエピタキシャルウェーハ１００を準備する。ここでは最初に、半絶縁性ＩｎＰ基板上にｉ－ＩｎＰバッファ層を例えば厚さ０．５μｍで形成し、出発基板１を準備する。次いで、この出発基板１上に、ｉ－Ｉｎ_ｘＧａ_１－ｘＡｓ（０．４≦ｘ≦０．６）犠牲層（以下、ｉ－ＩｎＧａＡｓ犠牲層又は犠牲層）２を例えば厚さ０．３μｍでエピタキシャル成長により形成する。次いで、犠牲層２上に、ｉ－ＩｎＰエッチストップ層３を例えば厚さ０．３μｍで形成し、次いでｉ－Ｉｎ_ｘＧａ_１－ｘＡｓ（０．４≦ｘ≦０．６）コンタクト層（以下、ｉ－ＩｎＧａＡｓコンタクト層）１１を例えば厚さ０．１μｍでエピタキシャル成長により形成し、次いでｉ－ＩｎＰキャップ層１２を例えば厚さ０．１μｍでエピタキシャル成長により形成し、次いでｉ－Ｉｎ_ｘＧａ_１－ｘＡｓ（０．４≦ｘ≦０．６）吸収層（以下、ｉ－ＩｎＧａＡｓ吸収層）１３を例えば厚さ３．０μｍでエピタキシャル成長により形成し、次いでｎ－ＩｎＰ層１４を例えば厚さ１．０μｍでエピタキシャル成長により形成する。これにより、犠牲層２上に、エッチストップ層３と、ｉ－ＩｎＧａＡｓコンタクト層１１、ｉ－ＩｎＰキャップ層１２、ｉ－ＩｎＧａＡｓ吸収層１３及びｎ－ＩｎＰ層１４を含んだ化合物半導体機能層１０とがエピタキシャル成長したエピタキシャルウェーハ１００が得られる。

次に、図２に示すように、デバイス予定エリア・サイズに沿って、化合物半導体機能層１０にトレンチ４を形成する。トレンチ４の形成の手段は、先に述べたように、ウェットエッチング、ドライエッチングいずれの方法も可能である。

ウェットエッチングの場合は、例えば、以下の手順でトレンチ４を形成することができる。まず、フォトリソグラフィー法により化合物半導体機能層１０の表面、すなわちｎ－ＩｎＰ層１４の表面にレジストパターンを形成する。次いで、レジストパターンをマスクとして、ｎ－ＩｎＰ層１４を塩素系エッチャントで選択エッチングする。ｎ－ＩｎＰ層１４の選択エッチング後、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓ吸収層１３を選択エッチングする。次いで、塩素系エッチャントに切り替えて、ｉ－ＩｎＰキャップ層１２を選択エッチングする。次いで、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓコンタクト層１１を選択エッチングする。次いで、塩素系エッチャントに切替え、ｉ－ＩｎＰエッチングストップ層３を選択エッチングする。以上の工程を経ることで、底部にｉ－ＩｎＧａＡｓ犠牲層２の一部が露出したトレンチ４を形成することができる。

また、ドライエッチングの場合は、先に述べたように、Ｃｌ_２等の塩素系ガスとＡｒ等のプラズマ安定化ガスとを混合した雰囲気にてガスエッチングすることによりエッチングが可能である。ドライエッチングを選択した場合、トレンチ４の側壁形状に凹凸が生じないという利点があるが、エッチング選択性が低いため、犠牲層２で自動的にエッチングを止めることが難しい、そのため、犠牲層２の厚さはウェットエッチングの場合と比べて厚くする必要があり、０．３μｍ以上にするのが好ましい。

次に、図３に示すように、トレンチ４の表面及び犠牲層２の露出部に保護膜５を形成する。保護膜５の形成は、先に述べたように、ゾルゲル法、ディップ法、ＲＦ－ＥＢ、スパッタ、ＣＶＤ等、保護膜５を成膜出来るのであればどのような方法でも選択可能であるが、例えば、ＴＥＯＳとＯ_２を組み合わせた材料系にてｐ－ＣＶＤ法を用いてＳｉＯ_２膜を形成することができる。ＴＥＯＳ系ＳｉＯ_２はカバレッジ被覆性が良好のため、トレンチ４の側壁部に凹凸が存在しても良好に被覆するため、保護膜５の形成手法として好適である。ＳｉＯ_２保護膜の厚さは例えば０．３μｍとすることができる。

次に、フォトリソグラフィー法により、犠牲層２を覆う保護膜５の一部の表面にレジストパターンを形成し、形成したレジストパターンをレジストマスクとして用いて、犠牲層２を覆う保護膜５の一部を開口して、図３に示す開口部（開口パターン）５Ａを形成する。

先に述べたように、開口パターンエッチングにフッ酸系エッチャントを用いることができる。ただ、開口エッチングはウェットエッチングに限らない。ドライエッチングの場合は、フッ素系ガス（ＮＦ_３、ＳＦ_６等）を用いても同様の結果が得られる。

一方で、支持基板３０としてＳｉ基板を準備し、図４に示すように、Ｓｉ基板３０の表面に接合金属層２１を形成する。

なお、支持基板３０としてはＳｉ基板に限定されるものではなく、ＩｎＰ基板より機械的な強度に優れる材料、例えばＡｌ_２Ｏ_３やＡｌＮ、ＧａＡｓ等を選択しても同様の効果が得られる。

接合金属層２１は、支持基板３０に接する層にはＰｔの他、ＡｌやＴｉを選択可能である。接合界面層にはＡｕの他、Ａｌ、Ａｇ、Ｇａ、Ｉｎ等が選択可能である。
なお、接続金属層２１の厚さは、例えば、Ｐｔ層を０．１μｍ、Ａｕ層を１μｍとすることができる。

次に、図５に示すように、エピタキシャルウェーハ１００の非トレンチ部１５に含まれるｎ－ＩｎＰ層１４上に接合金属層２２を形成する。

接合金属層２２は、化合物半導体機能層１０に接する層にＰｔ、接合界面にＡｕを配置することができる。化合物半導体機能層１０に接する層にはＰｔの他、ＡｌやＴｉ、Ｎｉ、Ａｕなどを選択可能である。接合金属層２２は、次工程の接合が可能な構造で、かつ、後の工程の犠牲層エッチングに対して耐性のある材料系であればどのような材料の組み合わせも選択可能である。
なお、接続金属層２２の厚さは、例えば、Ｐｔ層を０．１μｍ、Ａｕ層を１μｍとすることができる。

次に、図６に示すように、支持基板３０とエピタキシャルウェーハ１００とを、接合金属層２１及び２２を互いに熱圧着することによって接合し、接合ウェーハ２００を形成する。接合金属層２１及び２２は、互いに圧着して、接合材層２０となる。

先にも述べたように、接合温度は３５０℃以上が好ましい。また、接合圧力部は５０Ｎ／ｃｍ^２以上で接合することが好適である。前記条件は接合強度を十分に得るために好適な条件であり、この条件に限定されるものではない。

次に、接合ウェーハ２００をエッチング液、例えば硫酸過水系エッチャントに浸漬する。これにより、エッチング液が、例えば図６の紙面に対して垂直な方向からトレンチ４に入り込んでこのトレンチ４を通り、保護層５の開口部５Ａから犠牲層２に供給される。ｉ－ＩｎＧａＡｓ犠牲層２はＩｎＰ層（ｉ－ＩｎＰエッチストップ層３、及び出発基板１のｉ－ＩｎＰバッファ層）に挟持されており、硫酸過水はＩｎＰに対してエッチング選択性がある（ＩｎＰをエッチングしない）ため、また保護層５がトレンチ４の表面を被覆しているため、ｉ－ＩｎＧａＡｓ犠牲層２のみがエッチングされ、図７に示すように、ＩｎＰ出発基板１と、化合物半導体機能層１０とが分離する。

分離後は、図７に示すように、化合物半導体機能層１０が孤立した島状パターンで支持基板３０上に残置する。一方、分離した出発基板１は、別の接合ウェーハ作製に再利用することができる。

次に、ｉ－ＩｎＰエッチストップ層３を塩素系エッチャントで選択エッチングする。ｉ－ＩｎＰエッチストップ層３が除去されたことで、保護層５の一部が化合物半導体機能層１０の表面に飛び出る形となり、次工程以降で剥離しやすく、歩留まり低下の要因となるため、水流などで保護層５の飛び出た部分を部分的に剥離する。これにより、図８に示すように、ｉ－ＩｎＧａＡｓコンタクト層１１の一方の主面が露出し、保護層５の端部もｉ－ＩｎＧａＡｓコンタクト層１１の露出した主面に揃った状態となる。剥離後、ｉ－ＩｎＧａＡｓコンタクト層１１の表面にＺｎを拡散し、ｉ－ＩｎＧａＡｓコンタクト層１１の表面にｐ型層を形成する。

次に、ｉ－ＩｎＧａＡｓコンタクト層１１の表面に保護膜５を再度形成する。保護膜５の形成にはトレンチ４及び犠牲層２へ形成した保護膜５と同様の工程が適用可能である。その後、図９に示すように、形成した保護膜５の一部に開口パターン５Ｂを形成する。更に開口パターン５ＢにＺｎを拡散させる。

次に、図１０に示すように、開口パターン５Ｂに、ｉ－ＩｎＧａＡｓコンタクト層１１Ａと接するように電極６を形成し、支持基板３０の裏面側にも電極７を形成する。電極６及び７形成後、同じく図１０に示すように、ｉ－ＩｎＧａＡｓコンタクト層１１の一部を除去し、アパーチャ部１１Ａを形成する。アパーチャ部１１Ａ形成後、ＳｉＮ_ｘ（０＜ｘ≦２）等の保護層を形成し、保護層のうち電極部分及びダイシング部に対応する部分を除去する。

以上の工程を経ることにより、図１０に示す接合型半導体ウェーハ１０００が得られる。

次に、接合型半導体ウェーハ１０００を、例えばダイシングもしくはスクライブ／ブレーキング法により、トレンチ４に沿って分割することにより、図１１に示す個別素子である接合型半導体素子２０００を形成する。

図１１に示す接合型半導体素子２０００は、受光素子であるが、本発明の接合型半導体素子２０００の製造方法で製造できる接合型半導体素子は、受光素子に限定されない。

なお、上記実施形態で用いた、ｉ－ＩｎＧａＡｓコンタクト層１１、及びｉ－ＩｎＧａＡｓ吸収層１３は、ｉ－Ｉｎ_ｘＧａ_１－ｘＡｓ（０．４≦ｘ≦０．６）の代わりに、Ａｌを含む、ｉ－Ｉｎ_ｘ（Ｇａ_ｙＡｌ_１－ｙ）_１－ｘＡｓ（０．４≦ｘ≦０．６、０＜ｙ≦１）であっても良い。また、上記実施形態で用いたｉ－ＩｎＧａＡｓ犠牲層２は、ｉ－Ｉｎ_ｘＧａ_１－ｘＡｓ（０．４≦ｘ≦０．６）の代わりに、Ｐを含む、ｉ－Ｉｎ_ｘＧａ_１－ｘＡｓ_ｚＰ_１－ｚ（０．４≦ｘ≦０．６、０．８≦ｚ＜１）の層であってもよい。

以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。

（実施例）
実施例では、以下の手順で、図１０に示すのと同様の構造を有する接合型半導体ウェーハ１０００及び図１１に示すのと同様の構造を有する接合型半導体素子２０００を製造した。

まず、以下の手順で、図１に示すエピタキシャルウェーハ１００を準備した。最初に、半絶縁性ＩｎＰ基板上に厚さ０．５μｍのｉ－ＩｎＰバッファ層を形成し、出発基板１を準備した。次いで、この出発基板１上に、厚さ０．３μｍのｉ－ＩｎＧａＡｓ犠牲層２をエピタキシャル成長により形成した。次いで、犠牲層２上に、厚さ０．３μｍのｉ－ＩｎＰエッチストップ層３、厚さ０．１μｍのｉ－ＩｎＧａＡｓコンタクト層１１、厚さ０．１μｍのｉ－ＩｎＰキャップ層１２、厚さ３．０μｍのｉ－ＩｎＧａＡｓ吸収層１３、厚さ１．０μｍのｎ－ＩｎＰ層１４を順にエピタキシャル成長により形成した。これにより、犠牲層２上に、エッチストップ層３と、ｉ－ＩｎＧａＡｓコンタクト層１１、ｉ－ＩｎＰキャップ層１２、ｉ－ＩｎＧａＡｓ吸収層１３及びｎ－ＩｎＰ層１４を含んだ化合物半導体機能層１０とがエピタキシャル成長したエピタキシャルウェーハ１００を製造した。

次に、図２に示したように、デバイス予定エリア・サイズに沿って、犠牲層２の一部が露出するように、化合物半導体機能層１０にトレンチを形成した。トレンチ形成は以下の手順に従うウェットエッチングによって行った。最初にフォトリソグラフィー法により化合物半導体機能層１０の表面にレジストパターンを形成した。次いで、レジストパターンをマスクとして用い、ｎ－ＩｎＰ層１４を塩素系エッチャントで選択エッチングした。ｎ－ＩｎＰ層１４の選択エッチング後、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓ吸収層１３を選択エッチングした。次いで、塩素系エッチャントに切り替えて、ｉ－ＩｎＰキャップ層１２を選択エッチングした。次いで、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓコンタクト層１１を選択エッチングした。次いで、塩素系エッチャントに切り替えて、ｉ－ＩｎＰエッチングストップ層３を選択エッチングした。以上の工程を経ることで、底部にｉ－ＩｎＧａＡｓ犠牲層２の一部が露出したトレンチ４を形成した。

次に、トレンチ４の表面及び犠牲層２の露出部に保護膜を形成した。具体的には、ＴＥＯＳとＯ_２を組み合わせた材料系にてｐ－ＣＶＤ法を用いて、保護膜５としての厚さ０．３μｍのＳｉＯ_２膜を形成した。

次に、フォトリソグラフィー法により、犠牲層２を覆う保護膜５の一部の表面にレジストパターンを形成し、形成したレジストパターンをレジストマスクとして用いて、フッ酸によって、犠牲層２を覆う保護膜５の一部を開口して、図３に示した開口部（開口パターン）５Ａを形成した。

一方で、図４に示したのと同様の、表面にＰｔ（０．１μｍ）とＡｕ（１μｍ）からなる接合金属層２１を形成した、支持基板３０としてのＳｉ基板を準備した。

次に、図５に示すように、エピタキシャルウェーハ１００の非トレンチ部１５に含まれるｎ－ＩｎＰ層１４上にＰｔ（０．１μｍ）とＡｕ（１μｍ）からなる接合金属層２２を形成した。

次に、支持基板３０とエピタキシャルウェーハ１００とを、接合金属層２１及び２２を温度４００℃及び圧力１００Ｎ／ｃｍ^２で互いに熱圧着することによって接合し、図６に示す接合ウェーハを得た。接合金属層２１及び２２は圧着して接合層２０となった。

次に、接合ウェーハ２００をエッチング液としての硫酸過水系エッチャントに浸漬した。これにより、エッチング液を、トレンチ４を通して、保護層５の開口５Ａから犠牲層２に供給した。それにより、エッチング液が犠牲層２のみを選択エッチングし、図７に示すように、ＩｎＰ出発基板１と化合物半導体機能層１０とを分離した。

分離したＩｎＰ出発基板１は、他のエピタキシャルウェーハの作製において再利用した。

次に、ＩｎＰエッチストップ層３を塩素系エッチャントで選択エッチングし、図８に示したように、ｉ－ＩｎＧａＡｓコンタクト層１１の一方の主面を露出させた。次いで、ｉ－ＩｎＧａＡｓコンタクト層１１の露出した表面にＺｎを拡散し、この表面にｐ型層を形成した。

次に、ｉ－ＩｎＧａＡｓコンタクト層１１の表面に保護膜５を再度形成し、形成した保護膜５の一部に、図９に示したように、開口パターン５Ｂを形成した。更に開口パターン５ＢにＺｎを拡散させた。

次に、図１０に示したように、開口パターン５Ｂに、ｉ－ＩｎＧａＡｓコンタクト層１１Ａと接するように電極６を形成し、支持基板３０の裏面側にも電極７を形成した。電極６及び７形成後、同じく図１０に示したように、ｉ－ＩｎＧａＡｓコンタクト層１１の一部を除去し、アパーチャ部１１Ａを形成した。アパーチャ部１１Ａ形成後、ＳｉＮ_ｘ（０＜ｘ≦２）等の保護層を形成し、保護層のうち電極部分及びダイシング部に対応する部分を除去した。

それにより、図１０に示した接合型半導体ウェーハ１０００が得られた。

次に、接合型半導体ウェーハ１０００を、ダイシングによりトレンチ４に沿って分割することにより、図１１に示した個別素子である接合型半導体素子（受光素子）２０００を形成した。

（比較例）
比較例では、以下の手順で、図１２に示す受光素子２０００’を製造した。

まず、Ｎ型ＩｎＰ基板を含む出発基板３０’上に化合物半導体機能層（エピタキシャル機能層）１０’を形成した。化合物半導体機能層１０’は、以下の順に積層した。

Ｎ型ＩｎＰ基板上に、ｉ－ＩｎＰバッファ層を厚さ０．５μｍで形成し、出発基板３０’とした。この出発基板３０’上に、厚さ１．０μｍのｎ－ＩｎＰクラッド層１４’、厚さ３．０μｍのｉ－ＩｎＧａＡｓ吸収層１３’、厚さ０．１μｍのｉ－ＩｎＰキャップ層１２’、及び厚さ０．１μｍのｉ－ＩｎＧａＡｓコンタクト層１１’を順にエピタキシャル成長により形成した。これにより、出発基板３０’上に、ｎ－ＩｎＰクラッド層１４’、ｉ－ＩｎＧａＡｓ吸収層１３’、ｉ－ＩｎＰキャップ層１２’、及びｉ－ＩｎＧａＡｓコンタクト層１１’を含んだ化合物半導体機能層１０’がエピタキシャル成長したエピタキシャルウェーハ１００’を製造した。

次に、ｉ－ＩｎＧａＡｓコンタクト層１１’の表面に保護膜５’を形成した。次に、フォトリソグラフィー法により、保護膜５’の表面にレジストパターンを形成し、このレジストパターンをレジストマスクとして用いて保護膜５’に開口パターンを形成した。

次に、保護膜５’の開口パターンを通して、ｉ－ＩｎＧａＡｓコンタクト層１１’表面にＺｎを拡散し、表面にｐ型層を形成した。

次いで、開口パターン部に、Ｔｉ層０．１μｍ、Ａｕ層１．０μｍからなる電極６’を形成した。

電極６’形成後、ＳｉＮ_ｘ（０＜ｘ≦２）の保護層を形成し、電極部分及びダイシング部に対応する部分を除去した。

その後、出発基板３０’のＮ型ＩｎＰ基板の化合物半導体機能層１０’とは反対側の面に前述と同様の構造、材料にて裏面コンタクト電極７’を形成した。

裏面コンタクト電極７’形成後、ダイシングにより個別素子に分離し、図１２に示す受光素子２０００’を形成した。

（評価）
図１３に、比較例を基準（１００％）とした実施例における材料費の低減効果を示す。図１３から、実施例においては、出発基板を分離しない比較例に対して半分程度まで材料コストが低減したことが分かる。これは出発基板を再利用することにより、実質的に出発基板の材料費が無視できるほど低減できたことによる効果である。これは、支持基板と接合する前に化合物半導体機能層にトレンチを形成し、トレンチの表面を保護膜で被覆した上で支持基板と化合物半導体機能層とを接合し、次いで犠牲層に通じる保護膜の開口部を通してエッチング液を供給して犠牲層を選択エッチングして出発基板と化合物半導体機能層とを分離する本発明の製造方法によって初めて達成できたものである。特にＩｎＰ／ＩｎＧａＡｓ材料系でこの効果を達成するのは、本発明の製造方法以外では極めて困難である。

図１４に実施例及び比較例におけるチップ割れ不良率に関するデータを示す。図１４から明らかなように、出発基板を支持基板としてそのまま利用する比較例に比べて、実施例において割れ不良が改善した。これは、脆いＩｎＰ基板からＳｉ基板に置き換えたことで、パッケージ加工工程の熱及び応力に対するチップの強度が高まったため、機械的強度が改善したものである。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

１…出発基板、 ２…犠牲層、 ３…エッチストップ層、 ４…トレンチ、 ５及び５’…保護膜、 ５Ａ…開口部、 ５Ｂ…開口パターン、 ６、６’及び７…電極、 ７’…裏面コンタクト電極、 １０及び１０’…化合物半導体機能層、 １１及び１１’…コンタクト層、 １１Ａ…アパーチャ部、 １２及び１２’…キャップ層、 １３及び１３’…吸収層、 １４…ｎ－ＩｎＰ層、 １４’…クラッド層、 １５…非トレンチ部、 ２０…接合材層、 ２１…接合金属層、 ２２…接合金属層、 ３０…支持基板、 ３０’…出発基板、 １００及び１００’…エピタキシャルウェーハ、 ２００…接合ウェーハ、 １０００…接合型半導体ウェーハ、 ２０００…接合型半導体素子（受光素子）、 ２０００’…受光素子。

Claims (5)

1. 接合型半導体ウェーハの製造方法であって、
   出発基板上に犠牲層をエピタキシャル成長する工程と、
   前記犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、
   選択エッチング法にて前記化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、
   前記トレンチの表面及び前記犠牲層の露出部に保護膜を形成する工程と、
   前記犠牲層を覆う前記保護膜の一部を開口して、前記保護膜に開口部を形成する工程と、
   前記化合物半導体機能層と異なる材料の支持基板を接合材を介して前記化合物半導体機能層に接合する工程と、
   前記開口部からエッチング液を供給し前記犠牲層をエッチングすることで、前記出発基板と前記化合物半導体機能層とを分離する工程と
   を有することを特徴とする接合型半導体ウェーハの製造方法。
2. 前記出発基板としてＩｎＰからなる基板を用い、前記化合物半導体機能層として、厚さ０．１μｍ以上のＩｎ_ｘ（Ｇａ_ｙＡｌ_１－ｙ）_１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）の層と、厚さ０．１μｍ以上のＩｎＰからなる層とを含むものをエピタキシャル成長することを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。
3. 前記支持基板として、ＡｌＮ、Ａｌ_２Ｏ_３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ_２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を用いることを特徴とする請求項１または請求項２に記載の接合型半導体ウェーハの製造方法。
4. 前記接合材として、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも一種類以上の金属を含むものを用いることを特徴とする請求項１～請求項３のいずれか一項に記載の接合型半導体ウェーハの製造方法。
5. 接合型半導体素子の製造方法であって、
   請求項１～４のいずれか一項に記載の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、
   前記接合型半導体ウェーハを前記トレンチに沿って分割して、接合型半導体素子を得ることを特徴とする接合型半導体素子の製造方法。

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