JP2022051189A - 半導体装置およびその制御方法 - Google Patents

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Abstract

【課題】破壊耐量を向上させた半導体装置およびその制御方法を提供する。【解決手段】半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に選択的に設けられた前記第１導電形の第３半導体層と、前記第２半導体層上に選択的に設けられ、前記第３半導体層に並ぶ前記第２導電形の第４半導体層と、第２導電形の第５半導体層と、を備える。前記第１半導体層は、前記第２半導体層と前記第５半導体層との間に位置する。前記第４半導体層は、前記第２半導体層の上面に平行な平面内において、前記第４半導体層の面積は、前記第３半導体層の面積よりも広い面積を有する。前記半導体装置は、前記第３半導体層の上面から前記第１半導体層中に至る深さのトレンチの内部に設けられた制御電極と、前記第３半導体層に電気的に接続された第１電極と、前記第４半導体層に電気的に接続された第２電極と、をさらに備える。【選択図】図１

Description

実施形態は、半導体装置およびその制御方法に関する。
インバータなどの電力変換器を構成する半導体装置には、短絡電流などに対する破壊耐量を向上させることが求められる。
平０１－１８１５７１号公報
T. Hoshii et al.,"Verification of the injection enhancement effect in IGBTs by measuring the electron and hole currents separately", 2018 48th European Solid-State Device Research Conference, ESSDERC 2018, p26-29 (Oct 8, 2018)
実施形態は、破壊耐量を向上させた半導体装置およびその制御方法を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に選択的に設けられた前記第１導電形の第３半導体層と、前記第２半導体層上に選択的に設けられ、前記第３半導体層と並ぶ前記第２導電形の第４半導体層と、第２導電形の第５半導体層と、を備える。前記第１半導体層は、前記第２半導体層と前記第５半導体層との間に位置する。前記第４半導体層は、前記第２半導体層の上面に平行な平面内において、前記第４半導体層の面積は、前記第３半導体層の面積よりも広い面積を有する。前記半導体装置は、前記第３半導体層の上面から前記第１半導体層中に至る深さのトレンチの内部に設けられた制御電極と、前記第３半導体層に電気的に接続された第１電極と、前記第４半導体層に電気的に接続された第２電極と、前記第５半導体層に電気的に接続された第３電極と、前記制御電極に電気的接続された制御端子と、をさらに備える。前記制御電極は、前記第１半導体層、前記第２半導体層および前記第３半導体層から第１絶縁膜により電気的に絶縁される。前記第２半導体層は、前記第１絶縁膜を介して前記制御電極に向き合い、前記第３半導体層は、前記第１絶縁膜に接する。
前記半導体装置の制御方法は、前記第２電極を介して前記第４半導体層に接続される電位を、前記第１電極を介して前記第３半導体層に接続される電位よりも低くする。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の特性を示すグラフである。 実施形態に係る半導体装置の制御方法を示すタイミングチャートである。 実施形態の変形例に係る半導体装置の制御方法を示すタイミングチャートである。 比較例に係る電力変換器を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Traansistor）である。
図１に示すように、半導体装置１は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１７と、第２導電形の第５半導体層１９と、第１制御電極２０と、第２制御電極３０と、を備える。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
第１～第５半導体層は、例えば、シリコンである。第１半導体層１１は、例えば、ｎ形ベース層である。第２半導体層１３は、例えば、ｐ形ベース層である。第２半導体層１３は、第１半導体層１１の上に設けられる。
第３半導体層１５は、例えば、ｎ形エミッタ層である。第３半導体層１５は、第２半導体層１３の上に選択的に設けられる。第３半導体層１５は、例えば、第１半導体層１１の第１導電形不純物よりも高濃度の第１導電形不純物を含む。
第４半導体層１７は、例えば、ｐ形エミッタ層である。第４半導体層１７は、第２半導体層１３の上に選択的に設けられる。第４半導体層１７は、例えば、第２半導体層１３の第２導電形不純物よりも高濃度の第２導電形不純物を含む。第３半導体層１５および第４半導体層１７は、第２半導体層１３上に並ぶ。
第５半導体層１９は、例えば、ｐ形コレクタ層である。第１半導体層１１は、第２半導体層１３と第５半導体層１９との間に設けられる。
第１制御電極２０は、例えば、ゲート電極である。第１制御電極２０は、例えば、導電性のポリシリコンであり、トレンチＧＴ１の内部に設けられる。トレンチＧＴ１は、例えば、Ｚ方向に延在し、第３半導体層１５の上面から第１半導体層１１中に至る深さを有する。また、トレンチＧＴ１は、例えば、Ｙ方向にも延在する。第１制御電極２０は、トレンチＧＴ１の内部において、例えば、Ｘ方向およびＹ方向に延在し、第１絶縁膜２３により第１半導体層１１、第２半導体層１３および第３半導体層１５から電気的に絶縁される。第１絶縁膜２３は、例えば、ゲート絶縁膜である。第１絶縁膜２３は、例えば、シリコン酸化膜である。
第１制御電極２０は、第１半導体層１１中に延在する部分を有する。第１半導体層１１は、第１絶縁膜２３を介して、第１制御電極２０に向き合う。また、第２半導体層１３は、第１絶縁膜２３を介して、第１制御電極２０に向き合う。第３半導体層１５は、第１絶縁膜２３に接する。
第２制御電極３０は、例えば、フィールドプレートである。第２制御電極３０は、例えば、導電性のポリシリコンであり、トレンチＧＴ２の内部に設けられる。トレンチＧＴ２は、例えば、Ｚ方向に延在し、第４半導体層１７の上面から第１半導体層１１中に至る深さを有する。また、トレンチＧＴ２は、例えば、Ｙ方向にも延在する。第２制御電極３０は、トレンチＧＴ２の内部において、例えば、Ｘ方向およびＹ方向に延在し、第２絶縁膜３３により第１半導体層１１、第２半導体層１３および第４半導体層１７から電気的に絶縁される。第２絶縁膜３３は、例えば、シリコン酸化膜である。
第２制御電極３０は、第１半導体層１１中に延在する部分を有する。第１半導体層１１は、第２絶縁膜３３を介して、第２制御電極３０に向き合う。また、第２半導体層１３は、第２絶縁膜３３を介して、第２制御電極３０に向き合う。第４半導体層１７は、例えば、第２絶縁膜３３に接する。
半導体装置１は、例えば、第１電極ＥＴ１と、第２電極ＥＴ２と、第３電極ＣＴと、制御端子ＧＴＥと、をさらに備える。
第１電極ＥＴ１は、第３半導体層１５に電気的に接続される。第２電極ＥＴ２は、第４半導体層１７に電気的に接続される。第３電極ＣＴは、第５半導体層１９に電気的に接続される。
制御端子ＧＴＥは、第１制御電極２０に電気的に接続される。制御端子ＧＴＥは、例えば、第１制御電極２０の上端を覆う絶縁膜２５に設けられたコンタクトホールを介して、第１制御電極２０に電気的に接続される。絶縁膜２５は、例えば、シリコン酸化膜である。
また、第１制御電極２０は、例えば、Ｙ方向の端において、トレンチＧＴ１の外側に延在するコンタクト部（図示しない）を有し、制御端子ＧＴＥは、第１制御電極２０のコンタクト部に電気的に接続される。
第２制御電極３０は、第１制御電極２０とは独立に制御される。第２制御電極３０は、例えば、第１電極ＥＴ１と同電位になるように制御される。第２制御電極３０は、その上端を覆う絶縁膜３５に設けられたコンタクトホール（図示しない）を介して、例えば、第１電極ＥＴ１に電気的に接続される。絶縁膜３５は、例えば、シリコン酸化膜である。
また、第２制御電極３０は、第１電極ＥＴ１および第１制御電極２０とは異なる電位になるように制御されても良い。
図２（ａ）～（ｄ）は、実施形態に係る半導体装置１を示す模式平面図である。図２（ａ）～（ｄ）は、第３半導体層１５および第４半導体層１７の配置を表す模式図である。各図に示すＣＨ１およびＣＨ２は、図示しない層間絶縁膜に設けられるコンタクトホールを示している。
図２（ａ）～（ｄ）に示すように、第３半導体層１５および第４半導体層１７は、Ｘ－Ｙ平面内において、並べて配置される。Ｘ－Ｙ平面内において、第４半導体層１７の面積は、第３半導体層１５の面積よりも広く設けられる。
第１電極ＥＴ１は、コンタクトホールＣＨ１を介して、第３半導体層１５に電気的に接続される。第２電極ＥＴ２は、コンタクトホールＣＨ２を介して、第４半導体層１７に電気的に接続される。
図３は、実施形態に係る半導体装置１の特性を示すグラフである。横軸は、第１電極ＥＴ１と第３電極ＣＴとの間に印加されるコレクタ電圧Ｖｃｅである。縦軸は、第１電極ＥＴ１と第３電極ＣＴとの間に流れるコレクタ電流Ｉｃである。
この例では、第１電極ＥＴ１の電位Ｖｅ１を０Ｖ、第１制御電極２０と第１電極ＥＴ１とに間に印加されるゲート電圧Ｖｇ１を１５Ｖ、第２制御電極３０と第１電極ＥＴ１とに間に印加される電圧を０Ｖとしている。この場合、第１制御電極２０の閾値電圧は、１５Ｖよりも低い。
図３は、第１電極ＥＴ１の電位Ｖｅ１に対して、第２電極ＥＴ２の電位Ｖｅ２を変化させた場合のコレクタ電流Ｉｃを表している。例えば、第２電極ＥＴ２の電位Ｖｅ２を０Ｖとした時、図３に示すコレクタ電流Ｉｃは、第３半導体層１５および第４半導体層１７の両方に電気的に接続されたエミッタ電極を有する通常のＩＧＢＴの特性を表す。
図３に示すように、第２電極ＥＴ２の電位Ｖｃ２を、第１電極ＥＴ１の電位Ｖｃ１（＝０Ｖ）に対して、－０．５Ｖ、－２Ｖおよび－４Ｖと低下させるにつれて、コレクタ電流Ｉｃは小さくなる。また、第２電極ＥＴ２の電位Ｖｃ２を０．５Ｖにすると、コレクタ電流Ｉｃは大きくなる。
図４は、実施形態に係る半導体装置１の制御方法を表すタイミングチャートである。図４は、コレクタ電圧Ｖｃｅ、コレクタ電流Ｉｃ、ゲート電圧Ｖｇ１、第１電極ＥＴ１の電位Ｖｅ１および第２電極ＥＴ２の電位Ｖｅ２の時間変化を表している。
ここで、コレクタ電圧Ｖｃｅは、第１電極ＥＴ１と第３電極ＣＴとの間に印加される電圧である。コレクタ電流Ｉｃは、第１電極ＥＴ１と第３電極ＣＴとに間に流れる電流である。また、ゲート電圧Ｖｇ１は、第１電極ＥＴ１と第１制御電極２０との間に印加される電圧である。
例えば、時間ｔ１において、第１電極ＥＴ１と第３電極ＣＴとの間に所定のコレクタ電圧Ｖｃｅが印加された状態で、第１電極ＥＴ１と第１制御電極２０との間のゲート電圧Ｖｇ１をマイナス電圧からしきい値電圧よりも高い＋１５Ｖへ変化させる。この時、第１電極ＥＴ１の電位Ｖｅ１および第２電極ＥＴ２の電位Ｖｅ２は、共に０Ｖである。
第１制御電極２０の電位により、第１絶縁膜２３と第２半導体層１３との界面に第１導電形の反転層が誘起され、コレクタ電流Ｉｃは、所定のオン電流のレベルに上昇する。
続いて、時間ｔ１よりも後の時間ｔ２において、例えば、短絡故障（図６参照）によるコレクタ電圧Ｖｃｅの上昇が検出されると、第２電極ＥＴ２の電位Ｖｅ２を第１電極ＥＴ１の電位Ｖｅ１よりも低いレベル、例えば、－４Ｖに低下させる。これにより、コレクタ電流Ｉｃは減少する（図３参照）。例えば、短絡故障は、コレクタ電圧Ｖｃｅが所定のしきい値を超えた時に検知される。
図６（ａ）および（ｂ）は、比較例に係る電力変換器２を示す模式図である。図６（ａ）は、電力変換器２の回路図である。図６（ｂ）は、電力変換器２の故障時の動作を例示するタイミングチャートである。
図６（ａ）に示すように、電力変換器２は、例えば、単相インバータである。電力変換器２は、半導体装置１Ａ～１Ｄを含む。半導体装置１Ａ～１Ｄは、例えば、ｎ形エミッタ層およびｐ形エミッタ層の両方にエミッタ電極が電気的に接続された、通常のＩＧＢＴである。
図６（ｂ）は、半導体装置１Ｂのコレクタ電圧Ｖｃｅ、コレクタ電流Ｉｃおよびゲート電圧Ｖｇの時間変化を表している。
電力変換器２は、例えば、時間ｔ１において、半導体装置１Ｂおよび半導体装置１Ｃがオン状態となり、半導体装置１Ａおよび半導体装置１Ｄがオフ状態となるように制御される。半導体装置１Ｂのゲート電圧Ｖｇは、オフレベルからオンレベル、例えば、１５Ｖに上昇する。これに伴い、コレクタ電流Ｉｃは、オン電流のレベルに上昇し、コレクタ電圧は、オン電圧のレベルに低下する。
例えば、時間ｔ２において、半導体装置１Ａが短絡故障したとすれば、コレクタ電圧Ｖｃｅは、例えば、電源電圧Ｖｃｃのレベルまで上昇する。これに伴い、コレクタ電流Ｉｃも上昇し、所謂、熱暴走の状態に突入する。この結果、半導体装置１Ｂも破壊され、電力変換器２が爆発的破壊に至る場合がある。
これに対し、半導体装置１Ａ～１Ｄとして、実施形態に係る半導体装置１を用いるとすれば、例えば、半導体装置１Ａの短絡故障を検知した場合、半導体装置１Ｂにおいて、第２電極ＥＴ２の電位Ｖｅ２を第１電極ＥＴ１の電位Ｖｅ１よりも低いレベルに低下させる。これにより、コレクタ電流Ｉｃの増加を抑制し、熱暴走を防ぐことが可能となる。
なお、上記の実施形態では、半導体装置１のオン状態において、第２電極ＥＴ２の電位Ｖｅ２を低下させる例を示したが、これに限定される訳ではない。例えば、半導体装置１がオフ状態にある時、コレクタ電圧Ｖｃｅの上昇を検知し、第２電極ＥＴ２の電位Ｖｅ２を低下させても良い。これにより、半導体装置１がオン状態となった時のコレクタ電流Ｉｃのレベルを抑制し、熱暴走を回避することができる。また、第２電極ＥＴ２の電位Ｖｅ２を低下させるタイミングの検出は、コレクタ電圧Ｖｃｅの上昇に限定される訳ではなく、例えば、電力変換器２における他のパラメータの変化を検出し、第２電極ＥＴ２の電位Ｖｅ２を低下させても良い。
図５は、実施形態の変形例に係る半導体装置１の制御方法を示すタイミングチャートである。図５は、コレクタ電圧Ｖｃｅ、コレクタ電流Ｉｃ、ゲート電圧Ｖｇ１、第１電極ＥＴ１の電位Ｖｅ１および第２電極ＥＴ２の電位Ｖｅ２の時間変化を表している。
この例では、第２電極ＥＴ２の電位Ｖｅ２は、常に、第１電極ＥＴ１の電位Ｖｅ１よりも低いレベル、例えば、－４Ｖに維持される。これにより、時間ｔ１において、ゲート電圧Ｖｇ１をマイナス電圧から閾値電圧よりも高い１５Ｖに上昇させ、第２半導体層１３と第１絶縁膜２３との界面に第１導電形の反転層を誘起するとしても、コレクタ電流Ｉｃは、本来のオン電流のレベルまで上昇することはない。すなわち、第２電極ＥＴ２の電位Ｖｅ２を制御することにより、定常的にオン電流を抑制することができる。
このような制御方法によれば、例えば、半導体装置１の本来のオン電流のレベルが高過ぎる場合に、所望のレベルに抑制することができる。また、オン電流の増加により、ゲート電圧Ｖｇ１に振動が生じる場合がある（図６（ｂ）参照）。このような振動は、熱暴走に限らず、通常の動作時におけるオン電流のレベルが高過ぎる場合にも生じる。このため、図５に示す制御方法を用いることにより、ゲート電圧Ｖｇ１の振動を抑制することも可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１Ａ～１Ｄ…半導体装置、 ２…電力変換器、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 １９…第５半導体層、 ２０…第１制御電極、 ２３…第１絶縁膜、 ２５、３５…絶縁膜、 ３０…第２制御電極、 ３３…第２絶縁膜、 ＣＨ１、ＣＨ２…コンタクトホール、 ＥＴ１…第１電極、 ＥＴ２…第２電極、 ＣＴ…第３電極、 ＧＴＥ…制御端子、 ＧＴ１、ＧＴ２…トレンチ

Claims (5)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層上に選択的に設けられた前記第１導電形の第３半導体層と、
    前記第２半導体層上に選択的に設けられ、前記第３半導体層に並ぶ前記第２導電形の第４半導体層であって、前記第２半導体層の上面に平行な平面内において、前記第４半導体層の面積は、前記第３半導体層の面積よりも広い、第４半導体層と、
    第２導電形の第５半導体層であって、前記第１半導体層は、前記第２半導体層と前記第５半導体層との間に位置する、第５半導体層と、
    前記第３半導体層の上面から前記第１半導体層中に至る深さのトレンチの内部に設けられた制御電極であって、前記第１半導体層、前記第２半導体層および前記第３半導体層から第１絶縁膜により電気的に絶縁され、前記第２半導体層は、前記第１絶縁膜を介して前記制御電極に向き合い、前記第３半導体層は、前記第１絶縁膜に接した、制御電極と、
    前記第３半導体層に電気的に接続された第１電極と、
    前記第４半導体層に電気的に接続された第２電極と、
    前記第５半導体層に電気的に接続された第３電極と、
    前記制御電極に電気的接続された制御端子と、
    を備えた半導体装置。
  2. 請求項１に記載の半導体装置の制御方法であって、
    前記第２電極を介して前記第４半導体層に接続される電位を、前記第１電極を介して前記第３半導体層に接続される電位よりも低くする半導体装置の制御方法。
  3. 請求項１に記載の半導体装置の制御方法であって、
    前記第１電極と前記第３電極との間の電圧が所定の値を超えた時、前記第２電極を介して前記第４半導体層に接続される電位を、前記第１電極を介して前記第３半導体層に接続される電位よりも低くする半導体装置の制御方法。
  4. 前記制御端子と前記第１電極との間に、前記制御電極のしきい値電圧よりも高い電圧を印加している間に、前記第４半導体層に接続される電位を、前記第１電極を介して前記第３半導体層に接続される電位よりも低くする請求項３記載の半導体装置の制御方法。
  5. 前記第２電極を介して前記第４半導体層に接続される電位を、前記第１電極を介して前記第３半導体層に接続される電位よりも低くする前に、前記第３半導体層と同じ電位を前記第２電極を介して前記第４半導体層に供給する請求項３または４に記載の半導体装置の制御方法。
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