JPH11345969A - 電力用半導体装置 - Google Patents

電力用半導体装置

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JPH11345969A
JPH11345969A JP10167743A JP16774398A JPH11345969A JP H11345969 A JPH11345969 A JP H11345969A JP 10167743 A JP10167743 A JP 10167743A JP 16774398 A JP16774398 A JP 16774398A JP H11345969 A JPH11345969 A JP H11345969A
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JP
Japan
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conductivity type
layer
base layer
type base
emitter
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Application number
JP10167743A
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Tsuneo Ogura
常雄 小倉
Hideaki Ninomiya
英彰 二宮
Shoichi Yamaguchi
正一 山口
Masahiro Tanaka
雅浩 田中
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】ＩＧＢＴのフォールタイムｔf をオン電圧の上
昇を招くことなく短くすること。 【解決手段】ｎ型エミッタ層８の奥行き方向（チャネル
幅方向）の幅をＷｎ、ｐ型コンタクト層の奥行き方向の
幅をＷｐとした場合に、Ｄ＝Ｗｎ／（Ｗｎ＋Ｗｐ）で定
義される、ｎ型エミッタ層８の奥行き方向の短絡率の値
０．４以下に設定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＧＢＴ（Insula
ted Gate Bipolar Transistor ）等の絶縁ゲート型半導
体素子を含む電力用半導体装置に関する。
【０００２】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、電
力用半導体素子では、高耐圧化、大電流化と共に、低損
失化、高速化に対する性能改善が注力されている。
【０００３】従来、２０００Ｖ程度以下の耐圧を有する
電力用半導体素子として、ＩＧＢＴが用いられている。
ＩＧＢＴは、大別して、基板上にゲート電極を平板状に
設けたプレーナ構造のものと、基板表面のトレンチ内に
ゲート電極を埋込み形成したトレンチ構造のものがあ
る。
【０００４】一般的には、トレンチ構造を有するＩＧＢ
Ｔの方が、チャネル抵抗を低減させやすい点、ならびに
１チップ内のキャリア注入量を増加させやすい点でプレ
ーナ構造を有するＩＧＢＴよりも有利である。
【０００５】図３３に、従来のトレンチ構造を有するＩ
ＧＢＴの断面図を示す。
【０００６】図中、８１は高抵抗のｎ型ベース層を示し
ており、このｎ型ベース層８１の一方の面には高不純物
濃度のｎ型バッファ層８２を介して高不純物濃度のｐ型
コレクタ層８３が形成され、他方の面には複数のトレン
チ８４が形成されている。
【０００７】これらのトレンチ８４の内部には、ゲート
絶縁膜８５を介してゲート電極８６が埋め込み形成され
ている。各トレンチ８４で挟まれた領域のｎ型ベース層
８１の表面にはｐ型ベース層８７が形成され、このｐ型
ベース層８７の表面にはトレンチ８４の側面に接するよ
うにｎ型エミッタ層８８が選択的に形成されている。こ
れにより、ｎ型ベース層８１、ｐ型ベース層８７、ｎ型
エミッタ層８８、ゲート絶縁膜８５およびゲート電極８
６によって、図中ＣＨ１で示した領域をチャネルとする
電子注入用ＭＯＳＦＥＴが構成されている。
【０００８】さらに、ｐ型コレクタ層８３にはコレクタ
電極８９が、ｎ型エミッタ層８８およびｐ型ベース層８
７にはエミッタ電極９０が設けられている。
【０００９】エミッタ電極９０は、高不純物濃度のｐ型
コンタクト層９１を介してｐ型ベース層８７にコンタク
トし、ｎ型エミッタ層８８には直接コンタクトしてい
る。ｐ型ベース層８７とｎ型エミッタ層８８とはエミッ
タ電極９０によって短絡されており、奥行方向も同じ構
造で形成されている。
【００１０】このＩＧＢＴは、以下のように動作する。
【００１１】すなわち、コレクタ電極８９に正電圧、エ
ミッタ電極９０に負電圧を印加した状態で、エミッタ電
極９０よりも大きな正電圧をゲート電極８６に印加する
と、ｐ型ベース層８７のゲート電極８６に接した表面が
ｎ型に反転し、ｎ型エミッタ層８８から反転層を介して
ｎ型ベース層８１に電子が注入されてｐ型コレクタ層８
３に達する。これに伴い、ｐ型コレクタ層８３から正孔
がｎ型ベース層８１に注入される。このように、ｎ型ベ
ース層８１に電子および正孔の両方が注入され、導電変
調が起こると、オン電圧が低くなって素子は導通状態に
なる。
【００１２】一方、ターンオフするには、ゲート電極８
６にエミッタ電極９０に対して負の電圧を印加する。こ
れにより、ゲート電極８６に接したｐ型ベース層８７の
表面に形成されていた反転層が消失して、電子注入が停
止する。一方、ｎ型ベース層８１内に蓄積されていた正
孔は、その一部がｐ型ベース層８７を介してエミッタ電
極９０に排出され、残りの正孔が電子と再結合して消滅
し、やがて素子はターンオフする。
【００１３】しかしながら、この種の従来のトレンチ構
造を有するＩＧＢＴには、以下に述べるようにいくつか
の問題があった。
【００１４】すなわち、フォールタイムｔf を短くしよ
うとすると、オン電圧（Ｖce(sat)）が上昇するという
問題（第１の問題）があった。
【００１５】また、ＩＧＢＴは寄生サイリスタ構造を内
蔵した素子であるため、それがラッチアップしないよう
に設計されている。そのため、ＧＴＯなどの各種サイリ
スタと比較してオン電圧が高いという問題（第２の問
題）があった。
【００１６】また、オン電圧を低くできても以下のよう
な２つの問題（第３、第４の問題）があった。
【００１７】すなわち、ＩＧＢＴで構成されたインバー
タ回路等の回路において負荷が短絡すると、オン電圧が
低いために負荷短絡時に流れるコレクタ電流が大きくな
り、その結果としてコレクタ電圧とコレクタ電流の積で
決まる発熱量が多くなって、素子が破壊するという問題
が起こる。すなわち、負荷短絡耐量が低下し、素子が破
壊するという問題（第３の問題）があった。
【００１８】図３４にこのような問題を実験するための
ＩＧＢＴ１０１、電圧電源１０２およびゲート回路１０
３からなる負荷短絡試験回路、図３５にその負荷短絡試
験波形を示す。
【００１９】また、オン電圧を低くすると、オン状態で
のコレクタ電流が大きくなるため、寄生サイリスタ構造
がラッチアップしやすくなるという問題（第４の問題）
があった。
【００２０】また、素子の微細化を図る際には、図３２
に示したように、ｐ型ベース層８７の表面に高不純物濃
度のｐ型コンタクト層９１を拡散形成して、エミッタ電
極９０のコンタクト抵抗の増加を抑制する必要がある。
【００２１】しかし、ｐ型コンタクト層の形成の際にｐ
型不純物がｎ型エミッタ層８８中に拡散し、チャネルが
形成されるべき領域のｎ型エミッタ層８８が素子特性の
劣化を招く程度まで減少したり、最悪の場合にはチャネ
ルが形成されるべき領域のｎ型エミッタ層８８が消滅す
るという問題（第５の問題）が起こる。
【００２２】
【発明が解決しようとする課題】上述の如く、従来のト
レンチ構造を有するＩＧＢＴには、種々の問題（第１〜
第５の問題）があった。
【００２３】すなわち、オン電圧の上昇を招くことな
く、フォールタイムｔf を短くすることが困難であると
いう問題（第１の問題）があった。
【００２４】また、ＩＧＢＴは、寄生サイリスタ構造が
ラッチアップしないように設計されているため、ＧＴＯ
などの各種サイリスタと比較してオン電圧が高いという
問題（第２の問題）があった。
【００２５】また、オン電圧を低くすると、負荷短絡時
に流れるコレクタ電流が大きくなるため、負荷短絡耐量
が低下するという問題（第３の問題）があった。
【００２６】また、オン電圧を低くすると、オン状態で
のコレクタ電流が大きくなるため、寄生サイリスタ構造
がラッチアップしやすくなるという問題（第４の問題）
があった。
【００２７】また、素子の微細化により生じる、エミッ
タ電極のコンタクト抵抗の上昇を防止するために、ｐ型
ベース層の表面に高不純物濃度のｐ型コンタクト層を拡
散形成すると、ｐ型不純物がｎ型エミッタ層中に拡散す
ることによって、チャネルが形成される領域（チャネル
領域）のｎ型エミッタ層が素子特性の劣化を招く程度ま
で減少したり、あるいはチャネル領域のｎ型エミッタ層
が消滅するという問題（第５の問題）があった。
【００２８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、上述した第１ないし第
５の問題を解決できるＩＧＢＴを有する電力用半導体装
置を提供することにある。
【００２９】
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る第１の電力用半導体装置は、
絶縁ゲート型電力用半導体素子を含む電力用半導体装置
であって、絶縁ゲート型電力用半導体素子が、高抵抗の
第１導電型ベース層と、この第１導電型ベース層の表面
に形成された第２導電型ベース層と、この第２導電型ベ
ース層の表面に選択的に形成された第１導電型エミッタ
層と、この第１導電型エミッタ層および前記第２導電型
ベース層を貫通し、前記第１導電型ベース層の途中の深
さまで達した溝内に、ゲート絶縁膜を介して埋込み形成
されたゲート電極と、前記第２導電型ベース層の表面
に、前記溝および前記第１導電型エミッタ層に接するよ
うに選択的に形成された第２導電型コンタクト層と、前
記第１導電型エミッタ層が形成された表面とは反対側の
前記第１導電型ベース層の表面に形成された第２導電型
コレクタ層と、前記第１導電型エミッタ層に設けられる
とともに、前記第２導電型コンタクト層を介して前記第
２導電型ベース層に設けられたエミッタ電極と、前記第
２導電型コレクタ層に設けられたコレクタ電極とを備
え、前記第１導電型エミッタ層および前記第２導電型コ
ンタクト層のチャネル幅方向の寸法をそれぞれＷ１およ
びＷ２とした場合に、Ｗ１／（Ｗ１＋Ｗ２）≦０．４の
条件を満たすことを特徴とする。
【００３０】ここで、Ｗ１は３μｍ以下であることが好
ましい。
【００３１】また、前記第１導電型エミッタ層と前記第
２導電型コンタクト層は、第２導電型ベース層の表面に
ストライプ状の形状でもって交互に選択的に形成されて
いることが好ましい。
【００３２】また、本願発に係る第２の電力用半導体装
置は、絶縁ゲート型電力用半導体素子を含む電力用半導
体装置であって、絶縁ゲート型電力用半導体素子が、高
抵抗の第１導電型ベース層と、この第１導電型ベース層
の表面に形成された第２導電型ベース層と、この第２導
電型ベース層の表面に選択的に形成された第１導電型エ
ミッタ層と、この第１導電型エミッタ層および前記第２
導電型ベース層を貫通し、前記第１導電型ベース層の途
中の深さまで達した溝内に、ゲート絶縁膜を介して埋込
み形成されたゲート電極と、前記第２導電型ベース層の
表面に、前記溝および前記第１導電型エミッタ層に接す
るように選択的に形成された第２導電型コンタクト層
と、前記第１導電型エミッタ層が形成された表面とは反
対側の前記第１導電型ベース層の表面に形成された第２
導電型コレクタ層と、前記第１導電型エミッタ層に設け
られるとともに、前記第２導電型コンタクト層を介して
前記第２導電型ベース層に設けられたエミッタ電極と、
前記第２導電型コレクタ層に設けられたコレクタ電極と
を備え、前記第１導電型エミッタ層のチャネル幅方向の
寸法が３μｍ以下であることを特徴とする。
【００３３】また、本願発に係る第３の電力用半導体装
置は、絶縁ゲート型電力用半導体素子を含む電力用半導
体装置であって、絶縁ゲート型電力用半導体素子が、高
抵抗の第１導電型ベース層と、この第１導電型ベース層
の表面に形成された第２導電型ベース層と、この第２導
電型ベース層の表面に選択的に形成された第１導電型エ
ミッタ層および第２導電型コレクタ層と、この第１導電
型エミッタ層および前記第２導電型ベース層を貫通し、
前記第１導電型ベース層の途中の深さまで達した溝内
に、ゲート絶縁膜を介して埋込み形成されたゲート電極
と、前記第１導電型エミッタ層が形成された表面とは反
対側の前記第１導電型ベース層の表面に形成された第２
導電型コレクタ層と、前記第１導電型エミッタ層に設け
られるとともに、前記第２導電型コンタクト層を介して
前記第２導電型ベース層に設けられたエミッタ電極と、
前記第２導電型コレクタ層に設けられたコレクタ電極と
を備え、前記溝は複数形成されており、こららの溝によ
って複数に分割された前記第１導電型エミッタ層のうち
の一部は、前記エミッタ電極と電気的に接続されておら
ず、前記複数に分割された前記第１導電型エミッタ層の
うち、前記エミッタ電極と電気的に接続されたものにつ
いては、前記第１導電型エミッタ層および前記２型コン
タクト層のチャネル幅方向の寸法をそれぞれＷ１および
Ｗ２とした場合に、Ｗ１／（Ｗ１＋Ｗ２）≦０．４の条
件を満たすことを特徴とする。
【００３４】また、本願発に係る第４の電力用半導体装
置は、絶縁ゲート型電力用半導体素子を含む電力用半導
体装置であって、絶縁ゲート型電力用半導体素子が、高
抵抗の第１導電型ベース層と、この第１導電型ベース層
の表面に形成された第２導電型ベース層と、この第２導
電型ベース層の表面に選択的に形成された第１導電型エ
ミッタ層と、この第１導電型エミッタ層および前記第２
導電型ベース層を貫通し、前記第１導電型ベース層の途
中の深さまで達した溝内に、ゲート絶縁膜を介して埋込
み形成されたゲート電極と、ターンオフ時または過電流
導通時に、前記第１導電型エミッタ層が形成された前記
第２導電型ベース層を介さずに素子外にキャリアを排出
させる手段と、前記第１導電型エミッタ層が形成された
表面とは反対側の前記第１導電型ベース層の表面に形成
された第２導電型コレクタ層と、前記第１導電型エミッ
タ層および前記第２導電型ベース層に設けられたエミッ
タ電極と、前記第２導電型コレクタ層に設けられたコレ
クタ電極とを備えていることを特徴とする。
【００３５】より具体的な構成は、以下の第本願発に係
る５、第６の電力用半導体装置の通りである。
【００３６】すなわち、本願発に係る第５の電力用半導
体装置は、絶縁ゲート型電力用半導体素子を含む電力用
半導体装置であって、絶縁ゲート型電力用半導体素子
が、高抵抗の第１導電型ベース層と、この第１導電型ベ
ース層の表面に形成された第２導電型ベース層と、この
第２導電型ベース層の表面に選択的に形成された第１導
電型エミッタ層と、この第１導電型エミッタ層および前
記第２導電型ベース層を貫通し、前記第１導電型ベース
層の途中の深さまで達した溝内に、ゲート絶縁膜を介し
て埋込み形成されたゲート電極と、前記第２導電型ベー
ス層の表面にかつ前記溝の間で前記第１導電型エミッタ
層が形成されていない領域に形成された高不純物濃度の
第２導電型ドレイン層と、前記第１導電型エミッタ層が
形成された表面とは反対側の前記第１導電型ベース層の
表面に形成された第２導電型コレクタ層と、前記第１導
電型エミッタ層および前記第２導電型ベース層に設けら
れたエミッタ電極と、前記第２導電型ドレイン層に設け
られ、前記エミッタ電極と電気的に接続されたドレイン
電極と、前記第２導電型コレクタ層に設けられたコレク
タ電極とを備えていることを特徴とする。
【００３７】また、本願発に係る第６の電力用半導体装
置は、絶縁ゲート型電力用半導体素子を含む電力用半導
体装置であって、絶縁ゲート型電力用半導体素子が、高
抵抗の第１導電型ベース層と、この第１導電型ベース層
の表面に形成された第２導電型ベース層と、この第２導
電型ベース層の表面に選択的に形成された第１導電型エ
ミッタ層と、この第１導電型エミッタ層および前記第２
導電型ベース層を貫通し、前記第１導電型ベース層の途
中の深さまで達した溝内に、ゲート絶縁膜を介して埋込
み形成されたゲート電極と、前記第１導電型ベース層の
表面に選択的に形成され、前記第２導電型ベース層の多
数キャリアと同極性のキャリアを排出するための第２導
電型ドレイン層と、この第２導電型ドレイン層を介して
素子外に排出される前記キャリアの量を制御するキャリ
ア制御手段と、前記第１導電型エミッタ層が形成された
表面とは反対側の前記第１導電型ベース層の表面に形成
された第２導電型コレクタ層と、前記第１導電型エミッ
タ層および前記第２導電型ベース層に設けられたエミッ
タ電極と、前記第２導電型ドレイン層に設けられ、前記
エミッタ電極と電気的に接続されたドレイン電極と、前
記第２導電型コレクタ層に設けられたコレクタ電極とを
備えていることを特徴とする。
【００３８】ここで、キャリア制御手段は、ターンオン
時における前記キャリアの排出量を低減させ、ターンオ
フ時または過電流通電時における前記キャリアの排出量
を増加させるものであることが好ましい。
【００３９】また、本願発に係る第７の電力用半導体装
置は、絶縁ゲート型電力用半導体素子を含む電力用半導
体装置であって、絶縁ゲート型電力用半導体素子が、高
抵抗の第１導電型ベース層と、この第１導電型ベース層
の表面に形成された第２導電型ベース層と、この第２導
電型ベース層の表面に選択的に形成された第１導電型エ
ミッタ層と、前記第２導電型ベース層ならびに前記第１
導電型エミッタ層を貫通し、前記第１導電型ベース層の
途中の深さまで達した溝内に、ゲート絶縁膜を介して埋
込み形成されたゲート電極と、前記第１導電型エミッタ
層が形成された表面とは反対側の前記第１導電型ベース
層の表面に形成された第２導電型コレクタ層と、前記第
１導電型エミッタ層および前記第２導電型ベース層と接
続されたエミッタ電極と、前記第２導電型コレクタ層に
設けられたコレクタ電極と備え、前記エミッタ電極が前
記第１導電型エミッタ層と接続する領域を所定の間隔で
形成することにより、前記第１導電型ベース層中の前記
第２導電型ベース層側のキャリア濃度をオン状態で高く
なるようにしたことを特徴とする。
【００４０】また、本願発に係る第８の電力用半導体装
置は、絶縁ゲート型電力用半導体素子を含む電力用半導
体装置であって、絶縁ゲート型電力用半導体素子が、高
抵抗の第１導電型ベース層と、この第１導電型ベース層
の表面に形成された第２導電型ベース層と、この第２導
電型ベース層の表面に選択的に形成された第１導電型エ
ミッタ層第２導電型コンタクト層と、この第１導電型エ
ミッタ層および前記第２導電型ベース層を貫通し、前記
第１導電型ベース層の途中の深さまで達した溝内に、ゲ
ート絶縁膜を介して埋込み形成されたゲート電極と、前
記第１導電型エミッタ層が形成された表面とは反対側の
前記第１導電型ベース層の表面に形成された第２導電型
コレクタ層と、前記第１導電型エミッタ層に設けられる
とともに、前記第２導電型コンタクト層を介して前記第
２導電型ベース層に設けられたエミッタ電極と、前記第
２導電型コレクタ層に設けられたコレクタ電極とを備
え、前記第２導電型コンタクト層は、前記第１導電型エ
ミッタ層のうち、チャネルが形成されるところの前記溝
に接したエッジ部分に接していないことを特徴とする。
【００４１】［作用］本発明者らの研究によれば、ＩＧ
ＢＴにおいて、そのｎ型エミッタ層およびｐ型コンタク
ト層のチャネル幅方向の寸法をそれぞれＷ１およびＷ２
とした場合に、Ｗ１／（Ｗ１＋Ｗ２）≦０．４にしたと
ころ、オン電圧の増加を抑制したままでターンオフ時の
フォールタイムを短くできることが明らかになった。し
たがって、本発明（請求項１，２）によれば、オン電圧
の上昇を招くことなく、フォールタイムを短くできるよ
うになる。すなわち、第１の問題を解決できるようにな
る。
【００４２】また、本発明者らの研究によれば、ＩＧＢ
Ｔにおいて、そのｎ型エミッタ層のチャネル幅方向の寸
法を３μｍ以下にしたところ、オン電圧の上昇をほとん
ど生じることなく、ラッチアップ耐量と負荷短絡耐量を
向上できることが明らかになった。したがって、本発明
（請求項３）によれば、第３および第４の問題を解決で
きるようになる。
【００４３】また、本発明（請求項４）によれば、第１
導電型エミッタ層の一部がエミッタ電極と接続されてい
ない構成になっているので、オン状態において素子内に
キャリアを効果的に蓄積でき、これによりオン電圧を低
くできるようになる。しかも、本発明では、Ｗ１／（Ｗ
１＋Ｗ２）≦０．４にしてあるので、ターンオフ時のフ
ォールタイムを短くすることもできるようになる。すな
わち、第１および第２の問題を解決できるようになる。
【００４４】また、本発明（請求項５）によれば、負荷
短絡時に、第１導電型エミッタ層が形成された第２導電
型ベース層を介さずに素子外にキャリアを排出させるこ
とができるので、負荷短絡によって素子内に過電流が流
れるようになっても、素子外にキャリアを効果的に排出
されるので、過電流による素子破壊を効果的に防止でき
るようになる。
【００４５】したがって、本発明によれば、オン電圧が
低くなる構造を導入した結果、負荷短絡時に流れるコレ
クタ電流が大きくなっても、負荷短絡耐量の低下を防止
できるようになる。すなわち、第３の問題を解決できる
ようになる。
【００４６】また、本発明によれば、ターンオフ時に、
第１導電型エミッタ層が形成された第２導電型ベース層
を介さずに素子外にキャリアを排出させることができる
ので、第１導電型エミッタ層と第２導電型コレクタ層と
の間の領域のキャリアを効果的に排出でき、これにより
寄生サイリスタ構造がラッチアップするような大きな電
流が上記領域内に流れることを防止できるようになる。
【００４７】したがって、本発明によれば、正孔をチャ
ネル領域ではないところに流すようにした構造を導入し
た結果、オン状態でのコレクタ電流が大きくなっても、
寄生サイリスタ構造のラッチアップ発生を防止できるよ
うになる。すなわち、第４の問題を解決できるようにな
る。
【００４８】また、本発明（請求項６）によれば、負荷
短絡によって素子内に過電流が流れるようになっても、
素子内の電流は通常の排出経路の他に、高不純物濃度の
ｐ型層を介しても素子外に排出されるので、過電流によ
る素子破壊を効果的に防止できるようになる。
【００４９】したがって、本発明によれば、正孔をチャ
ネル領域ではないところに流すようにした構造を導入し
た結果、負荷短絡時に流れるコレクタ電流が大きくなっ
ても、素子の破壊を防止できるようになる。すなわち、
第３の問題を解決できるようになる。
【００５０】また、本発明によれば、素子内の電流は通
常の排出経路の他に、高不純物濃度のｐ型層を介しても
素子外に排出されるので、第１導電型エミッタ層と第２
導電型コレクタ層との間の領域のキャリア密度を効果的
に低くでき、これにより寄生サイリスタ構造がラッチア
ップするような大きな電流が上記領域内に流れることを
防止できるようになる。
【００５１】したがって、本発明によれば、正孔をチャ
ネル領域ではないところに流すようにした構造を導入し
た結果、オン状態でのコレクタ電流が大きくなっても、
寄生サイリスタ構造のラッチアップ発生を防止できるよ
うになる。すなわち、第４の問題を解決できるようにな
る。
【００５２】また、本発明（請求項７，８）によれば、
キャリア密度制御手段によって、過電流通電時における
第２導電型ドレイン層から排出されるキャリアの量を多
くすることによって、負荷短絡耐量の増加を図れる。す
なわち、第３の問題を解決できるようになる。
【００５３】また、本発明によれば、キャリア密度制御
手段によって、ターンオフ時における第２導電型ドレイ
ン層から素子外に排出されるキャリアの量を多くするこ
とによって、第１導電型エミッタ層と第２導電型コレク
タ層との間の領域のキャリアを効果的に排出できるの
で、寄生サイリスタ構造がラッチアップするような大き
な電流が素子内に流れることを防止できるようになる。
【００５４】したがって、本発明によれば、ターンオフ
時のキャリア排出量を増加させる構造を導入した結果、
オン状態でのコレクタ電流が大きくなっても、寄生サイ
リスタ構造のラッチアップ発生を防止できるようにな
る。すなわち、第４の問題を解決できるようになる。
【００５５】また、本発明によれば、キャリア密度制御
手段によって、ターンオン状態における第２導電型ドレ
イン層から排出されるキャリアの量を減らすことによっ
て、第１導電型エミッタ層と第２導電型コレクタ層との
間の領域のキャリア密度を効果的に高くできるので、オ
ン電圧の低減化を図れる。
【００５６】また、本発明（請求項９）によれば、チャ
ネル幅方向に関して第１導電型エミッタ層が離れて形成
されているので、これらの第１導電型エミッタ層の間隔
を広くすれば、それらの第１導電型エミッタ層で挟まれ
た領域の第２導電型ベース層の幅は広くなる。
【００５７】これにより、第１導電型エミッタ層で挟ま
れた領域の幅の広い第２導電型ベース層の抵抗を、上記
第１導電型エミッタ層の抵抗よりも高くできる。
【００５８】このように第２導電型ベース層の抵抗を高
くすれば、ターンオン時には、大部分のキャリア（正孔
または電子）は抵抗の高い第２導電型ベース層下を通ら
ずに、抵抗の低い第１導電型エミッタ層下を通るように
なる。
【００５９】その結果、エミッタ電極側のキャリア（正
孔または電子）が高くなり、第１導電型エミッタ層から
上記キャリアとは逆極性のキャリア（電子または正孔）
の注入が促進されてオン抵抗が低くなる。
【００６０】一方、ターンオフ時や負荷短絡時など素子
内の電流密度が高くなる時は、キャリア（正孔または電
子）は第１導電型エミッタ層下にのみ集中せず、一旦広
い領域の第２導電型ベース層中に入ってからエミッタ電
極に抜けるバイパス経路も存在するので、寄生サイリス
タ構造のラッチアップ防止や負荷短絡耐量の向上を図れ
るようになる。
【００６１】したがって、本発明によれば、オン電圧を
低くできるとともに、負荷短絡等によって素子内の電流
密度が高くなっても、寄生サイリスタ構造のラッチアッ
プ防止や負荷短絡耐量の向上を図れるようになる。すな
わち、第３および第４の問題を解決できるようになる。
【００６２】また、本発明（請求項１０）によれば、第
２導電型コンタクト層は、第１導電型エミッタ層のう
ち、チャネルが形成されるところの溝に接したエッジ部
分に接しないパターンを持っているので、第２導電型コ
ンタクト層を形成する際の拡散工程で、第２導電型不純
物がチャネル領域にまで拡散することを防止できる。
【００６３】したがって、本発明によれば、素子の微細
化を進めてチャネル領域が縮小しても、第２導電型コン
タクト層を形成する際の第２導電型不純物の拡散工程
で、チャネル領域の第１導電型エミッタ層が素子特性の
劣化を招く程度まで減少したり、あるいはチャネル領域
の第１導電型エミッタ層が消滅するという問題、すなわ
ち第５の問題を解決できるようになる。
【００６４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
【００６５】（第１の実施形態）図１は本発明の第１の
実施形態に係るトレンチ構造を有するＩＧＢＴの平面
図、図２は同平面図のＡ−Ａ’断面図である。また、図
３は同ＩＧＢＴの断面斜視図を示している。なお、この
図では、内部が理解しやすいように電極等は省略してあ
る。
【００６６】図中、１は高抵抗のｎ型ベース層を示して
おり、このｎ型ベース層１の一方の面には高不純物濃度
のｎ型バッファ層２を介して高不純物濃度のｐ型コレク
タ層３が形成されている。
【００６７】また、他方の面には複数のストライプ状の
トレンチ４がチャネル幅方向と平行に形成されている。
トレンチ４の形状をストライプ状にした理由はチャネル
密度を低くして負荷短絡耐量を増大させるためである。
しかも、トレンチ形状のトレンチ４であれば、それを形
成する際に用いるマスクパターンとチャネル領域との位
置合わせ精度が高くならずに済むからである。
【００６８】これらのトレンチ４の内部には、ゲート絶
縁膜５を介してゲート電極６が埋込み形成されている。
各トレンチ４で挟まれた領域のｎ型ベース層１の表面に
はｐ型ベース層７が形成されている。
【００６９】このｐ型ベース層７の表面には、高不純物
濃度のｎ型エミッタ層８およびｐ型コンタクト層９が、
トレンチ４の側面に接してトレンチ４の長手方向（チャ
ネル幅方向）に沿って交互に形成されている。
【００７０】ｎ型ベース層１、ｐ型ベース層７、ｎ型エ
ミッタ層８、ゲート絶縁膜５およびゲート電極６は、ｎ
型エミッタ層８とｎ型ベース層１とで挟まれ、トレンチ
４に接したｐ型ベース層７の表面にチャネルが形成され
る電子注入用ＭＯＳＦＥＴを構成している。
【００７１】ｐ型コレクタ層３上にはコレクタ電極１０
が設けられている。また、ｎ型エミッタ層８およびｐ型
ベース層７上には層間絶縁膜１１を介してエミッタ電極
１２が設けられている。このエミッタ電極１２は、ｐ型
コンタクト層９を介してｐ型ベース層７とコンタクトし
ている。
【００７２】ここで、ｎ型エミッタ層８およびｐ型コン
タクト層９は、上述したように、トレンチ４の側面に接
してトレンチ４の長手方向に沿って交互に形成されてい
るので、ｐ型ベース層７とｎ型エミッタ層８とはエミッ
タ電極１２によってチャネル幅方向で（奥行き方向で）
短絡することになる。
【００７３】この短絡構造は、ｎ型ベース層１とｐ型コ
レクタ層３とｐ型ベース層７とｎ型エミッタ層８で構成
されたｎｐｎｐサイリスタのラッチアップを防止するた
めのものである。
【００７４】一方、従来のＩＧＢＴは、図３３に示した
ように、ｐ型ベース層７とｎ型エミッタ層８とはエミッ
タ電極１２によってチャネル長方向で（横方向で）短絡
している。
【００７５】ここで、図１に示すように、ｎ型エミッタ
層８の幅をＷｎ、ｐ型コンタクト層の幅をＷｐとした場
合に、Ｄ＝Ｗｎ／（Ｗｎ＋Ｗｐ）で定義される、ｎ型エ
ミッタ層８の奥行き方向の短絡率の値は、本実施形態で
は０．４以下に設定されている。
【００７６】その理由、本発明者らの研究によれば、表
１に示すように、Ｄ＝１にして、トレンチ４の長手方向
に沿ってチャネルをとぎれることなく形成すると、電子
注入が増加してオン電圧（Ｖce(sat) ）は低下するが、
逆にターンオフ時間ｔf が長くなってしまうが、Ｄ≦
０．４にするとオン電圧（Ｖce(sat) ）が若干上昇する
がターンオフ時間ｔf が著しく短くなることが分かった
からである。
【００７７】すなわち、短絡率Ｄを０．４以下にするこ
とによって、ターンオフ時間ｔf を十分に短くでき、し
かも短絡率Ｄをこのような小さい値にしてもオン電圧
（Ｖce(sat) ）を低く保てることが分かったからであ
る。
【００７８】
【表１】
【００７９】また、オン電圧を低く、ターンオフ時間ｔ
f を短くできることから、素子全体の損失を十分にでき
るようになる。なお、従来は、オン電圧を下げるため
に、奥行き方向のチャネル領域を省くこと、すなわちＤ
の値を小さくすることはしなかった。なお、表１の結果
は、短絡率Ｄが０．４、電源電圧が３００Ｖ、電流が１
５Ａ、ゲート電圧が±１５Ｖの条件の実験にて得られた
ものである。
【００８０】また、本発明者らの研究によれば、表２に
示すように、オン電圧を効果的に低くするためには、短
絡率Ｄ≦０．４の条件とは関係なく、Ｗｎを３μｍ以下
に設定すれば良いことが分かった。なお、表２の結果
は、電源電圧が３００Ｖ、電流が１５Ａ、ゲート電圧が
±１５Ｖの条件の実験にて得られたものである。
【００８１】
【表２】
【００８２】以上述べたように本実施形態によれば、短
絡率Ｄ≦０．４に設定することによってオン電圧の上昇
を招くことなく、ターンオフ時間ｔf を短くすることが
できるようになる。また、短絡率Ｄ≦０．４に設定し、
かつＷｎ≦３μｍに設定することによって、オン電圧を
低くかつターンオフ時間ｔf を短くすることができるよ
うになる。
【００８３】（第２の実施形態）図４は、本発明の第２
の実施形態に係るトレンチ構造を有するＩＧＢＴの平面
図である。なお、図１〜図３と対応する部分には図１〜
図３と同一符号を付してあり、詳細な説明は省略する
（他の実施形態についても同様）。
【００８４】本実施形態が第１の実施形態と異なる点
は、トレンチ４の長手方向に沿ってｎ型エミッタ層８の
中央部をｐ型コンタクト層９で置き換えたことにある。
その結果、ｎ型エミッタ層８のチャネル幅方向の寸法が
短くなって、寄生サイリスタ構造がラッチアップするこ
とをより効果的に防止できるようになる。
【００８５】寄生サイリスタ構造のラッチアップを効果
的に防止するためには、ｎ型エミッタ層８のチャネル長
方向の寸法は２μｍ以下であることが好ましい。
【００８６】（第３の実施形態）図５は、本発明の第３
の実施形態に係るトレンチ構造を有するＩＧＢＴの断面
図である。
【００８７】本実施形態が第１の実施形態と異なる点
は、全てのｎ型エミッタ層８とではなく、一部のｎ型エ
ミッタ層８とだけエミッタ電極１２をコンタクトさせた
ことにある。
【００８８】具体的には、エミッタ電極１２とコンタク
トする２つのｎ型エミッタ層８の間の、エミッタ電極１
２とコンタクトしないｎ型エミッタ層８の数を２個とし
た。すなわち、連続した３個のｎ型エミッタ層８に対し
て１個の割合で、エミッタ電極１２をｎ型エミッタ層８
にコンタクトさせた。
【００８９】このような構成でも、第１の実施形態と同
様な効果が得れるのはもちろんのこと、一部のｎ型エミ
ッタ層８とだけエミッタ電極１２をコンタクトさせたこ
とによって、電子注入が促進されるので、オン電圧をさ
らに低くできるようになる。
【００９０】なお、本実施形態の場合、エミッタ電極１
２がコンタクトしていないところでは、短絡率Ｄ≦０．
４の条件は満たしていなくても良い。
【００９１】また、本実施形態では、３個のｎ型エミッ
タ層８に対して１個の割合で、エミッタ電極１２をｎ型
エミッタ層８にコンタクトさせたが、その数は１、２ま
たは４以上であっても良い。基本的には数が多いほどオ
ン電圧はより低くなる。
【００９２】（第４の実施形態）図６は本発明の第４の
実施形態に係るトレンチ構造を有するＩＧＢＴの平面
図、図７は同平面図のＡ−Ａ’断面図である。また、図
８は同ＩＧＢＴの断面斜視図を示している。なお、この
図では、内部が理解しやすいように電極等は省略してあ
る。
【００９３】本実施形態が第１の実施形態と異なる点
は、チャネルが形成されるＩＧＢＴセルとチャネルが形
成されないダミーセルを、トレンチ４の長手方向に垂直
な方向（チャネル長方向）に沿って交互に形成したこと
にある。
【００９４】すなわち、ＩＧＢＴセルでは、ｐ型ベース
層７の表面にはｎ型エミッタ層８およびｐ型コンタクト
層９が形成され、ダミーセルでは、ｐ型ベース層７の表
面にはｐ型コンタクト層９しか形成されていない。
【００９５】エミッタ電極１２は、ＩＧＢＴセルでは、
ｎ型エミッタ層８およびｐ型コンタクト層９にコンタク
トし、ダミーセルでは、ｐ型コンタクト層９にだけコン
タクトしている。
【００９６】このような構成のＩＧＢＴを図３４に示し
た負荷短絡試験回路のＩＧＢＴに用いて負荷短絡実験を
行ったところ、短絡している間（図３５のｔscで示され
た期間）が十分に長くなり、負荷短絡耐量が十分に大き
くなることが分かった。例えば、従来のＩＧＢＴでは１
μｓｅｃであったものが、本実施形態のＩＧＢＴでは１
０μｓｅｃ以上であった。
【００９７】このような実験結果が得られた理由は、短
絡時に、素子内に蓄積された正孔が、ダミーセルのｐ型
コンタクト層９にコンタクトしたエミッタ電極１２から
素子外に効果的に排出されるからである。
【００９８】周知の通り、短絡時には、１０μｓｅｃ程
度の時間的余裕があれば、外部回路により過電流を検知
してゲート電圧を下げることができるので、ＩＧＢＴを
保護できる。したがって、本実施形態のＩＧＢＴであれ
ば、短絡事故から保護することができる。
【００９９】また、ターンオフ時には、ダミーセルのｐ
型コンタクト層９にコンタクトしたエミッタ電極１２か
ら素子外に効果的に排出される結果、ｎ型エミッタ層８
下のｐ型ベース層７の正孔電流の密度が低くなるので、
寄生サイリスタ構造のラッチアップを防止できるように
なる。
【０１００】なお、上記実験で用いた従来および本実施
形態のＩＧＢＴはいずれも阻止耐圧が４．５ｋＶのもの
であり、また従来と本実施形態のＩＧＢＴとで異なるパ
ラメータは表面パターンのみである。また、電源電圧
（Ｖcc）は２ｋＶとした。
【０１０１】なお、本実施形態では、エミッタ電極１２
をｐ型コンタクト層９を介してｎ型エミッタ層８に設け
たが直接設けても良い。
【０１０２】（第５の実施形態）図９は、本発明の第５
の実施形態に係るトレンチ構造を有するＩＧＢＴを示す
断面図である。
【０１０３】本実施形態が第４の実施形態と異なる点
は、チャネルが形成されないセルの数の割合を高くした
ことにある。本実施形態によれば、ターンオフ時に、素
子内に蓄積された正孔をより効果的に素子外に排出でき
るので、負荷短絡耐量をさらに大きくすることができる
ようになる。
【０１０４】（第６の実施形態）図１０は、本発明の第
６の実施形態に係るトレンチ構造を有するＩＧＢＴを示
す断面図である。
【０１０５】本実施形態が第４の実施形態と異なる点
は、エミッタ電極１２とコンタクトするダミーセルのｐ
型コンタクト層９が、層間絶縁膜１１によってエミッタ
電極１２と絶縁されていることにある。
【０１０６】本実施形態でも、従来に比べて負荷短絡耐
量は大きなる。また、ターンオン時には、ダミーセルの
ｐ型コンタクト層９を介して素子外に排出される正孔が
なくなり、素子内に正孔が蓄積されやすくなるので、オ
ン電圧の低減化を図れるようになる。
【０１０７】（第７の実施形態）図１１は、本発明の第
７の実施形態に係るトレンチ構造を有するＩＧＢＴを示
す断面図である。
【０１０８】本実施形態は、ＩＧＢＴセルとダミーセル
が存在する点では、第４の実施形態と同じであるが、こ
れらのセルの構成が第４の実施形態と異なっている。
【０１０９】すなわち、本実施形態の場合、ＩＧＢＴセ
ルにおいては、ｎ型エミッタ層８とｐ型コンタクト層９
とが従来と同様に横方向で短絡し、ダミーセルにおいて
は、ｐ型コンタクト層９の代わりに高不純物濃度のｐ型
ドレイン層２１が形成され、このｐ型ドレイン層２１に
はドレイン電極２２が設けられている。このドレイン電
極２２はエミッタ電極１２に接続されている。
【０１１０】本実施形態でも、ＩＧＢＴセルとダミーセ
ルが存在することから、従来に比べて負荷短絡耐量は大
きくなる。
【０１１１】また、本実施形態のＩＧＢＴについて、オ
ン状態においてＩＧＢＴセルから排出される正孔量（ｈ
１）と、ダミーセルから排出される正孔量（ｈ２）との
比率を調べたところ、ｈ１：ｈ２＝５９：４１であっ
た。
【０１１２】（第８の実施形態）図１２は、本発明の第
８の実施形態に係るトレンチ構造を有するＩＧＢＴを示
す断面図である。
【０１１３】本実施形態が第７の実施形態と異なる点
は、ドレイン電極２２とコンタクトするダミーセルの数
が減っていることにある。ドレイン電極２２とコンタク
トしないダミーセルにはｐ型ドレイン層２１は形成され
ていない。
【０１１４】本実施形態でも、従来に比べて負荷短絡耐
量は大きくなる。また、ドレイン電極２２とコンタクト
するダミーセルの数が減っているので、オン状態におい
ては、ダミーセルを介して素子外に排出される正孔の量
が減少し、素子内に正孔が蓄積されやすくなる。したが
って、オン電圧を低減できる。
【０１１５】また、本実施形態のＩＧＢＴについて、Ｉ
ＧＢＴセルから排出される正孔量（ｈ１）と、ダミーセ
ルから排出される正孔量（ｈ２）との比率を調べたとこ
ろ、ｈ１：ｈ２＝６７：３３であった。なお、ＩＧＢＴ
セルとダミーセルの組合せの形態は本実施形態のもの限
らず、種々の形態が考えられる。
【０１１６】（第９の実施形態）図１３は、本発明の第
９の実施形態に係るトレンチ構造を有するＩＧＢＴの断
面図および等価回路である。
【０１１７】本実施形態では、２つのトレンチ４間の幅
がＷ１であるチャネルが形成されるＩＧＢＴセルと、２
つのトレンチ４間の幅がＷ２（＜Ｗ１）であるチャネル
が形成されないダミーセルを交互に形成している。
【０１１８】ＩＧＢＴセルには通常通りにｐ型ベース層
７およびｎ型エミッタ層８が形成され、これら７，８は
エミッタ電極１２によって横方向で短絡している。
【０１１９】一方、ダミーセルにはｐ型ベース層７の代
わりにｐ型ドレイン層２１が形成されている。ｐ型ドレ
イン層２１にはドレイン電極２２が設けられ、このドレ
イン電極２２はエミッタ電極１２に接続している。
【０１２０】ここで、Ｗ１＞Ｗ２であるので、ＩＧＢＴ
セルのｎ型ベース層１のトレンチ底部と同じ深さの点
（Ａ１，Ａ２）コレクタ電極１０とエミッタ電極１２と
の間の抵抗Ｒ１は、ダミーセルとドレイン電極２２との
間の抵抗Ｒ２よりも低くなる。
【０１２１】なお、Ｗ１＝Ｗ２とし、ｐ型ドレイン層２
１の不純物濃度をｐ型ベース層７のそれよりも低くする
ことによっても、同じような抵抗の大小関係（Ｒ１＜＜
Ｒ２）を実現できる。あるいは図１５に示すように、ｐ
型ドレイン層９を浅く形成することによっても抵抗の大
小関係（Ｒ１＜Ｒ２）を実現することもできる。
【０１２２】このように構成されたＩＧＢＴの動作は、
駆動方法の点では従来のＩＧＢＴのそれと同じである。
すなわち、素子をターンオンさせるには、コレクタ電極
１０に正電圧、エミッタ電極１２およびドレイン電極２
２に負電圧を印加した状態で、エミッタ電極１２に対し
て正の電圧をゲート電極６に印加する。
【０１２３】その結果、トレンチ４の側面に接したｐ型
ベース層７の表面にｎ型チャネルが形成され、図１４
（ａ）に示すように、電子ｅがｎ型エミッタ層８からｎ
型チャネルを介してｎ型ベース層１に注入されてｐ型コ
レクタ層３に達し、これに伴ってｐ型コレクタ層３から
正孔ｈがｎ型ベース層１に注入される。このようにして
ｎ型ベース層１に電子ｅと正孔ｈの両方が注入され、ｎ
型ベース層１で導電変調が起こって、素子は導通状態に
なる。
【０１２４】ここで、従来と異なる点は、ｐ型コレクタ
層３からｎ型ベース層１に注入された正孔ｈが、電荷中
性条件を満たすべく電子が高濃度に存在する経路、すな
わち抵抗の低いＩＧＢＴセルのトレンチ間領域を主に流
れるので、ｐ型ドレイン層９を介してドレイン電極２２
（すなわちエミッタ電極１２）に排出される正孔電流の
割合は小さく抑えられる。
【０１２５】言い換えれば、オン状態ではＲ１＜Ｒ２と
なるので、ｐ型ドレイン層２１を介して素子外に排出さ
れる正孔の量が減少する結果、従来のＩＧＢＴよりも高
濃度のキャリア（電子ｅ、正孔ｈ）がｎ型ベース層１内
に蓄積される。その結果、オン電圧は低くなる。
【０１２６】一方、素子をターンオフさせるには、ゲー
ト電極６にエミッタ電極１２に対して負の電圧を印加す
る。
【０１２７】その結果、トレンチ４の側面に接したｐ型
ベース層７の表面に形成されていたｎ型チャネルが消滅
し、電子注入が停止するとともに、ｎ型ベース層１内に
蓄積されていた正孔ｈは、その一部がｐ型ベース層７お
よびｐ型ドレイン層２１を介してエミッタ電極１２（ド
レイン電極２２）に排出され、残りの正孔ｈが電子ｅと
再結合して消滅する。このようにして素子内のキャリア
（電子ｅ、正孔ｈ）が消滅することによって、素子はタ
ーンオフする。
【０１２８】ここで、従来と異なる点は、図１４（ｂ）
に示すように、トレンチ４の側壁に接したｎ型ベース層
１の表面にｐ型蓄積層が形成されるので、ｐ型ドレイン
層２１を通る正孔ｈの排出経路の抵抗はオン状態での抵
抗に比べて低くなり（Ｒ2 ’＜＜Ｒ2 ）、一方ｐ型ベー
ス層７を通る正孔ｈの排出経路の抵抗はオン状態での抵
抗に比べて高くなる（Ｒ1 ’＞Ｒ1 ）。なお、’が付さ
れたものはターンオフ時の抵抗を示している。
【０１２９】また、ｐ型ドレイン層２１にはｎ型エミッ
タ層８が形成されていないために、ｐ型ドレイン層２１
を通る正孔ｈの排出経路の抵抗はｐ型ベース層７を通る
正孔ｈの排出経路の抵抗に比べて小さくなる（Ｒ1 ’＞
Ｒ2 ’）。
【０１３０】その結果、ターンオフ時には、ｐ型ドレイ
ン層２１を通る正孔ｈの排出経路の抵抗がｐ型ベース層
７を通る正孔ｈの排出経路の抵抗よりやや小さくなり
（Ｒ１≧Ｒ２）、正孔電流が効果的に排出される。
【０１３１】言い換えれば、ターンオフ時にはＲ1 ’≧
Ｒ2 ’となるので、ｐ型ドレイン層２１を介して素子外
に排出される正孔の量が増加し、ｎ型エミッタ層８直下
のｐ型ベース層７を介して素子外に排出される正孔の量
を減少させる。
【０１３２】その結果、従来のＩＧＢＴで問題となって
いた、ｎ型エミッタ層８直下のｐ型ベース層７の電位が
ｎ型エミッタ層８とｐ型ベース層７とで構成されるｐｎ
接合のビルトイン電圧を上回ることによって発生する寄
生サイリスタ構造のラッチアップを防止できるようにな
る。
【０１３３】以上述べたように本実施形態によれば、オ
ン状態ではＲ１＜＜Ｒ２、ターンオフ時にはＲ1 ’≧Ｒ
2 ’となるように素子設計することによって、すなわち
オン状態にはｐ型ドレイン層２１を介して素子外に排出
される正孔の量を少なくし、ターンオフ時には逆に多く
することによって、オン電圧を低減でき、かつ寄生サイ
リスタ構造のラッチアップを防止できるようになる。
【０１３４】また、負荷短絡時にＲ1 ’≧Ｒ2 ’となる
ように制御して、ｐ型ドレイン層２１を介して素子外に
排出される正孔の量を多くすれば、過電流から素子を保
護することができ、負荷短絡耐量の増加を図れる。
【０１３５】（第１０の実施形態）図１６は、本発明の
第１０の実施形態に係るトレンチ構造を有するＩＧＢＴ
の断面図および等価回路である。
【０１３６】本実施形態が第９の実施形態と異なる点
は、ｐ型ドレイン層２１を介して素子外に排出される正
孔の量を空乏層によって制御することにある。
【０１３７】空乏層を利用できるように、本実施形態で
は、図１６に示すように、ｐ型ドレイン層２１の不純物
濃度をｐ型ベース層７のそれよりも低くする。また、ｐ
型ドレイン層２１の表面には、ドレイン電極２２のコン
タクト抵抗を下げるために、ｐ型コンタクト層２３を形
成する。
【０１３８】このような構成であれば、ターンオン状態
では、ゲート電極６に正電圧が印加されて、図１７
（ａ）、図１８（ｂ）に示すように、ｐ型ドレイン層２
１に空乏層が形成されてピンチオフが起こり、正孔に対
するポテンシャル障壁が生じる。
【０１３９】その結果、ｐ型ドレイン層２１を通る正孔
ｈの排出経路の抵抗がｐ型ベース層７を通る正孔ｈの排
出経路の抵抗に比べて大きくなるので、すなわちｐ型ド
レイン層２１から素子外に排出される正孔の量が少なく
なるので、従来のＩＧＢＴよりも高濃度のキャリア（電
子ｅ、正孔ｈ）がｎ型ベース層１内に蓄積され、オン電
圧が低くなる。
【０１４０】一方、ターンオフさせる際には、ゲート電
極６に負電圧が印加されて空乏層が消滅して正孔に対す
るポテンシャル障壁がなくなり、これによりｐ型ドレイ
ン層２１からも正孔が排出されるようになるので、寄生
サイリスタ構造のラッチアップの発生を防止できる。
【０１４１】図１７（ｂ）、図１８（ｃ）に示すよう
に、正孔に対するポテンシャル障壁が低くなり、その結
果としてトレンチ４の側壁に接したｐ型ドレイン層２１
の表面にもｐ型蓄積層が形成され、また第１０の実施形
態と同様に、トレンチ４の側壁に接したｎ型ベース層１
の表面にｐ型蓄積層が形成されるので、寄生サイリスタ
構造のラッチアップの発生をより効果的に防止できる。
また、第９の実施形態と同様に、負荷短絡容量の増加を
図ることもできる。
【０１４２】（第１１の実施形態）図１９は、本発明の
第１１の実施形態に係るトレンチ構造を有するＩＧＢＴ
の断面図および等価回路である。
【０１４３】本実施形態が第９の実施形態と異なる点
は、ｐ型ドレイン層２１から素子外に排出される正孔の
量をショットキーダイオードによって制御することにあ
る。
【０１４４】ショットキーダイオードを利用できるよう
に、本実施形態では、図１９に示すように、ｐ型ドレイ
ン層２３の不純物濃度を低くし、ドレイン電極としてＡ
ｌまたはＷなどの金属からなるショットキー電極２４を
用いる。
【０１４５】素子をターンオンさせるに、通常通りにゲ
ート電極６に正電圧を印加する。このとき、ｐ型ベース
層７の電位の上昇は小さいので、ショットダイオードは
オフ状態のままである。そのため、ｐ型ドレイン層２４
を介して素子外に正孔が排出されることはない。その結
果、ｎ型ベース層１内にキャリアが効果的に蓄積され、
オン電圧が低くなる。なお、参考のために、図２０に、
ｐ型ベース層７の電圧Ｖpbが０Ｖのときのｐ型ベース層
７のバンド図を示す。
【０１４６】また、素子に過電流が流れた場合には、ｐ
型ベース層７の電圧Ｖpbが上昇し、ショットダイオード
はオン状態となる。その結果、素子内の正孔は、ｐ型ド
レイン層２１を介して素子外に排出されるので、寄生サ
イリスタ構造のラッチアップの発生を防止できるととも
に、過電流から素子を保護できるようになる。
【０１４７】図２１に、本実施形態および従来のＩＧＢ
Ｔのコレクタ電流−コレクタ電圧の特性図を示す。図か
ら、本実施形態のＩＧＢＴのコレクタ電流−コレクタ電
圧特性は、従来のＩＧＢＴのそれとは異なり、飽和特性
を示すことが分かる。すなわち、本実施形態のＩＧＢＴ
は、従来のものと比べて、過電流から容易に保護できる
ものである。
【０１４８】（第１２の実施形態）図２２は、本発明の
第１２の実施形態に係るトレンチ構造を有するＩＧＢＴ
の断面図である。
【０１４９】本実施形態が第９の実施形態と異なる点
は、奥行き方向にｐ型ドレイン層２１およびｐ型ドレイ
ン電極２２を形成したことになる。
【０１５０】ここで、ｐ型ドレイン層２１の奥行き方向
の寸法（トレンチ４の長手方向と平行な方向の寸法）
は、ｐ型ベース層７のそれよりも小さくする。同じにす
る場合には、ｐ型ドレイン層２１の不純物濃度をｐ型ベ
ース層７のそれよりも低くするか、あるいはｐ型ドレイ
ン層９のほうを浅く形成する。
【０１５１】本実施形態でも、ターンオン時には、ｐ型
ドレイン層２１を通る正孔の排出経路の抵抗ほうが、ｐ
型ベース層７を通る正孔の排出経路のそれよりも高くな
り、すなわちｐ型ドレイン層２１から素子外に排出され
る正孔の量が減少し、ｎ型ベース層１内にキャリアが効
果的に蓄積されるので、オン電圧を低くできる。
【０１５２】一方、ターンオフ時には、トレンチ４の側
壁に接したｎ型ベース層１の表面にｐ型蓄積層が形成さ
れ、またｐ型ドレイン層２１にはｎ型エミッタ層８が形
成されていないために、ｐ型ドレイン層２１を通る正孔
ｈの排出経路の抵抗がｐ型ベース層７を通る正孔ｈの排
出経路の抵抗に比べて小さくなるので、すなわちｐ型ド
レイン層２１から素子外に排出される正孔の量が増加す
るので、寄生サイリスタ構造のラッチアップを防止でき
るようになる。また、第９の実施形態と同様に負荷短絡
耐量の増加を図ることもできる。図２３、図２４に、図
２２のＩＧＢＴのターンオフ時の矢視Ａ−Ａ’断面図、
矢視Ｂ−Ｂ’断面図を示す。
【０１５３】（第１３の実施形態）図２５は、本発明の
第１３の実施形態に係るトレンチ構造を有するＩＧＢＴ
の断面斜視図である。また、図２６に、図２５のＩＧＢ
Ｔの矢視Ａ−Ａ’断面図を示す。
【０１５４】本実施形態が第１の実施形態と異なる点
は、トレンチ４の長手方向（チャネル幅方向）に関し、
隣り合う２つのｐ型コンタクト層９の間隔およびそれら
に接したｎ型エミッタ層８の間隔を広げたことにある。
【０１５５】これらのｐ型コンタクト層９で挟まれた領
域のｐ型ベース層７上には層間絶縁膜１１が設けられて
おり、エミッタ電極１２がｐ型ベース層７にコンタクト
しないようになっている。
【０１５６】本実施形態によれば、トレンチ４の長手方
向に関し、隣り合う２つのｐ型コンタクト層９の間隔が
広がっているので、これらのｐ型コンタクト層９で挟ま
れた領域のｐ型ベース層７は、ｐ型コンタクト層９およ
びそれに接したｎ型エミッタ層８に比べて抵抗が高くな
る。
【０１５７】そのため、オン状態では、図２６に示すよ
うに、大部分の正孔ｈは広い領域のｐ型ベース層７下を
通らずに、狭い領域のｐ型コンタクト層９およびｎ型エ
ミッタ層８下を通るようになる。その結果、エミッタ電
極１２側の正孔濃度が高くなり、ｎ型エミッタ層８から
の電子の注入が促進されてオン抵抗が低くなる。
【０１５８】一方、ターンオフ時や負荷短絡時など電流
密度が高くなる時は、正孔はｎ型エミッタ層８下にのみ
集中せず、一旦ｐ型ベース層７中に入ってからエミッタ
電極７に抜けるバイパス経路も存在するので、寄生サイ
リスタ構造のラッチアップ防止や負荷短絡耐量の向上を
図れるようになる。
【０１５９】（第１４の実施形態）図２７は、本発明の
第１４の実施形態に係るトレンチ構造を有するＩＧＢＴ
の断面図である。この図２７の断面図は、第１３の実施
形態の図２６の断面図に相当するものである。
【０１６０】本実施形態が第１３の実施形態と異なる点
は、トレンチ４の長手方向に関し、ｐ型コンタクト層９
およびｎ型エミッタ層８の周囲近傍のｐ型ベース層７を
残して他のｐ型ベース層７を省いたことにある。
【０１６１】その結果、トレンチ４の長手方向に関し、
隣り合う２つのｐ型コンタクト層９で挟まれた領域の大
部分は、ｐ型ベース層７よりも高抵抗のｎ型ベース層１
が占めることになる。
【０１６２】したがって、トレンチ４の長手方向に関
し、隣り合う２つのｐ型コンタクト層９で挟まれた領域
の寸法が第１３の実施形態のそれと同じであれば、より
多くの正孔が狭い領域のｐ型コンタクト層９および型エ
ミッタ層８下を通るようになるので、オン電圧をさらに
下げることができる。
【０１６３】逆に、第１３の実施形態と同じ程度のオン
電圧で良い場合には、トレンチ４の長手方向に関し、隣
り合う２つのｐ型コンタクト層９で挟まれた領域の寸法
を第１３の実施形態のそれよりも小さくできるので、第
１３の実施形態よりも面積効率を高くすることができ
る。
【０１６４】（第１５の実施形態）図２８は、本発明の
第１５の実施形態に係るトレンチ構造を有するＩＧＢＴ
の断面図である。この図２８の断面図は、第１３の実施
形態の図２６の断面図に相当するものである。
【０１６５】本実施形態が第１４の実施形態と異なる点
は、ｐ型ベース層７を省いた領域のｎ型ベース層１の表
面にトレンチ（ゲート絶縁膜５）と接するようにｐ型フ
ローティング層２５を設けたことにある。
【０１６６】第１４の実施形態のＩＧＢＴは、本来ある
べきところのｐ型ベース層７を一部省いたので、耐圧の
点で設計が難しい。
【０１６７】しかし、本実施形態によれば、ターンオフ
時にはトレンチ（ゲート絶縁膜５）と接するｎ型ベース
層１の表面にｐ型反転層が形成され、このｐ型反転層を
介してｐ型フローティング層２５がｐ型ベース層７と電
気的に接続する。
【０１６８】その結果、ｐ型ベース層７を省いた領域の
ｎ型ベース層１の電位が固定されるので、耐圧が高くな
る。また、オン状態では、ｐ型フローティング層２５は
ｐ型ベース層７とは電気的に分離され、オン電圧が下が
る。
【０１６９】（第１６の実施形態）図２９は、本発明の
第１６の実施形態に係るトレンチ構造を有するＩＧＢＴ
の断面図である。この図２９の断面図は、第１３の実施
形態の図２６の断面図に相当するものである。
【０１７０】本実施形態が第１４の実施形態と異なる第
１の点は、層間絶縁膜１１を無くしてエミッタ電極１２
をｐ型バラスト層２６とコンタクトさせていることにあ
る。これにより、ターンオフ時や負荷短絡時における正
孔の排出口が広くなるので、寄生サイリスタ構造のラッ
チアップをさらに効果的に防止できたり、負荷短絡容量
をさらに大きくすることができる。
【０１７１】また、本実施形態が第１４の実施形態と異
なる第２の点は、ｐ型ベース層７を省いた領域のｎ型ベ
ース層１の表面に、不純物濃度が低く高抵抗に設計され
たＰ型バラスト層２６を設けたことにある。これによ
り、オン状態での正孔の排出が制限されるので、オン電
圧の上昇を抑制できるようになる。
【０１７２】（第１７の実施形態）図３０は、本発明の
第１７の実施形態に係るトレンチ構造を有するＩＧＢＴ
の断面斜視図である。
【０１７３】本実施形態が第１３の実施形態と異なる点
は、トレンチ４の長手方向に垂直な方向（チャネル長方
向）に沿って、エミッタ電極１２とコンタクトしないｎ
型エミッタ層８が存在することにある。このエミッタ電
極１２は、層間絶縁膜１１によってｎ型エミッタ層８と
絶縁されている。
【０１７４】このような構成によれば、トレンチ４の長
手方向に垂直な方向に関しても、正孔電流の集中が起こ
り、すなわちエミッタ電極１２とコンタクトしたｎ型エ
ミッタ層８下における正孔電流の密度が高くなり、ｎ型
エミッタ層８からの電子の注入が促進されてオン電圧が
低くなる。
【０１７５】したがって、本実施形態によれば、トレン
チ４の長手方向に平行な方向（Ｙ軸方向）およびトレン
チ４の長手方向に垂直な方向（Ｘ軸方向）に関して、ｎ
型エミッタ層８からの電子の注入が促進されるので、オ
ン電圧をさらに下げることができるようになる。
【０１７６】（第１８の実施形態）図３１は本発明の第
１８の実施形態に係るトレンチ構造を有するＩＧＢＴの
平面図、図３２は同ＩＧＢＴのＡ−Ａ’断面図、Ｂ−
Ｂ’断面図、Ｃ−Ｃ’断面図およびＤ−Ｄ’断面図を示
している。
【０１７７】本実施形態が第１の実施形態と異なる点
は、ｐ型コンタクト層９が素子の微細化に対して有利な
パターンを持っていることにある。
【０１７８】すなわち、本実施形態のｐ型コンタクト層
９は、チャネルが形成されるところのトレンチ４に接し
たｎ型エミッタ層８のエッジ部分とは接しないパターン
を持っている。
【０１７９】このようなパターンのｐ型コンタクト層９
であれば、それを形成する際の拡散工程で、ｐ型不純物
がチャネル領域にまで拡散することを防止できる。
【０１８０】したがって、本実施形態によれば、素子の
微細化を進めてチャネル領域が縮小しても、チャネル領
域のｎ型エミッタ層８が素子特性の劣化を招く程度まで
減少したり、あるいはチャネル領域のｎ型エミッタ層８
が消滅するという問題は起こらない。
【０１８１】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態ではＩＧＢＴの
場合について説明したが、本発明はＩＧＢＴよりも電子
注入が促進された素子であるＩＥＧＴ（Injection Enha
ncement Gate Transistor ）にも適用できる。また、上
記実施形態を適宜組み合わせて実施しても良い。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
【０１８２】
【発明の効果】以上詳説したように本発明によれば、上
述した第１ないし第５の問題を解決できる電力用半導体
装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るトレンチ構造を
有するＩＧＢＴの平面図
【図２】同平面図のＡ−Ａ’断面図
【図３】同ＩＧＢＴの断面斜視図
【図４】本発明の第２の実施形態に係るトレンチ構造を
有するＩＧＢＴの平面図
【図５】本発明の第３の実施形態に係るトレンチ構造を
有するＩＧＢＴの断面図
【図６】本発明の第４の実施形態に係るトレンチ構造を
有するＩＧＢＴの平面図
【図７】同平面図のＡ−Ａ’断面図
【図８】同ＩＧＢＴの断面斜視図
【図９】本発明の第５の実施形態に係るトレンチ構造を
有するＩＧＢＴを示す断面図
【図１０】本発明の第６の実施形態に係るトレンチ構造
を有するＩＧＢＴを示す断面図
【図１１】本発明の第７の実施形態に係るトレンチ構造
を有するＩＧＢＴを示す断面図
【図１２】本発明の第８の実施形態に係るトレンチ構造
を有するＩＧＢＴを示す断面図
【図１３】本発明の第９の実施形態に係るトレンチ構造
を有するＩＧＢＴの断面図および等価回路
【図１４】同ＩＧＢＴの動作を説明するための素子内の
キャリア流を示す図
【図１５】Ｒ１＜Ｒ２を実現するための他の構造を示す
断面図」
【図１６】本発明の第１０の実施形態に係るトレンチ構
造を有するＩＧＢＴの断面図および等価回路
【図１７】同ＩＧＢＴの動作を説明するための素子内の
キャリア流を示す図
【図１８】同ＩＧＢＴの動作を説明するためのバンド図
【図１９】本発明の第１１の実施形態に係るトレンチ構
造を有するＩＧＢＴの断面図および等価回路
【図２０】ｐ型ベース層の電圧が０Ｖのときのｐ型ベー
ス層のバンド図
【図２１】図１８および従来のＩＧＢＴのコレクタ電流
−コレクタ電圧の特性図を示す図
【図２２】本発明の第１２の実施形態に係るトレンチ構
造を有するＩＧＢＴの断面図
【図２３】同ＩＧＢＴのターンオフ時の矢視Ａ−Ａ’断
面図
【図２４】同ＩＧＢＴのターンオフ時の矢視Ｂ−Ｂ’断
面図
【図２５】本発明の第１３の実施形態に係るトレンチ構
造を有するＩＧＢＴの断面斜視図
【図２６】同ＩＧＢＴの矢視Ａ−Ａ’断面図
【図２７】本発明の第１４の実施形態に係るトレンチ構
造を有するＩＧＢＴの断面図
【図２８】本発明の第１５の実施形態に係るトレンチ構
造を有するＩＧＢＴの断面図
【図２９】本発明の第１６の実施形態に係るトレンチ構
造を有するＩＧＢＴの断面図
【図３０】本発明の第１７の実施形態に係るトレンチ構
造を有するＩＧＢＴの断面斜視図
【図３１】本発明の第１８の実施形態に係るトレンチ構
造を有するＩＧＢＴの平面図
【図３２】同ＩＧＢＴのＡ−Ａ’断面図、Ｂ−Ｂ’断面
図、Ｃ−Ｃ’断面図およびＤ−Ｄ’断面図
【図３３】従来のトレンチ構造を有するＩＧＢＴを示す
断面図
【図３４】ＩＧＢＴの負荷短絡試験回路を示す回路図
【図３５】ＩＧＢＴの負荷短絡試験波形を示す波形図
【符号の説明】
１…ｎ型ベース層（第１導電型ベース層） ２…ｎ型バッファ層 ３…ｐ型コレクタ層（第２導電型コレクタ層） ４…トレンチ（溝） ５…ゲート絶縁膜 ６…ゲート電極 ７…ｐ型ベース層（第２導電型ベース層） ８…ｎ型エミッタ層（第１導電型エミッタ層） ９…ｐ型コンタクト層（第２導電型コンタクト層） １０…コレクタ電極 １１…層間絶縁膜 １２…エミッタ電極 ２１…ｐ型ドレイン層（第２導電型ドレイン層） ２２…ドレイン電極 ２３…ｐ型コンタクト層（第２導電型コンタクト層） ２４…ショットキー電極 ２５…ｐ型フローティング層 ２６…Ｐ型バラスト層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 雅浩 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】絶縁ゲート型電力用半導体素子を含む電力
    用半導体装置であって、 絶縁ゲート型電力用半導体素子は、 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層と、 この第１導電型エミッタ層および前記第２導電型ベース
    層を貫通し、前記第１導電型ベース層の途中の深さまで
    達した溝内に、ゲート絶縁膜を介して埋込み形成された
    ゲート電極と、 前記第２導電型ベース層の表面に、前記溝および前記第
    １導電型エミッタ層に接するように選択的に形成された
    第２導電型コンタクト層と、 前記第１導電型エミッタ層が形成された表面とは反対側
    の前記第１導電型ベース層の表面に形成された第２導電
    型コレクタ層と、 前記第１導電型エミッタ層に設けられるとともに、前記
    第２導電型コンタクト層を介して前記第２導電型ベース
    層に設けられたエミッタ電極と、 前記第２導電型コレクタ層に設けられたコレクタ電極と
    を具備し、 前記第１導電型エミッタ層および前記第２導電型コンタ
    クト層のチャネル幅方向の寸法をそれぞれＷ１およびＷ
    ２とした場合に、Ｗ１／（Ｗ１＋Ｗ２）≦０．４の条件
    を満たすことを特徴とする電力用半導体装置。
  2. 【請求項２】前記Ｗ１は３μｍ以下であることを特徴と
    する請求項１に記載の電力用半導体装置。
  3. 【請求項３】絶縁ゲート型電力用半導体素子を含む電力
    用半導体装置であって、 絶縁ゲート型電力用半導体素子は、 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層と、 この第１導電型エミッタ層および前記第２導電型ベース
    層を貫通し、前記第１導電型ベース層の途中の深さまで
    達した溝内に、ゲート絶縁膜を介して埋込み形成された
    ゲート電極と、 前記第２導電型ベース層の表面に、前記溝および前記第
    １導電型エミッタ層に接するように選択的に形成された
    第２導電型コンタクト層と、 前記第１導電型エミッタ層が形成された表面とは反対側
    の前記第１導電型ベース層の表面に形成された第２導電
    型コレクタ層と、 前記第１導電型エミッタ層に設けられるとともに、前記
    第２導電型コンタクト層を介して前記第２導電型ベース
    層に設けられたエミッタ電極と、 前記第２導電型コレクタ層に設けられたコレクタ電極と
    を具備し、 前記第１導電型エミッタ層のチャネル幅方向の寸法が３
    μｍ以下であることを特徴とする電力用半導体装置。
  4. 【請求項４】絶縁ゲート型電力用半導体素子を含む電力
    用半導体装置であって、 絶縁ゲート型電力用半導体素子は、 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層および第２導電型コレクタ層と、 この第１導電型エミッタ層および前記第２導電型ベース
    層を貫通し、前記第１導電型ベース層の途中の深さまで
    達した溝内に、ゲート絶縁膜を介して埋込み形成された
    ゲート電極と、 前記第１導電型エミッタ層が形成された表面とは反対側
    の前記第１導電型ベース層の表面に形成された第２導電
    型コレクタ層と、 前記第１導電型エミッタ層に設けられるとともに、前記
    第２導電型コンタクト層を介して前記第２導電型ベース
    層に設けられたエミッタ電極と、 前記第２導電型コレクタ層に設けられたコレクタ電極と
    を具備し、 前記溝は複数形成されており、こららの溝によって複数
    に分割された前記第１導電型エミッタ層のうちの一部
    は、前記エミッタ電極と電気的に接続されておらず、 前記複数に分割された前記第１導電型エミッタ層のう
    ち、前記エミッタ電極と電気的に接続されたものについ
    ては、 前記第１導電型エミッタ層および前記２型コンタクト層
    のチャネル幅方向の寸法をそれぞれＷ１およびＷ２とし
    た場合に、Ｗ１／（Ｗ１＋Ｗ２）≦０．４の条件を満た
    すことを特徴とする電力用半導体装置。
  5. 【請求項５】絶縁ゲート型電力用半導体素子を含む電力
    用半導体装置であって、 絶縁ゲート型電力用半導体素子は、 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層と、 この第１導電型エミッタ層および前記第２導電型ベース
    層を貫通し、前記第１導電型ベース層の途中の深さまで
    達した溝内に、ゲート絶縁膜を介して埋込み形成された
    ゲート電極と、 ターンオフ時または過電流導通時に、前記第１導電型エ
    ミッタ層が形成された前記第２導電型ベース層を介さず
    に素子外にキャリアを排出させる手段と、 前記第１導電型エミッタ層が形成された表面とは反対側
    の前記第１導電型ベース層の表面に形成された第２導電
    型コレクタ層と、 前記第１導電型エミッタ層および前記第２導電型ベース
    層に設けられたエミッタ電極と、 前記第２導電型コレクタ層に設けられたコレクタ電極と
    を具備してなることを特徴とする電力用半導体装置。
  6. 【請求項６】絶縁ゲート型電力用半導体素子を含む電力
    用半導体装置であって、 絶縁ゲート型電力用半導体素子は、 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層と、 この第１導電型エミッタ層および前記第２導電型ベース
    層を貫通し、前記第１導電型ベース層の途中の深さまで
    達した溝内に、ゲート絶縁膜を介して埋込み形成された
    ゲート電極と、 前記第２導電型ベース層の表面にかつ前記溝の間で前記
    第１導電型エミッタ層が形成されていない領域に形成さ
    れた高不純物濃度の第２導電型ドレイン層と、 前記第１導電型エミッタ層が形成された表面とは反対側
    の前記第１導電型ベース層の表面に形成された第２導電
    型コレクタ層と、 前記第１導電型エミッタ層および前記第２導電型ベース
    層に設けられたエミッタ電極と、 前記第２導電型ドレイン層に設けられ、前記エミッタ電
    極と電気的に接続されたドレイン電極と、 前記第２導電型コレクタ層に設けられたコレクタ電極と
    を具備してなることを特徴とする電力用半導体装置。
  7. 【請求項７】絶縁ゲート型電力用半導体素子を含む電力
    用半導体装置であって、 絶縁ゲート型電力用半導体素子は、 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層と、 この第１導電型エミッタ層および前記第２導電型ベース
    層を貫通し、前記第１導電型ベース層の途中の深さまで
    達した溝内に、ゲート絶縁膜を介して埋込み形成された
    ゲート電極と、 前記第１導電型ベース層の表面に選択的に形成され、前
    記第２導電型ベース層の多数キャリアと同極性のキャリ
    アを排出するための第２導電型ドレイン層と、 この第２導電型ドレイン層を介して素子外に排出される
    前記キャリアの量を制御するキャリア制御手段と、 前記第１導電型エミッタ層が形成された表面とは反対側
    の前記第１導電型ベース層の表面に形成された第２導電
    型コレクタ層と、 前記第１導電型エミッタ層および前記第２導電型ベース
    層に設けられたエミッタ電極と、 前記第２導電型ドレイン層に設けられ、前記エミッタ電
    極と電気的に接続されたドレイン電極と、 前記第２導電型コレクタ層に設けられたコレクタ電極と
    を具備してなることを特徴とする電力用半導体装置。
  8. 【請求項８】前記キャリア制御手段は、オン状態におけ
    る前記キャリアの排出量を低減させ、ターンオフ時また
    は過電流通電時における前記キャリアの排出量を増加さ
    せるものであることを特徴とする請求項７に記載の電力
    用半導体装置。
  9. 【請求項９】絶縁ゲート型電力用半導体素子を含む電力
    用半導体装置であって、 絶縁ゲート型電力用半導体素子は、 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層と、 前記第２導電型ベース層ならびに前記第１導電型エミッ
    タ層を貫通し、前記第１導電型ベース層の途中の深さま
    で達した溝内に、ゲート絶縁膜を介して埋込み形成され
    たゲート電極と、 前記第１導電型エミッタ層が形成された表面とは反対側
    の前記第１導電型ベース層の表面に形成された第２導電
    型コレクタ層と、 前記第１導電型エミッタ層および前記第２導電型ベース
    層と接続されたエミッタ電極と、 前記第２導電型コレクタ層に設けられたコレクタ電極と
    を具備し、前記エミッタ電極が前記第１導電型エミッタ
    層と接続する領域を所定の間隔で形成することにより、
    前記第１導電型ベース層中の前記第２導電型ベース層側
    のキャリア濃度をオン状態で高くなるようにしたことを
    特徴とする電力用半導体装置。
  10. 【請求項１０】絶縁ゲート型電力用半導体素子を含む電
    力用半導体装置であって、 絶縁ゲート型電力用半導体素子は、 高抵抗の第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
    ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
    １導電型エミッタ層第２導電型コンタクト層と、 この第１導電型エミッタ層および前記第２導電型ベース
    層を貫通し、前記第１導電型ベース層の途中の深さまで
    達した溝内に、ゲート絶縁膜を介して埋込み形成された
    ゲート電極と、 前記第１導電型エミッタ層が形成された表面とは反対側
    の前記第１導電型ベース層の表面に形成された第２導電
    型コレクタ層と、 前記第１導電型エミッタ層に設けられるとともに、前記
    第２導電型コンタクト層を介して前記第２導電型ベース
    層に設けられたエミッタ電極と、 前記第２導電型コレクタ層に設けられたコレクタ電極と
    を具備し、 前記第２導電型コンタクト層は、前記第１導電型エミッ
    タ層のうち、チャネルが形成されるところの前記溝に接
    したエッジ部分に接していないことを特徴とする電力用
    半導体装置。
  11. 【請求項１１】前記第１導電型エミッタ層と前記第２導
    電型コンタクト層は、第２導電型ベース層の表面にスト
    ライプ状の形状でもって交互に選択的に形成されている
    ことを特徴とする請求項１に記載の電力用半導体装置。
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