JP2529083B2 - キャリ―伝播回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】 本発明は、計算機，データ処理装
置等の演算時の桁上がり、桁下がりを高速に検出して、
キャリー信号を出力するキャリー伝播回路に関する。

【０００２】

【従来の技術】 マイコンのように高集積性が要求される
論理(Ｖ)ＬＳＩでは、電界効果トランジスタ、特にＭＯ
Ｓトランジスタを用いたものが主流となっている。

【０００３】

【発明が解決しようとする課題】 ところが、ＭＯＳトラ
ンジスタは電圧駆動形であるため、電源電位と接地電位
との間で信号がオン／オフする。つまり、この様な電圧
駆動型のスイッチング回路では、高速動作が要求される
高集積な回路の各所に負荷の重くなるクリティカル・パ
スを生じ、高速動作ができなくなるという問題が生じ
る。一方、バイポーラトランジスタは電流駆動形である
ため小振幅の電圧動作で信号のオン／オフが可能である
が、バイポーラトランジスタはベース電流を供給しなけ
ればならないので消費電力の増加を招くという問題があ
る。従って、従来技術では、高速，高集積と低消費電力
を満たすマイコンのような論理ＬＳＩを実現することは
困難である。本発明の目的は、上記欠点を除去し、高
速，高集積，低消費電力なキャリー伝播回路を提供する
ことにある。

【０００４】本発明の他の目的は、複数ビットの桁上が
り（または桁下がり）とそれぞれのビットの桁上がり
（または桁下がり）の有無を検出する高速，高集積，低
消費電力なキャリー伝播回路を提供することにある。

【０００５】

【課題を解決するための手段】 本発明によれば、コレク
タから出力信号を出力し、エミッタが接地電位に接続さ
れるバイポーラトランジスタと、ソース・ドレインが電
源電位と上記バイポーラトランジスタのベースとの間に
接続される第１の他方導電型電界効果トランジスタと、
ソース・ドレインが上記電源電位と上記バイポーラトラ
ンジスタのコレクタに接続される第２の他方導電型電界
効果トランジスタと、ゲートに論理積信号を受け、ソー
ス・ドレインが上記バイポーラトランジスタのベースと
エミッタとの間に接続される少なくとも１つの第１の一
方導電型電界効果トランジスタと、ゲートに他のビット
の桁上げまたは桁下げを示すキャリー信号を受け、ソー
ス・ドレインの一方が上記接地電位に接続される第２の
一方導電型電界効果トランジスタと、ゲートに排他論理
和信号を受け、ソース・ドレインが上記バイポーラトラ
ンジスタのベースと上記第２の一方導電型電界効果トラ
ンジスタの上記接地電位に接続されていないドレイン又
はソースの一方との間に接続される少なくとも１つの第
３の一方導電型電界効果トランジスタとを有し、上記少
なくとも１つの第１の一方電界効果トランジスタの上記
接地電位に接続されていないドレイン又はソースと上記
少なくとも１つの第３の一方導電型電界効果トランジス
タのソース又はドレインとが接続され、上記論理積信号
のレベルに応じて上記第１の一方導電型電界効果トラン
ジスタが、上記排他論理和信号のレベルに応じて上記第
３の一方導電型電界効果トランジスタが、上記キャリー
信号に応じて上記第２の一方導電型電界効果トランジス
タがオン・オフする上記第１，第２及び第３の一方導電
型電界効果トランジスタからなる回路によって、上記第
１の他方導電型電界効果トランジスタを介して上記バイ
ポーラトランジスタのベースに入力されている電源電位
からのベース電流を上記接地電位へ引き抜いて上記バイ
ポーラトランジスタをオフ状態にして上記コレクタより
出力信号を出力することを特徴とする。

【０００６】また、本発明によれば、上述のキャリー伝
搬回路は、上記キャリー伝播回路を作動させるのに、上
記第１及び第２の他方導電型電界効果トランジスタのゲ
ートに制御信号を与え、上記第１及び第２の他方導電型
電界効果トランジスタのオン・オフ制御をして上記バイ
ポーラトランジスタのコレクタから出力信号を出力でき
るようにすることを特徴とする。

【０００７】また、本発明によれば、上記一方導電型電
界効果トランジスタはＮＭＯＳトランジスタで、上記他
方導電型電界効果トランジスタはＰＭＯＳトランジスタ
で、上記バイポーラトランジスタはＮＰＮ型であること
を特徴とする。

【０００８】また、本発明によれば、上記他方導電型電
界効果トランジスタは、抵抗素子を形成していることを
特徴とする。

【０００９】また、本発明によれば、コレクタから出力
信号を出力し、エミッタが接地電位に接続されるバイポ
ーラトランジスタと、ソース・ドレインが接地電位と上
記バイポーラトランジスタのベースとの間に接続される
一方導電型電界効果トランジスタと、ソース・ドレイン
が電源電位と上記バイポーラトランジスタのコレクタに
接続される第１の他方導電型電界効果トランジスタと、
ゲートに論理積信号を受け、上記電源電位と上記バイポ
ーラトランジスタのベースとの間に接続される少なくと
も１つの第２の他方導電型電界効果トランジスタと、ゲ
ートに他のビットの桁上げまたは桁下げを示すキャリー
信号を受け、ソース・ドレインの一方が上記電源電位に
接続される第３の他方導電型電界効果トランジスタと、
ゲートに排他論理和信号を受け、ソース・ドレインが上
記バイポーラトランジスタのベースと上記第３の他方導
電型電界効果トランジスタの上記電源電位に接続されて
いないドレイン又はソースの一方との間に接続される少
なくとも１つの第４の他方導電型電界効果トランジスタ
とを有し、上記少なくとも１つの第２の他方電界効果ト
ランジスタの上記電源電位に接続されていないドレイン
又はソースと上記少なくとも１つの第４の他方導電型電
界効果トランジスタのソース又はドレインとが接続さ
れ、上記論理積信号のレベルに応じて上記第２の他方導
電型電界効果トランジスタが、上記排他論理和信号のレ
ベルに応じて上記第４の他方導電型電界効果トランジス
タが、上記キャリー信号に応じて上記第３の他方導電型
電界効果トランジスタがオン・オフする上記第２，第３
及び第４の他方導電型電界効果トランジスタからなる回
路によって、電源電位からのベース電流を上記バイポー
ラトランジスタのベースに印加して、上記バイポーラト
ランジスタをオン状態にして上記コレクタより出力信号
を出力することを特徴とする。

【００１０】また、本発明によれば、コレクタから出力
信号を出力し、エミッタが接地電位に接続されるバイポ
ーラトランジスタと、ソース・ドレインが電源電位と上
記バイポーラトランジスタのベースとの間に接続される
第１の他方導電型電界効果トランジスタと、ソース・ド
レインが上記電源電位と上記バイポーラトランジスタの
コレクタに接続される第２の他方導電型電界効果トラン
ジスタと、ｎ（ｎは自然数）個の論理積信号をそれぞれ
ゲートで受け、ソース・ドレインが上記バイポーラトラ
ンジスタのベースとエミッタとの間に接続されるｎ個の
第１の一方導電型電界効果トランジスタと、ゲートに他
のビットの桁上げまたは桁下げを示すキャリー信号を受
け、ソース・ドレインの一方が上記接地電位に接続され
る第２の一方導電型電界効果トランジスタと、ｎ（ｎは
自然数）個の排他論理和信号をそれぞれゲートで受け、
ソース・ドレインが上記バイポーラトランジスタのベー
スと上記第２の一方導電型電界効果トランジスタの上記
接地電位に接続されていないドレイン又はソースの一方
との間に接続されるｎ個の第３の一方導電型電界効果ト
ランジスタとを有し、上記ｎ個の第１の一方電界効果ト
ランジスタの上記接地電位に接続されていないドレイン
又はソースと上記ｎ個の第３の一方導電型電界効果トラ
ンジスタのソース又はドレインとが接続され、上記論理
積信号のレベルに応じて上記第１の一方導電型電界効果
トランジスタが、上記排他論理和信号のレベルに応じて
上記第３の一方導電型電界効果トランジスタが、上記他
のビットのキャリー信号に応じて上記第２の一方導電型
電界効果トランジスタがオン・オフする上記第１，第２
及び第３の一方導電型電界効果トランジスタからなる回
路によって、上記第１の他方導電型電界効果トランジス
タを介して上記バイポーラトランジスタのベースに入力
されている電源電位からのベース電流を上記接地電位へ
引き抜いて上記バイポーラトランジスタをオフ状態にし
て上記コレクタよりｎビット分の桁上がりまたは桁下が
りのｎビットキャリー信号を出力するｎビットキャリー
伝播回路部と、上記ｎ個の論理積信号と上記ｎ個の排他
論理和信号と上記他のビットのキャリー信号とクロック
信号を入力し、上記ｎ個のビットのそれぞれの桁上がり
または桁下がりを検出し、それぞれ出力する１ビット毎
のキャリー伝播回路部とを有することを特徴とする。

【００１１】また、本発明によれば、コレクタから出力
信号を出力し、エミッタが接地電位に接続されるバイポ
ーラトランジスタと、ソース・ドレインが接地電位と上
記バイポーラトランジスタのベースとの間に接続される
一方導電型電界効果トランジスタと、ソース・ドレイン
が電源電位と上記バイポーラトランジスタのコレクタに
接続される第１の他方導電型電界効果トランジスタと、
ｎ（ｎは自然数）個の論理積信号をそれぞれのゲートで
受け、上記電源電位と上記バイポーラトランジスタのベ
ースとの間に接続されるｎ個の第２の他方導電型電界効
果トランジスタと、ゲートに他のビットの桁上げまたは
桁下げを示すキャリー信号を受け、ソース・ドレインの
一方が上記電源電位に接続される第３の他方導電型電界
効果トランジスタと、ｎ個の排他論理和信号をそれぞれ
のゲートに受け、ソース・ドレインが上記バイポーラト
ランジスタのベースと上記第３の他方導電型電界効果ト
ランジスタの上記電源電位に接続されていないドレイン
又はソースの一方との間に接続されるｎ個の第４の他方
導電型電界効果トランジスタとを有し、上記ｎ個の第２
の他方電界効果トランジスタの上記電源電位に接続され
ていないドレイン又はソースと上記ｎ個の第４の他方導
電型電界効果トランジスタのソース又はドレインとが接
続され、上記論理積信号のレベルに応じて上記第２の他
方導電型電界効果トランジスタが、上記排他論理和信号
のレベルに応じて上記第４の他方導電型電界効果トラン
ジスタが、上記キャリー信号に応じて上記第３の他方導
電型電界効果トランジスタがオン・オフする上記第２，
第３及び第４の他方導電型電界効果トランジスタからな
る回路によって、電源電位からのベース電流を上記バイ
ポーラトランジスタのベースに印加して、上記バイポー
ラトランジスタをオン状態にして上記コレクタよりｎビ
ット分の桁上がりまたは桁下がりのｎビットキャリー信
号を出力するｎビットキャリー伝播回路部と、上記ｎ個
の論理積信号と上記ｎ個の排他論理和信号と上記他のビ
ットのキャリー信号とクロック信号を入力し、上記ｎ個
のビットのそれぞれの桁上がりまたは桁下がりを検出
し、それぞれ出力する１ビット毎のキャリー伝播回路部
とを有することを特徴とする。

【００１２】

【作用】 本発明によれば、電源（または接地）電位とベ
ース電位間で動作する複数の電界効果トランジスタから
なる回路によって桁上がりまたは桁下がりを検出するの
で小振幅電圧動作となり、この検出結果に応じて、バイ
ポーラトランジスタのベースへのベース電流の注入・引
き抜きを行ってキャリー信号を出力する電流動作とな
り、高速にかつ高駆動のキャリー信号を出力することが
できる。つまり、バイポーラトランジスタの電流増幅特
性と電界効果トランジスタのスイッチ特性を用いた高
速，高集積，低消費電力を達成するキャリー伝播回路が
達成される。また、複数ビットの桁上がりまたは桁下が
りを他の回路に高速に伝播することができ、演算装置，
データ処理部としての高速化が図れる。

【００１３】

【発明の実施例】以下に本発明の一実施例を図面に従っ
て説明する。

【００１４】図１は本発明の一実施例を示す一つの半導
体基板に集積された高集積プロセッサ１００の構成図
で、マイクロプログラムＲＯＭ（Read Only Memory）を
主要素とするマイクロプログラム制御ユニット１０１，
マイクロ命令デコーダユニット１０２，演算ユニット１
０３，データの入出力バッファ１０４，アドレスの出力
バッファ１０５，クロック供給バッファ１０６から成
る。図１により、命令フェッチから実行までを例として
その動作を説明する。

【００１５】（１）命令フェッチ 演算ユニット１０３内のプログラムカウンタの内容がバ
ス１１５によりアドレスの出力バッファ１０５に出力さ
れ、プロセッサ１００外へバス１０７へ供給される。こ
のアドレスに対応した命令語がバス１０８，データの入
出力バッファ１０４，内部バス１０９を経由してマイク
ロプログラム制御ユニット１０１に供給される。

【００１６】（２）マイクロ命令読出し マイクロプログラム制御ユニット１０１に印加した命令
語は解読され、マイクロ命令列としてバス１１０に出力
される。

【００１７】（３）マイクロ命令解読及び実行 マイクロプログラム制御ユニット１０１からバス１１０
を経由してマイクロ命令がマイクロ命令デコーダユニッ
ト１０２に印加され、解読され、演算ユニット１０３を
直接制御する信号群１１１，１１２，１１３が出力され
る。

【００１８】一方、クロック供給バッファ１０６に入力
する元のクロック１１４は各ユニット１０１,１０２,１
０３へそれぞれクロック信号線１１４ａ,１１４ｂ,１１
４ｃを介して供給される。

【００１９】図２は図１のマイクロプログラム制御ユニ
ット１０１の構成図であり、命令レジスタ２００，命令
デコーダ２０１，マイクロアドレスセレクタ２０２，Ｒ
ＯＭのアドレスデコーダ２０３，ＲＯＭのメモリ部２０
４，マイクロ命令レジスタ２０５，レジスタ番号用レジ
スタ２０６，マイクロプログラム制御ユニット101内の
制御回路２０７から成る。バス１０９を介してマイクロ
プログラムユニット１０１に入力する命令語は制御回路
２０７の制御信号２１９により命令レジスタ２００に置
数制御される。命令レジスタ２００の内容はバス２１０
を介して命令デコーダ２０１に印加され、解読され、対
応するマイクロプログラムの先頭アドレス信号２１１と
レジスタ番号信号２１２とを出力する。前者は制御回路
２０７の出力信号２１８によりマイクロアドレスセレク
タ２０２を先頭アドレス信号２１１側の選択とし、マイ
クロアドレスセレクタ２０２の出力信号２１３をROMの
アドレスデコーダ２０３に印加する。一方、後者はレジ
スタ番号用レジスタ２０６に制御回路２０７の出力信号
２２０により置数される。

【００２０】ＲＯＭのアドレスデコーダ２０３では入力
するアドレス信号２１３に対応したワードを決定しＲＯ
Ｍのメモリ部２０４に格納される１ワードをワード信号
群２１４の少なくとも一つ駆動することによって読出
す。読出されたワードはバス２１５を介してマイクロ命
令レジスタ２０５に置数される。マイクロ命令レジスタ
２０５の内容の一部は信号線１１０ａによリマイクロ命
令デコーダユニット１０２へ接続される。また、他の部
分の信号線２１６は制御回路２０７に接続され、前記し
た命令レジスタ２００，マイクロアドレスセレクタ２０
２，レジスタ番号用レジスタ２０６の制御に当てられ
る。更に、他の部分の信号線２１７は現在実行している
マイクロ命令の次に読出すマイクロ命令のアドレスを示
しており、信号線２１８により、マイクロアドレスセレ
クタ２０２を制御しアドレス信号２１７を信号線２１３
に載せる。

【００２１】また、レジスタ番号用レジスタ２０６の出
力信号１１０ｂは前記した信号線１１０ａと同様に次段
のマイクロ命令デコーダユニット１０２に接続される。

【００２２】図３はマイクロ命令デコーダユニット１０
２の構成を示したもので、レジスタ番号のソースを選択
するマルチプレクサ３００，３０１，３０２，演算すべ
きレジスタの一方を選択するレジスタデコーダ３０５，
他の一方を選択するレジスタデコーダ３０６，演算結果
を格納するレジスタを選択するレジスタデコーダ307,該
レジスタデコーダ３０７の動作タイミングを前記レジス
タデコーダ３０５，３０６と１クロックサイクル遅らせ
るためのサブマイクロ命令レジスタ３０３，演算回路
(後述)の制御を前記レジスタデコーダ３０５，３０６と
半クロックサイクル遅らせるためのサブマイクロ命令レ
ジスタ３０４から成る。マイクロプログラム制御ユニッ
ト１０１のマイクロ命令レジスタ２０５の一部の信号線
１１０ａは、読出し用レジスタ番号を示す信号１１０ａ
−１，１１０ａ−２，書込み用レジスタ番号を示す信号
１１０ａ−３，マルチプレクサ３００，３０１，３０２
を制御する制御信号１１０ａ−ａ，１１０ａ−ｂ，１１
０ａ−ｃ及び後述する演算回路等を制御する信号１１０
ａ−４に分けられる。マルチプレクサ３００，301,３０
２はレジスタ番号のソースとしてマイクロ命令レジスタ
２０５に格納されたものと前記した命令デコーダ２０１
から得られ、レジスタ番号用レジスタ２０６に記憶され
たものとのいずれか一方を制御信号１１０ａ−ａ，１１
０ａ−ｂ，１１０ａ−ｃにより選択する。読出すレジス
タの選択はマルチプレクサ３００，３０１の出力信号３
１１，３１２をそれぞれレジスタデコーダ３０５，３０
６に入力し、そのデコード結果の出力信号３１４，３１
５として行われる。また、書込むレジスタの選択はマル
チプレクサ３０２の出力信号３１０を一旦サブマイクロ
命令レジスタ３０３に記憶し、レジスタ読出しより１ク
ロックサイクル遅らして、信号３１３をレジスタデコー
ダ３０７に入力し、そのデコード結果の出力信号３１６
として行われる。ここで、読出しレジスタは必ずしも二
つのレジスタが選択されるとは限らない。１オペランド
動作（例えば、インクリメント／デイクリメント等）や
０オペランド動作（クリヤ等）の場合はそれぞれ一つの
レジスタ読出し指定あるいはレジスタ読出し指定なしと
いった状況もあり得る。また、書込みレジスタの場合は
一つとは限らない。演算結果を複数のレジスタへ書込み
事もあり得る。

【００２３】演算回路の制御は前記したレジスタの読出
しと書込みのタイミングの間に行われる。この動作タイ
ミングのずれを行うのがサブマイクロ命令レジスタ３０
４である。半クロック遅れた制御信号３１７が演算回路
に印加される。

【００２４】図４は本実施例の中心をなす演算ユニット
１０３の構成図であり、レジスタ群４００，レジスタ読
出しバス４１０，４１１のプリチャージ＆センス回路４
０１，４０２，演算回路４０３，内部バス１０９に載っ
たデータを読込むデータ・リード・レジスタ４０４，内
部バス１０９にデータを出力するデータ・ライト・レジ
スタ４０５，アドレスを内部バス１１５に出力するため
のアドレス・レジスタ４０６，書込みバス４１２より入
力したデータをマルチビットでシフトするパレルシフタ
４０７から成る。

【００２５】演算ユニット１０３の基本動作を４通りに
分けて詳細に説明する。

【００２６】（１）レジスタ間演算 〔レジスタ群４００内の二つのレジスタを読んで演算回
路４０３により演算し、その結果を再びレジスタ群４０
０内の一つのレジスタに書込む場合。〕レジスタ群４０
０内の二つのレジスタを前記レジスタデコーダ３０５，
３０６の出力３１４ａ，３１５により選択し、二つのポ
ート４１３及び４１４を介してそれぞれレジスタ読出し
バス４１１及び４１０に、選択されたレジスタの内容を
載せる。これらのデータは後述するプリチャージ＆セン
ス回路４０２，４０１により高速に検知され、それらの
出力信号４１５，４１６が演算回路４０３に入力され
る。演算回路４０３の演算結果出力信号４１７は書込み
バス４１２に載せられ、レジスタデコーダ３０７の出力
信号３１６ａの指定するレジスタ群４００のレジスタに
ポート４２１を介して書込まれる。

【００２７】（２）プログラムカウンタ更新 〔レジスタ群４００内のプログラムカウンタの更新（イ
ンクリメント）及びアドレスレジスタ４０６への置
数。〕レジスタ群４００内のプログラムカウンタをレジ
スタデコーダ３１５の出力信号である制御信号３１５に
より選択し、ポート４１４を介してレジスタ読出しバス
４１０にその内容を載せる。レジスタ読出しバス４１０
上のデータはプリチャージ＆センス回路４０１により検
知され、出力信号４１６として演算回路４０３に入力さ
れる。レジスタ読出しバス４１１側にはデータを載せ
ず、制御信号317をインクリメント・モードとしておく
ことにより、演算回路４０３の演算結果の出力信号４１
７は〔（プログラムカウンタ）＋１〕となる。この値を
書込みバス４１２を介して、制御信号３１６ａにより、
ポート４２１からプログラムカウンタへ更新された値を
書込む。

【００２８】一方、ポート４１４を介して、レジスタ読
出しバス４１０に載ったプログラムカウンタの内容は制
御信号３１６ｄによりアドレスレジスタ４０６に置数さ
れ、バス４２２を介して内部バス１１５に送り出され
る。

【００２９】（３）入力データの演算及びデータ出力 内部バス１０９からデータ・リード・レジスタ４０４に
入力されたデータはポート４１８を介してレジスタ読出
しバス４１１に載せられる。一方、レジスタ群４００内
の一つのレジスタの内容が制御信号３１５によりポート
４１４を介して読出しバス４１０に載せられる。演算回
路４０３の演算結果の出力信号４１７は書込みバス４１
２を介して、レジスタ群４００内の一つのレジスタまた
はデータ・ライト・レジスタ４０５に書込まれる。演算
回路の出力信号４１７がデータ・ライト・レジスタ４０
５に書込まれた場合、制御信号１１２によりポート４１
９を介して内部バス１０９にその内容が送出される。こ
の例は、レジスタ群４００の一つのレジスタとメモリ・
データの演算結果を再びメモリ上に格納する場合であ
る。

【００３０】（４）パレルシフト 演算回路４０３の演算結果出力信号４１７が書込みバス
４１２を介して、パレルシフタ４０７に制御信号３１６
ｅにより置数される。次のサイクルでは、制御信号３１
４ｃにより指定されるシフト量に従ってシフトした結果
をポート４２０を介してレジスタ読出しバス４１１に載
せる。この状況はレジスタ群４００内のレジスタを読出
す場合と全く同様でありここでは省略する。

【００３１】以下、演算ユニット１０３内の各構成要素
の詳細回路とその動作を図面に従って説明する。

【００３２】図５はレジスタ群４００と読出しバスのプ
リチャージをセンス回路４０１，４０２の詳検回路図を
示したものである。それぞれの構成と動作原理につき説
明する。

【００３３】（１）レジスタ群４００の１ビット構成 レジスタ群４００は前記した如く、二つの読出しバスと
一つの書込みバスに接続される「マルチポートＲＡＭ
（Random Access Memory）」である。その１ビットの構
成は、最下位ビットで示すと、書込みバス４１２−０に
接続されるポート４２１−０を形成するＮＭＯＳトラン
ジスタ５００，１ビットのメモリを形成するＣＭＯＳイ
ンバータ５０１，５０２，読出しバス４１０−０，４１
１−０にデータを載せるためのＮＭＯＳトランジスタ５
０３〜５０６から成る。該ＲＡＭ１ビットへの書込み動
作は制御信号３１６ａ−０を“High”とすることによ
り、書込みバス４１２−０の内容をＮＭＯＳトランジス
タ５００を通過してメモリを形成するＣＭＯＳインバー
タ５０１，５０２に印加し行われる。また、読出し動作
は制御信号３１５−０，３１４ａ−０を“High”とする
ことにより、ＣＭＯＳインバータ５０１の出力が“Hig
h”の時のみそれぞれ読出しバス４１０−０，411−０の
電荷を放電（ディスチャージ）する。もし、ＣＭＯＳイ
ンバータ５０１の出力が“Low ”の時はそれぞれの読出
しバスではディスチャージは起らない。尚、レジスタ群
４００の読出し動作は読出しバス４１０，４１１のプリ
チャージ後に行われる。

【００３４】（２）読出しバス４１０−０，４１１−０
のプリチャージ＆センス回路４０１，４０２ 読出しバス４１０−０に対応するプリチャージ＆センス
回路４０１の１ビットは、読出しバス４１０−０をプリ
チャージするためのＮＰＮバイポーラトランジスタ（以
下単にＮＰＮトランジスタと称す）５１２、これを制御
するＣＭＯＳインバータ５０７，５０８，５０９，ＮＭ
ＯＳトランジスタ５１０，ＰＭＯＳトランジスタ５１１
から構成される。本回路の動作はプリチャージ期間とデ
ィスチャージ期間とに分けて考えることができる。

【００３５】（ｉ）プリチャージ期間 プリチャージ期間はクロック信号５２０が“Low ”とな
っており、ＮＭＯＳトランジスタ５１０は“オフ”して
おく。今、読出しバス４１０−１が“Low"レベルにあっ
たとすると、ＣＭＯＳインバータ５０７の出力は“Hig
h”レベルにある。また、ＣＭＯＳインバータ５０８に
直列に接続されるＣＭＯＳインバータ５０９の出力は
“Low ”レベルにある。従って、ＣＭＯＳインバータ50
9の出力がＰＭＯＳトランジスタ５１１のゲートに接続
されるので該ＰＭＯＳトランジスタ５１１は“オン”状
態となる。以上のような状況において、ＮＰＮバイポー
ラトランジスタ５１２のベース５２１にはＣＭＯＳイン
バータ５０７及びＰＭＯＳトランジスタ５１１により十
分なベース電流が供給され、該NPNトランジスタ５１２
のコレクタ電流がエミッタから読出しバス４１０−０に
注入され、該読出しバス４１０−０をプリチャージし始
める。“Low ”レベルにあった読出しバス４１０−０が
“High”レベルに近づくに従い、先ずＣＭＯＳインバー
タ５０７が“Low ”レベルに向い、該インバータ５０７
からのＮＰＮトランジスタ５１２のベースへの電流供給
は抑えられる。次に、直列に接続されたＣＭＯＳインバ
ータ５０８，５０９の最終出力４１６−０は“High”レ
ベルに近づき、ＰＭＯＳトランジスタ５１１もまた“オ
フ”され、ＮＰＮトランジスタ５１２のベース電流を遮
断する。以上の動作により、プリチャージ期間（クロッ
ク信号５２０が“Low”の期間)に読出しバス４１０−０
はある一定電圧にプリチャージされる。このプリチャー
ジ電圧はＣＭＯＳインバータ５０７，５０８，５０９を
構成するＮＭＯＳ，ＰＭＯＳトランジスタのしきい値電
圧(Ｖ_TH)によって決定されるので、ＭＯＳプロセスのＶ
_THのばらつきがあっても、そのばらつきに応じたプリチ
ャージ電圧が決まり、安定なプリチャージ動作が行え
る。プリチャージ＆センス回路４０２についても読出し
バス４１１−０を同様にプリチャージする。二つのプリ
チャージ＆センス回路４０１，４０２の出力４１６−
０，４１５−０はプリチャージ後は確実に“High”レベ
ルとなる。

【００３６】尚、プリチャージ＆センス回路４０１，４
０２はクロック信号線５２０の中心点を中心とする点対
称に配置されているので、クロック信号線５２０が共通
化でき、更に、読出しバス４１０，４１１をプリチャー
ジ＆センス回路４０１，４０２の両側に並設することが
可能となる。

【００３７】（ii）ディスチャージ期間 レジスタ群４００からのレジスタ読出し（ディスチャー
ジ）サイクルは、クロック信号５２０を“High”レベル
にして行われる。クロック信号５２０を“High”レベル
とすることにより、ＮＰＮトランジスタ５１２のベース
に接続されたＮＭＯＳトランジスタ５１０が“オン”状
態となり、ＮＰＮトランジスタ５１２のベース電位を
“Low ”に保ち、読出しバス４１０−０の電位変動に伴
うＣＭＯＳインバータ５０７及びＰＭＯＳトランジスタ
５１１からの電流供給の影響を防止できる。今、ＲＡＭ
１ビットを構成するＣＭＯＳインバータ５０１の出力が
“High”レベルであって、制御信号３１５−０が“Hig
h”レベルの時、ＮＭＯＳトランジスタ５０３，５０５
は“オン”状態となるので、読出しバス４１０−０は直
列に接続された上記二つのＮＭＯＳトランジスタ503,５
０５によりディスチャージされる。ディスチャージによ
り読出しバス４１０−０の僅かな変動は直列に接続され
たＣＭＯＳインバータ５０８，５０９のゲイン分だけ増
幅され、読出し信号４１６−０に反映される。従って、
読出しバス４１０−０に相当大きな容量性負荷があった
としても、０.１Ｖ 程度のディスチャージが起れば読出
し信号４１６−０は“High”レベルから“Low ”レベル
へと変化する。

【００３８】図６は以上の動作におけるクロック信号５
２０，ＮＰＮトランジスタ５１２のベース電位５２１，
読出しバス４１０−０，読出し信号４１６−０の動作波
形を示したものである。本図からわかるようにＮＰＮト
ランジスタ５１２を制御するＣＭＯＳインバータ５０
７，ＰＭＯＳトランジスタ５１１により読出しバス410
−０は２段階でプリチャージされ、一定のプリチャージ
電圧に達する。一方、ディスチャージ期間では極く僅か
の読出しバス４１０−０の電荷放電で読出し信号４１６
−０が出力を確定する。これは、プリチャージ電圧が読
出し信号４１６−０のレベルを“Low ”とするより僅か
に高い電圧に設定される効果である。先に述べたよう
に、プリチャージ電圧はＮＭＯＳトランジスタ，ＰＭＯ
Ｓトランジスタのしきい値電圧（Ｖ_TH）により決定され
るのでＭＯＳプロセスのばらつきにより影響は受けな
い。

【００３９】図２５はレジスタと演算回路との間の読出
しバスにおけるセンス回路の必要性を示すための説明図
である。ｎ＋１ワードのレジスタ１ビットの記憶部を構
成するフリップ・フロップ２５００−０〜２５００−
ｎ，読出しバス５２２，該読出しバス５２２にデータを
送出するための論理積を構成する２組のＮＭＯＳトラン
ジスタ２５０１−０〜２５０１−ｎ，プリチャージ＆セ
ンス回路４０１から成る。この様な構成では、読出し制
御信号群３１５のいずれか１本が“High”となればその
信号に接続された２組のＮＭＯＳトランジスタの一方が
“オン”し、他方はフリップ・フロップの内容に従って
“オン”状態あるいは“オフ”状態となる。結果とし
て、“High”となった読出し信号に対応するレジスタ
（フリップ・フロップ）の内容が読出しバス５２２に反
映されることになる。この時、次の問題が生じる。即
ち、読出しバス５２２には多くのレジスタ（フリップ・
フロップ）が２組のＮＭＯＳトランジスタを介して接続
されているため、該バス自身の配線容量，ＮＭＯＳトラ
ンジスタのドレイン容量が付加している。従って、一つ
一つのフリップ・フロップの内容を読出しバス５２２に
反映するために、高駆動能力のバッファをそれぞれのフ
リップ・フロップに付加したのでは、レジスタ部のサイ
ズが極端に増大し、高集積プロセッサでは現実には不可
能である。そこで本実施例の読出しバス５２２のプリチ
ャージ＆センス回路４０１は、予め読出しバス５２２を
プリチャージしておき、読出しバス５２２の電荷が引抜
かれた場合に限って、極く僅かな電位変動をセンス回路
によって検出することによって、高速化，高集積化が図
れる。

【００４０】これに対し、書込みバスは丁度その反対の
意味がある。図２６は書込みバス５２４における高駆動
能力バッファの必要性を示すものである。

【００４１】ｎ＋１ワードのレジスタの１ビットに書込
みバス５２４を介してデータを書込む。この場合、１ビ
ットのデータを、上記した読出しバス５２２と同様の理
由で容量性負荷の大きい書込みバス５２４に送出しなけ
ればならない。即ち、書き込みバス５２４を通じて不特
定多数のレジスタ（フリップ・フロップ）の一つ（ある
いは複数）にデータを書込む。従って、高駆動能力のバ
ッファ９６０が不可欠となる。

【００４２】図７はアドレス・レジスタ４０６の構成を
示したもので、前記読出しバス410−０に接続されたＣ
ＭＯＳインバータ７００，７０１，書込み用ＭＯＳトラ
ンジスタ７１０，メモリ(フリップ・フロップ)を構成す
るＣＭＯＳインバータ７２０，７２１、内部バス２１１
５に接続されるバスドライバ７３０から成る。読出しバ
ス４１０−０は前記した如く、クロック信号５２０が
“Low ”の時プリチャージされ、クロック信号５２０が
“High”の時ディスチャージされる。直列に接続された
ＣＭＯＳインバータ７００，７０１は図５のプリチャー
ジ＆センス回路４０１におけるＣＭＯＳインバータ５０
８，５０９と同様に読出しバス４１０−０の極く僅かな
変動を増幅する増幅回路の働きをする。この結果はＮＭ
ＯＳトランジスタ７１０のゲートに入力する書込み信号
３１６ｄによりフリップ・フロップ（ＣＭＯＳインバー
タ７２０，７２１による構成）に記憶される。ＣＭＯＳ
インバータ７２０の出力はバイポーラトランジスタとＣ
ＭＯＳトランジスタとの複合ゲート回路より構成される
バスドライバ７３０によりバス４２２を介して内部バス
１１５に載せられる。

【００４３】図８はバイポーラトランジスタとＣＭＯＳ
トランジスタとの複合ゲート回路より構成されるバスド
ライバ７３０の内部構成を示したもので、入力段のＰＭ
ＯＳトランジスタ８００，ＮＭＯＳトランジスタ８０
１，出力段のＮＰＮトランジスタ８０４，８０５，該Ｎ
ＰＮトランジスタのベース・エミッタ間に挿入される抵
抗性素子８０２，８０３から成る。フリップ・フロップ
を構成するＣＭＯＳインバータ７２０の出力信号８１０
はＰＭＯＳトランジスタ８００とＮＭＯＳトランジスタ
８０１のゲートに入力し、出力信号８１０が“Low ”な
らばＰＭＯＳトランジスタ８００が、“High”ならばＮ
ＭＯＳトランジスタ８０１が“オン”する。従って、本
バスドライバ７３０の入力信号８１０が“Low ”の時
は、ＰＭＯＳトランジスタ８００によってＮＰＮトラン
ジスタ８０４にベース電流が供給され、該ＮＰＮトラン
ジスタ８０４にコレクタ電流が流れ、出力４２２−０が
急速に充電されて“High”レベルとなる。また、入力信
号８１０が“High”の時は、ＮＭＯＳトランジスタ８０
５により出力４２２−０の電荷が急速に放電されて出力
４２２−０は“Low ”レベルとなる。ここで、抵抗性素
子８０２，８０３はＮＰＮトランジスタ８０４，８０５
のベースにバイアスを与えるための効果を有する。

【００４４】図９は図４における演算回路４０３の構成
を示したもので、最下位より４ビット分を示している。
本図では演算回路４０３の最も大きなクリティカルバス
となる加算回路についてのみ示している。減算回路，乗
算回路，除算回路等の算術回路は、加算回路の応用であ
るので、以下加算回路を例にとって説明する。一般に
は、これらの算術回路に加え、論理演算回路も含まれる
がここでは省略する。４ビット加算回路の最下位ビット
は、前記したプリチャージ＆センス回路４０１，４０２
は読出し信号４１６−０,４１５−０の内容を一時記憶
するラッチ９１０,９１１、これらのラッチの出力信号
９７０，９７１の論理積をとるゲート９２０，該ゲート
９２０の出力信号と上記信号９７０，９７１とで排他論
理和をとるゲート９３０、これらのゲート９２０，９３
０の出力信号９７２−０，９７３−０により桁上げ〔キ
ャリー（減算ではボローではあるが、以下、これらの桁
上げ情報をキャリーと定義する。）〕伝搬を行う４ビッ
トキャリー伝搬回路９００，該回路９００の最下位ビッ
ト出力信号９７４−０と前記ゲート９３０の出力信号９
７３−０との間で排他論理和をとるゲート９４０，該ゲ
ート出力信号９７５を一時記憶するラッチ９５０，該ラ
ッチの出力信号９７６を書込みバス４１２−０に載せる
ためのバスドライバ９６０から構成される。本加算回路
において、ゲート９２０，９３０による出力信号９７３
は加算回路に入力する２ビットのデータ信号９７０，９
７１の加算結果であり、ゲート９４０の出力信号９７５
は上記加算回路への入力２ビットの加算結果とキャリー
との加算結果である。また、ゲート９２０の出力信号９
７２−０は加算回路への入力２ビットが論理レベル
“１",“１”の場合に上位ビットへの桁上げが必ず起る
ことをキャリー伝搬回路９００に知らせ、ゲート９３０
の出力信号９７３−０は加算回路への入力２ビットが論
理レベル“１”,“０”または“０”,“１”の場合に下
位ビットからのキャリーを上位ビットを伝搬すべきこと
をキャリー伝搬回路９００に知らせる。尚、図９でのク
ロック信号１０４４はキャリー伝搬回路９００，ラッチ
９５０，インバータ９８０に供給されるが、インバータ
９８０の出力信号９９０はラッチ９１０，９１１に供給
される。ラッチ９１０，９１１と９５０とに印加される
クロック信号が逆相となっているのは１クロックサイク
ル中の前半でラッチ９１０，９１１にデータが一時記憶
され、後半で加算結果がラッチ９５０に一時記憶される
ためである。

【００４５】４ビットキャリー伝搬回路９００へのクロ
ック信号１０４４の印加は後述するが、キャリー伝搬に
おけるダイナミック動作を行うためである。また、キャ
リー伝搬回路９００への他の入出力信号１０４０，１０
４２はそれぞれ下位からのキャリー入力，上位へのキャ
リー出力信号である。キャリー伝搬回路９００への更に
他の入力信号は各ビットにおける論理積出力信号９７２
−０〜９７２−３，排他論理和出力信号９７３−０〜９
７３−３がある。更に、キャリー伝搬回路900からの他
の出力信号は各ビットにおけるキャリー信号９７４−０
〜９７４−３がある。これらの入出力信号の使われ方に
ついては次に詳細に述べる。

【００４６】図１０はバイポーラトランジスタとＭＯＳ
トランジスタとが混在する４ビットのキャリー伝搬回路
９００の構成を示したもので、４ビットの間のキャリー
のみを伝搬するｋ個の４ビット間キャリー伝搬回路９０
１と４ビット内キャリーの伝搬を行う４ビット内キャリ
ー伝搬回路９０２とに分けられる。ｋ個の４ビット間キ
ャリー伝搬回路９０１は、下位からのキャリー入力信号
１０４０に対して動作するＮＭＯＳトランジスタ１００
４，各ビットにおける論理積出力信号９７２−０〜９７
２−３に対応して動作するＮＭＯＳトランジスタ１００
５〜１００８，各ビットにおける排他論理和出力信号９
７３−０〜９７３−３に対応して動作するＮＭＯＳトラ
ンジスタ１０００〜１００３，下位からのキャリー伝搬
を検出し次段へ伝搬するための接続部分に設けられるＮ
ＰＮトランジスタ１０１１，該ＮＰＮトランジスタ１０
１１にベース電流を供給するためのＰＭＯＳトランジス
タ１００９，ＮＰＮバイポーラトランジスタ１０１１の
コレクタ側を電源にプルアップするためのＰＭＯＳトラ
ンジスタ１０１０から成る。本４ビット間キャリー伝搬
回路９０１の動作を以下に示す。

【００４７】各ビットに対応する入力２ビットの論理積
出力信号９７２−０〜９７２−３及び排他論理和出力信
号９７３−０〜９７３−３は互いに同時に論理レベルが
“0"となることはあっても、同時に論理レベルが“１”
となることはない。次に、本回路９０１の２組の４ビッ
トの入力データのパターンに対する動作例を３通り示
す。

【００４８】ここでの条件はＰＭＳＯトランジスタ１０
０９，１０１０のゲート入力信号１０４３は接地され、
“オン”状態とする。

【００４９】（１）入力データ“００００”及び“００
００” 下位からのキャリー入力信号１０４０が“０”あるいは
“１”のいずれの場合でも、信号９７２−０〜９７２−
３及び９７３−０〜９７３−３は全て“０”となりＮＭ
ＯＳトランジスタ１０００〜１００８は全て“オフ”状
態となるので、ＰＭＯＳトランジスタ１００９はＮＰＮ
バイポーラトランジスタ１０１１のベースに電流を供給
し続けるので、該ＮＰＮトランジスタ１０１１は“オ
ン”状態となる。従って、プリアップ用のＰＭＯＳトラ
ンジスタ１０１０が“オン”状態であっても、ＮＰＮト
ランジスタ１０１１のコレクタ電位は“０”となり、キ
ャリー出力信号１０４２は“０”となる。この例はキャ
リーの伝搬が全くない場合を示している。

【００５０】（２）入力データ“００００”及び“１１
１１” 信号９７３−０〜９７３−３は全て“１”、信号９７２
−０−９７２−３は全て“０”となるので下位からのキ
ャリー入力信号１０４０が“０”の場合、キャリーの伝
搬はないが、キャリー入力信号１０４０が“１”の場合
にはキャリーの伝搬がある。今、下位からのキャリー入
力信号１０４０が“０”の場合、NMOSトランジスタ１０
０４〜１００８は“オフ”状態となる。一方、ＮＭＯＳ
トランジスタ１０００〜１００３は“オフ”状態となる
がＰＭＯＳトランジスタ１００９によりＮＰＮバイポー
ラトランジスタ１０１１のベースに供給される電流はNP
Nバイポーラトランジスタ１０１１以外には流れない
（過渡的にはＮＭＯＳトランジスタ１０００〜１００３
のソース，ドレインの容量性負荷をチャージする）ので
ＮＰＮバイポーラトランジスタ１０１１は“オン”状態
を続ける。従って、キャリー出力信号１０４２は“０”
となる。

【００５１】一方、キャリー入力信号１０４０が“１”
の場合、ＮＭＯＳトランジスタ1000〜１００４は全て
“オン”状態となるのでＰＭＯＳトランジスタ１００９
を通じて供給される電流は直列に接続されたＮＭＯＳト
ランジスタ１０００〜１００４を介して接地電位ＧＮＤ
側に引き抜かれるためＮＰＮトランジスタ１０１１のベ
ースへの電流の注入が抑えられる。従って、ＮＰＮトラ
ンジスタ１０１１は“オフ”状態になり、プルアップ用
のＰＭＯＳトランジスタ１０１０によりキャリー出力信
号１０４２は“１”にチャージされる。即ち、次段への
キャリーの伝搬が発生する。

【００５２】（３）入力データ“００１１”及び“１１
１０” この時には、信号９７３−０，９７３−２，９７３−３
が１”，信号９７２−１が“１”となり、他の信号は
“０”となる。従って、ＮＭＯＳトランジスタ１００
０，１００６,１００２,１００３のみが“オン”状態と
なり他は“オフ”状態となる。この様な状態の下で、キ
ャリー入力信号１０４０が“０”あるいは“１”であっ
ても、接地側に向って直列接続されたと等価なＮＭＯＳ
トランジスタ１００３，１００２，１００６がＰＭＯＳ
トランジスタ１００９によって供給される電流を引き抜
くことになるのでＮＰＮトランジスタ１０１１のベース
への電流供給を抑える働きをする。従って、ＮＰＮバイ
ポーラトランジスタ１０１１は“オフ”状態となるの
で、キャリー出力信号１０４２は“１”となり、次段へ
キャリーを伝搬することになる。

【００５３】以上述べた中で、下位からのキャリー入力
信号１０４０が“１”であって、ＮＭＯＳトランジスタ
１０００〜１００３が全て“オン”している状態がキャ
リー伝搬の最もクリティカルな経路１となる。これに続
いて、ＮＭＯＳトランジスタ１００３，１００２，１０
０１，１００５の経路２，ＮＭＯＳトランジスタ１００
３，１００２，１００６の経路３，ＮＭＯＳトランジス
タ１００３，1007の経路４，ＮＭＯＳトランジスタ１０
０８の経路５の順でＰＭＯＳトランジスタ１００９から
供給される電流の引き抜きが容易に行える。

【００５４】従って、ＮＭＯＳトランジスタ１０００〜
１０４４をゲート長Ｌ，ゲート幅Ｗで構成した場合、経
路１はＷ／５のゲート幅の単一ＮＭＯＳトランジスタに
相当するから、経路２〜５に於ける各ＮＭＯＳトランジ
スタ１００５〜１００８のゲート幅を各々、Ｗ／２，Ｗ
／３，Ｗ／４，Ｗ／５とすることができ、本４ビット間
キャリー伝搬回路９０１をコンパクトに構成することが
できる。同様のことは、後述する４ビット内キャリー伝
搬回路９０２にも適用され得る。

【００５５】以上に述べた４ビット間キャリー伝搬回路
９０１におけるＰＭＯＳトランジスタ１００９，１０１
０のゲート入力信号１０４３を接地し、該ＰＭＯＳトラ
ンジスタ１００９，１０１０を常に“オン”状態とした
例を示したが、低消費電力化のためにキャリー伝搬を必
要とする算術演算の時のみＰＭＯＳトランジスタ1009，
１０１０を“オン”状態となる様に信号１０４３を設定
しても全く同等のキャリー伝搬速度が得られる。

【００５６】本回路方式によれば、ＮＰＮトランジスタ
１０１１のベースに流し込む電流をＮＭＯＳトランジス
タ１０００〜１００８の前記した５種類の経路で引き抜
くことによってＮＰＮトランジスタ１０１１の“オン”
状態，“オフ”状態を制御する完全な電流動作となって
いるので、非常に小振幅電圧動作となり高速性が得られ
る。即ち、バイポーラトランジスタの電流増幅性とＭＯ
Ｓトランジスタのスイッチ特性を巧みに利用した回路方
式である。

【００５７】一方、前記した４ビット間キャリー伝搬回
路９０１は略完全なる電流動作を用いているので、ＮＭ
ＯＳトランジスタ１０００〜１００３のソース，ドレイ
ンにおける電位は振幅が小さい。従って、４ビット内の
各ビットに対応するキャリー信号はＭＯＳレベルで取り
出す事は難しい。そこで、前記した４ビット内キャリー
伝搬回路９０２を併用することが望ましい。４ビット内
キャリー伝搬回路902の実施例はプリチャージ方式で構
成しており、プリチャージ用のＰＭＯＳトランジスタ１
０２０〜１０２３，プリチャージ中に論理動作を禁止す
るためのNMOSトランジスタ１０３１〜１０３４，キャリ
ー伝搬用ＮＭＯＳトランジスタ１０２４〜１０２６，キ
ャリー入力用ＮＭＯＳトランジスタ１０２７，論理積信
号９７２−０〜９７２−２を受けるＮＭＯＳトランジス
タ１０２８〜１０３０から成る。４ビット内キャリー伝
搬回路９０２の動作は以下の通りである。

【００５８】(1）プリチャージ クロック信号１０４４が“Low ”期間中にプリチャージ
用ＰＭＯＳトランジスタ１０２０〜１０２３が“オン”
状態となり、電源電圧ＶｃｃまでＮＭＯＳトランジスタ
１０２４〜１０２６のソース，ドレインの容量性負荷を
チャージする。この時、論理積信号９７２−０〜９７２
−２の状態（“０”または“１”）がどうあってもプリ
チャージを完了するために、ＮＭＯＳトランジスタ１０
３１〜１０３４はクロック信号１０４４（“Low ”状
態）により電荷の引き抜きを阻止する。

【００５９】(2）ディスチャージ クロック信号１０４４が“High”期間中にはプリチャー
ジ用ＰＭＯＳトランジスタ１０２０〜１０２３は“オ
フ”状態となり、ＮＭＯＳトランジスタ１０３１〜１０
３４が“オン”状態となる。この状態で、加算回路の入
力データに従い、ＮＭＯＳトランジスタ１０２４〜１０
３０の“オン”状態あるいは“オフ”状態が決まり、Ｎ
ＭＯＳトランジスタ１０２４〜１０２６のソース，ドレ
インの電位が決定する。加算回路への２組の４ビット入
力データの組み合わせは前記した４ビット間キャリー伝
搬回路で用いた３通りを例にして説明する。

【００６０】(1）入力データ“００００”及び“０００
０” この場合、下位からのキャリー入力信号１０４０が
“０”あるいは“１”のいずれの場合でも、信号９７３
−０〜９７３−２及び９７３−０〜９７２−２は全て
“０”となり、キャリー伝搬用ＮＭＯＳトランジスタ１
０２４〜１０２６のソース，ドレインの電位はプリチャ
ージ電圧のままで、いかなる電荷の引き抜きは起らな
い。従って、４ビット内のキャリー信号９７４−０，９
７４−３は全て“１”（負論理）であり、キャリーの伝
搬が無いことを示す。

【００６１】(2）入力データ“００００”及び“１１１
１” この場合、論理積信号９７２−０〜９７２−２は全て
“０”，排他論理和信号９７３−０〜９７３−２は全て
“１”となる。従って、キャリー伝搬用ＮＭＯＳトラン
ジスタ１０２４〜１０２６が“オン”状態となりＮＭＯ
Ｓトランジスタ１０２８〜１０３０は“オフ”状態とな
る。ここで、下位からのキャリー入力信号１０４０が
“０”であれば、キャリーの伝搬は起らず、キャリー伝
搬ＮＭＯＳトランジスタ１０２４〜１０２６のソース，
ドレインの電位はプリチャージ電圧のままである。従っ
て、４ビット内のキャリー信号９７４−０〜９７４−３
は“１”（負論理）のままであり、キャリーの伝搬が無
いことを示す。

【００６２】一方、下位からのキャリー入力信号１０４
０が“１”の場合、キャリー伝搬用ＮＭＯＳトランジス
タ１０２６，１０２５，１０２４とキャリー入力用ＮＭ
ＯＳトランジスタ１０２７、更にＮＭＯＳトランジスタ
１０３１が直列に接続され、かつ“オン”状態であるの
でＮＭＯＳトランジスタ１０２４〜１０２６のソース，
ドレインの電荷が接地電位ＧＮＤ側に引き抜かれること
になる。従って、各電位は“０”（負論理）となり、４
ビット内キャリー信号９７４−０〜９７４−３はキャリ
ー有りを示す。

【００６３】(3）入力データ“００１１”及び“１１１
０” この時には、キャリー伝搬用ＮＭＳＯトランジスタ１０
２４，１０２６，NMOSトランジスタ１０２９が“オン”
状態となる。この状態で、下位からのキャリー入力信号
１０４０が“０”の場合、ＮＭＯＳトランジスタ１０２
６，１０２９の経路で電荷の引き抜きが起り、４ビット
内キャリー信号９７４−２，９７４−３が“０”（負論
理）となり、キャリー有りを示す。また、他のキャリー
信号974−０，９７４−１は“１”（負論理）となり、
キャリー無しを示す。

【００６４】一方、下位からのキャリー入力信号１０４
０が“１”の場合、ＮＭＯＳトランジスタ１０２７もま
た“オン”するので、電荷の引き抜きは、ＮＭＯＳトラ
ンジスタ１０２４，１０２７の経路と、ＮＭＯＳトラン
ジスタ１０２６，１０２９のバスの二つが存在する。こ
の場合、ＮＭＯＳトランジスタ１０２４〜１０２６のソ
ース，ドレインは全て電荷の引き抜きが発生するので、
４ビット内キャリー信号９７４−０〜３は全て“０”
（負論理）となりキャリー有りを示す。

【００６５】尚、本４ビット内キャリー伝搬回路９０２
で最上位ビットについて不要な理由は、前記した４ビッ
ト間キャリー伝搬回路９０１がこれを行うからである。

【００６６】図１１は先に述べた４ビット間キャリー伝
搬回路９０１の動作波形を示したものである。キャリー
入力信号１０４０が“Low ”の時に、ＮＰＮトランジス
タ１０１１のベース電極１０４１にベース電流がＰＭＯ
Ｓトランジスタ１００９より供給され、ＮＰＮトランジ
スタ１０１１が“オン”状態となり、コレクタ電位は
“０”となってキャリー出力信号線１０４２は“Low ”
となる。キャリー入力信号１０４０が“High”となると
上記したＰＭＯＳトランジスタ１００９により注入され
るベース電流が抑えられるとＮＰＮトランジスタ１０１
１は“オフ”状態に動き、キャリー出力信号線１０４２
は“High”へと移行する。

【００６７】図２７は４ビット（Ｎ＝４）の加算回路１
１００−０〜１１００−７を８個（ｋ＝８）接続し、３
２ビット加算回路を構成した実施例を示したものであ
る。各加算回路１１００−０〜１１００−７内のキャリ
ー伝搬回路９００−０〜900−７はそれぞれ直列に接続
されており、最下位からのキャリー入力１０４０−０は
キャリー伝搬回路９００−０〜９００−７へと次々に伝
搬して行く。本実施例では４ビット単位のキャリー伝搬
回路を直列に８組接続して３２ビットを構成している
が、任意ビット単位に直列接続して構成してもよい。

【００６８】図１２は図２７の構成における各ビットに
おけるキャリー伝搬回路９００−０〜９００−７のキャ
リー出力信号１０４２−０〜１０４２−７の様子を示し
たものである。図示した如く、４ビット毎のキャリー伝
搬を次々に上位へと伝えてゆく。

【００６９】図１３は図１０に示した４ビット間キャリ
ー伝搬回路９０１のみを抜き出し図示したものである。
この回路の動作原理は既に述べた通り、あらかじめＮＰ
Ｎトランジスタ１０１１のベースに電流を供給し、ＮＰ
Ｎトランジスタ１０１１を“オン”しておき、上位への
キャリーの伝搬がある時に限って、ＮＭＯＳトランジス
タ１０００〜１００８の組み合わせによりＰＭＯＳトラ
ンジスタ１００９から供給される電流を引き抜き、ベー
ス電流を抑えるようにしたものである。

【００７０】図１４は図１３の回路とは逆の考え方から
４ビット間キャリー伝搬回路９０１の実施例を示す回路
図であり、ＮＭＯＳトランジスタ１４０９によりあらか
じめＮＰＮトランジスタ１４１１を“オフ”状態にして
おき、ＰＭＯＳトランジスタ１４００〜１４０８の組み
合わせで、上位へのキャリー伝搬がある時に限って、Ｎ
ＰＮバイポーラトランジスタ１４１１にべース電流を注
入するようにしたものである。図１３の回路が正論理に
対し、図１４の回路が負論理の関係にある。

【００７１】上記した図１３，図１４いずれの回路方式
でも、その原理は同様で、ＭＯＳトランジスタによるキ
ャリー伝搬の論理及びスイッチング特性を活かし、バイ
ポーラトランジスタによる電流増幅性を利用したキャリ
ー伝搬方式といえる。即ち、バイポーラトランジスタの
ベース電位の小振幅動作、いいかえればバイポーラトラ
ンジスタのｇ_m を活かした回路方式である。

【００７２】図１５は、図１３の４ビット間キャリー伝
搬回路９０１におけるＰＭＯＳトランジスタ１００９，
１０１０の代りに抵抗性素子１５０９，１５１０を置き
換えた回路の実施例で、図１３の回路と全く同様のキャ
リー伝搬速度を得ることができる。但し、図１３の場
合、キャリー伝搬回路９０１を働かせる必要のない場合
にはＰＭＯＳトランジスタ１００９，１０１０を“オ
フ”状態にしておくことができるので、消費電力の点で
図１３の回路の方が優れている。

【００７３】図１６は図１４の４ビット間キャリー伝搬
回路９０１におけるＰＭＯＳトランジスタ１４１０及び
ＮＭＯＳトランジスタ１４０９をそれぞれ抵抗性素子16
10，１６０９に置き換えた変形回路である。この場合も
図１４の回路と同様のキャリー伝搬速度が得られるが、
図１５で説明した理由と同一で消費電力の点で劣る。但
し、抵抗性素子１６０９によりスタティック的な動作が
できる利点がある。即ち、図１４ではＮＭＯＳトランジ
スタ１４０９によりＮＰＮトランジスタ1411のベース電
位をダイナミック的に下げておかなければならないが、
図１６ではその様なダイナミック的な動作は必要ない。

【００７４】図１７は図１５におけるＮＰＮトランジス
タ１０１１及びその接続素子の変形例を示したものであ
る。図１７（ａ）は図１５のものと同一であり、ＮＰＮ
トランジスタ１０１１はショットキ・バリア・ダイオー
ド付のものである。この理由はバイポーラトランジスタ
１０１１のベース電位がコレクタ電位より上昇すること
によって発生する「飽和現象」を回避するためである。
図１７（ｂ),（ｃ),（ｄ）は通常のＮＰＮトランジスタ
１７１１にダイオード１７００〜１７０２を付加して上
記した「飽和現象」を回避した例である。尚、図１７
（ｄ）のダイオード１７０３はＮＰＮバイポーラトラン
ジスタ１７１１のコレクタ電位を下げて次段に伝えるた
めに付加したものである。

【００７５】図１８は図１６におけるＮＰＮトランジス
タ１４１１の接続素子の変形例を示したものである。図
１８（ａ）は図１６のものと同一でありＮＰＮトランジ
スタはショットキ・バリア・ダイオード付きのものであ
り、前記した図１７の場合と同様にバイポーラトランジ
スタの「飽和現象」を回避するためである。図１８
（ｂ）は同様の理由で通常のＮＰＮトランジスタ１８１
１にダイオード１８００，１８０１を付加して、ＮＰＮ
トランジスタ１８１１が飽和しないようにした回路構成
である。

【００７６】図１９は図４に示したデータ・リード・レ
ジスタ４０４，データ・ライト・レジスタ４０５の詳細
回路構成を示した回路図である。

【００７７】データ・リード・レジスタ４０４は内部バ
ス１０９からのデータ線４２３−０〜４２３−３…を介
してＮＭＯＳトランジスタ１９０４を通じＣＭＯＳイン
バータ１９０２，１９０３によって構成されるメモリ
（フリップ・フロップ）にデータを取り込む。読出しバ
ス４１１−０へのデータの読出しは前記したレジスタ群
４００の場合と同様にプリチャージ＆センス回路４０２
と併用してＮＭＯＳトランジスタ１９００，１９０１に
より行う。

【００７８】また、データ・ライト・レジスタ４０５
は、書込みバス４１２−０〜４１２−３…に載せられた
データＮＭＯＳトランジスタ１９０５を介して、ＣＭＯ
Ｓインバータ１９０６，１９０７により構成されるメモ
リ（フリップ・フロップ）へ一時記憶し、その内容は３
ステートバッファ１９０８によりバス４１９−０を介し
て内部バス１０９へ送出する。データ・ライト・レジス
タ４０５の内容を内部バス１０９へ送出するための３ス
テートバッファ１９０８は内部バス１０９からのデータ
・リード・レジスタ４０４へのデータ入力の際、ハイイ
ンピーダンス状態としなければならない。次に、この３
ステートバッファ１９０８の構成を図によって説明す
る。

【００７９】図２０は、３ステート回路の一実施例とな
る３ステートバッファ回路１９０８を示した回路図であ
る。

【００８０】２０１０は入力端子、２０１１は出力端
子、２０２０及び２０２１は互いに相補信号が入力され
る第１及び第２の制御端子、Ｖｃｃは電源電位端子、Ｇ
ＮＤは接地電位端子である。２００６は、Ｎ型のコレク
タが電源電位端子Ｖｃｃに、Ｎ型のエミッタが出力端子
２０１１に接続される第１のＮＰＮバイポーラトランジ
スタであり、２００８は、Ｎ型のコレクタが出力端子２
０１１に、Ｎ型のエミッタが接地電位端子ＧＮＤに接続
される第２のＮＰＮバイポーラトランジスタである。２
０００及び２００１はソース及びドレインが電源電位端
子Ｖｃｃと第１のバイポーラトランジスタ２００６のベ
ースとに直列接続される第１及び第２のＰＭＯＳトラン
ジスタである。第１のＰＭＯＳトランジスタ２０００の
ゲートは第１の制御端子２０２０に、また、第２のＰＭ
ＯＳトランジスタ２００１のゲートは入力端子２０１０
にそれぞれ接続される。２００３及び２００４はドレイ
ン及びソースが出力端子２０１１と第２のＮＰＮバイポ
ーラトランジスタ２００８のベースとに直列に接続され
る第１及び第２のＮＭＯＳトランジスタである。第１の
ＮＭＯＳトランジスタ２００３のゲートは入力端子２０
１０に、また、第２のＮＭＯＳトランジスタ２００４の
ゲートは第２の制御端子２０２１にそれぞれ接続され
る。

【００８１】２００７は、ソース及びドレインが第１の
ＮＰＮバイポーラトランジスタ2006のソースと出力端子
２０１１とに、また、ゲートが第１の制御端子２０２０
に接続される第３のＮＭＯＳトランジスタであり、２０
０９は、ソース及びドレインが第２のＮＰＮバイポーラ
トランジスタ２００８のベースと接地電位端子ＧＮＤと
に、また、ゲートが第１の制御端子２０２０に接続され
る第４のＮＭＯＳトランジスタである。

【００８２】２００２は、第１のＮＰＮバイポーラトラ
ンジスタ２００６のベースと出力端子２０１１との間に
設けられる第１の抵抗性素子となる抵抗、２００５は、
第２のＮＰＮバイポーラトランジスタ２００８のベース
と接地電位端子ＧＮＤとの間に設けられる第２の抵抗性
素子となる抵抗である。

【００８３】（１）通常バッファとしての動作 制御端子２０２０及び２０２１に印加する制御信号をそ
れぞれ“０”，“１”とすることによりＰＭＯＳトラン
ジスタ２０００，ＮＭＯＳトランジスタ2004は“オン”
状態となりＮＭＯＳトランジスタ２００７，２００９は
“オフ”状態となる。この場合、本回路は図８のバスド
ライバと等価であり、入力端子２０１０のレベルを反転
した出力信号が出力端子２０１１に得られる。該出力信
号はNPNバイポーラトランジスタ２００６，２００８に
より駆動されるので容量性負荷の重いバスを強力にチャ
ージあるいはディスチャージできる。

【００８４】（２）ハイインピーダンス動作 制御端子２０２０及び２０２１に印加する制御信号をそ
れぞれ“１”，“０”とすることによりＰＭＯＳトラン
ジスタ２０００，ＮＭＯＳトランジスタ2004は“オフ”
状態となり、ＮＭＯＳトランジスタ２００７，２００９
は“オン”状態となる。これによって、ＮＰＮバイポー
ラトランジスタ２００６，２００８のベース・エミッタ
間電位は“０”となるのでこの二つのＮＰＮバイポーラ
トランジスタ2006，２００８は“オフ”状態となる。従
って、第１のＮＰＮバイポーラトランジスタ２００６か
らのチャージあるいは第２のＮＰＮバイポーラトランジ
スタ２００８によるディスチャージは起り得なく、出力
信号２０１１はハイインピーダンス状態となる。

【００８５】図２１は図４の演算ユニット１０３におけ
るパレルシフタ４０７の構成図である。本実施例では、
例として３ビットの上位方向へのパレルシフト機能を示
す。１ビット分の構成は、書込み用ＮＭＯＳトランジス
タ２１００，ＣＭＯＳインバータ２１１０，２１２０に
よって構成されるメモリ（フリップ・フロップ），パレ
ルシフトを行うＮＭＯＳトランジスタ２１４０，２１５
０，２１６０，2170、上記フリップ・フロップの内容を
読出しバス４１１−０に載せるか否かを決定するＮＭＯ
Ｓトランジスタ２１３０から成る。書込みバス４１７−
０に載せられたデータは制御信号３１６ｅが“１”の場
合ＮＭＯＳトランジスタ２１００を通過し、フリップ・
フロップに一時記憶される。該フリップ・フロップの出
力即ちＣＭＯＳインバータ２１１０の出力信号が“０”
の場合にはＮＭＯＳトランジスタ２１３０は“オフ”状
態であるから、該ＮＭＯＳトランジスタ２１３０のドレ
インに、配線２１８０によって接続されたＮＭＯＳトラ
ンジスタ２１４０，2151，２１６２，２１７３のいずれ
のバスが制御信号３１４ｃ−０〜３１４ｃ−３によって
選ばれたとしても、読出しバス４１１−０〜４１１−３
のいずれもその電荷の引き抜きが発生しない。一方、前
記したフリップ・フロップの出力即ちCMOSインバータ２
１１０の出力信号が“１”の場合には、制御信号３１４
ｃ−０〜３１４ｃ−３の制御により次の５通りの動作を
行う。

【００８６】（１）制御信号３１４ｃ−０〜３１４ｃ−
３が全て“０”の場合 各ビットに対応するフリップ・フロップの出力即ちＣＭ
ＯＳインバータ2110〜２１１３の出力は読出しバス４１
１−０〜４１１−３に載らない。

【００８７】（２）制御信号３１４ｃ−０のみが“１”
の場合 ＮＭＯＳトランジスタ２１４０〜２１４３が“オン”状
態となるので読出しバス４１１−０〜４１１−３の電荷
はＮＭＯＳトランジスタ２１４０，２１３０；２１４
１，２１３１；２１４２，２１３２；２１４３，２１３
３の各バスで引き抜かれる。即ち、パレルシフト無しの
場合を示す。

【００８８】（３）制御信号３１４ｃ−１のみが“１”
の場合 ＮＭＯＳトランジスタ２１５０〜２１５３が“オン”状
態となるのでＮＭＯＳトランジスタ２１５１，２１３
０；２１５２，２１３１；２１５３，２１３２の各バス
で、読出しバス４１１−１〜４１１−３の電荷が引き抜
かれる。即ち、１ビット上位へのシフトの場合を示す。

【００８９】（４）制御信号３１４ｃ−２のみが“１”
の場合 ＮＭＯＳ２１６０〜２１６３が“オン”状態となるので
ＮＭＯＳトランジスタ２１６２，２１３０；２１６３，
２１３１の各バスで読出しバス４１１−２〜４１１−３
の電荷が引き抜かれる。即ち、２ビット上位へのシフト
が行われる。 （５）制御信号３１４ｃ−３のみが“１”の場合 ＮＭＯＳトランジスタ２１７０〜２１７３が“オン”状
態となるのでＮＭＯＳトランジスタ２１７３，２１３０
のバスで読出しバス４１１−３の電荷が引き抜かれる。
即ち、３ビット上位へのシフトが行われる。

【００９０】以上に示したパレルシフト機能を実現する
回路構成において、例えば、配線２１８０にはＮＭＯＳ
トランジスタ２１４０，２１５１，２１６２，２１７３
が接続されるため、配線２１８０容量及び各ＮＭＯＳト
ランジスタのドレイン容量の総和が大きくなるが、ＮＭ
ＯＳトランジスタ２１３０のＬ／Ｗを大きくとれば電荷
の引き抜き速度を低下させることはない。また、ＮＭＯ
Ｓトランジスタ2130はフリップ・フロップの出力即ちＣ
ＭＯＳインバータ２１１０の出力によりゲート制御され
るので、これが“１”の場合にはパレルシフトを実行す
る前には配線２１８０に付く電荷をディスチャージして
ある。一方、読出しバス４１１−０にはＮＭＯＳトラン
ジスタ２１４０，２１５０，２１６０，２１７０の各ソ
ースが接続されるが、読出しバス４１１−０全体に付く
容量から考えると極く僅かなものである。

【００９１】ところで、パレルシフト時における読出し
バス４１１−０〜４１１−３の電荷の引き抜きにより、
シフト・データは図５で詳細に説明したプリチャージ＆
センス回路４０２により高速に読出される。この読出し
速度は、前述したレジスタ群４００の読出しと同程度と
なる。

【００９２】図２２は図１０に示す本実施例になるキャ
リー伝搬回路の他の応用について示したもので、より高
速な演算回路への応用例である。図１０により示したキ
ャリー伝搬回路９００を８個，２組配置する。即ち、キ
ャリー伝搬回路２２００〜２２０７，２２１０〜２２１
７を図２２の如く配置する。キャリー伝搬回路2200〜２
２０７の組は下位から２個ずつのブロックを単位に直列
に接続し、各ブロックへの入力キャリー信号（最下位ブ
ロックでは信号２２４０）接続し、キャリー伝搬回路２
２１０〜２２１７の組も下位から２個ずつのブロックを
単位に直列に接続し、各ブロックへの入力キャリー信号
（最下位ブロックでは信号２２５０）を電源側のレベル
に固定しておく。以上の意味は、前者が下位からのキャ
リーが無い場合を、後者が下位からのキャリーが有る場
合を示す。即ち、下位からのキャリーが有る場合と無い
場合のキャリー伝搬を並列に処理する。キャリー伝搬回
路２２００−２２０１及び２２１０−２２１１の各ブロ
ックで並列処理されたキャリー出力信号２２４２，２２
５２はキャリー発生回路２２３０へ入力される。一方、
下位からのキャリー信号ペア２２７０，２２８０もまた
上記キャリー発生回路２２３０へ入力され、次段へのキ
ャリー信号ペア２２７１，２２８１を発生する。また、
４ビット内でのキャリー出力ペア９７４０，９７４１と
下位からのキャリー信号ペア２２７０，２２８０との加
算は半加算回路２２２０によって行われる。

【００９３】以上のように、図２２の応用例では３２ビ
ットの加算を実行する際のクリティカルバスは、キャリ
ー伝搬回路２２００，２２０１あるいは２２１０，２２
１１の８ビットブロックでのキャリー伝搬時間と、キャ
リー発生回路２２３０，2231，２２３２のキャリー伝搬
時間と、半加算回路２２２６あるいは２２２７の加算時
間で決まる。本応用例においても、前記した如くキャリ
ー伝搬回路２２００〜２２０７，２２１０〜２２１７の
単位は４ビットに固定するものではなく任意ビット長の
直列接続でかまわない。また、キャリー伝搬回路２２０
０，２２０１あるいは２２１０，２２１１からなるブロ
ックも８ビットに固定する必要はない。更に、本応用例
におけるキャリー伝搬回路２２００，２２０２，２２０
４，２２０６及び２２１０，２２１２，２２１４，２２
１６のそれぞれのキャリー入力は“０”あるいは“１”
に固定であるからこれらの伝搬回路を最適化し、MOSト
ランジスタの一部を省略できるので、サイズの縮小と共
により高速化も達成し得る。

【００９４】図２３（ａ）は上記応用例におけるキャリ
ー発生回路２２３０の回路構成を示したものである。該
回路は論理的に次の働きをする。

【００９５】８ビットのキャリー伝搬ブロックＡ（キャ
リー伝搬回路２２００−２２０１）及びキャリー伝搬ブ
ロックＢ（キャリー伝搬回路２２１０−２２１１）キャ
リー出力信号（２２４２及び２２５２）の状態により次
段へのキャリー出力信号ペア（２２７１，２２８１）が
生成される。

【００９６】（１）キャリー入力信号ペア（２２７０，
２２８０）が“０，１”（キャリー有り）かつ、ブロッ
クＡ，Ｂのキャリー出力信号(２２４２，２２５２)が
“０，０”（キャリー無し）の場合：上位へのキャリー
発生はキャリー無しとして伝えられる必要があり、ゲー
ト２４００〜２４０３によりキャリー出力信号ペア（２
２７１，２２８１）は“１，０”となる。

【００９７】（２）キャリー入力信号ペア（２２７０，
２２８０）が“０，１”（下位からのキャリー有り）、
かつ、ブロックＡ，Ｂのキャリー出力信号(２２４２，2
252)が“０，１”（下位からのキャリーが有れば次段へ
キャリー発生）の場合：前記（１）項に同じ。

【００９８】（３）キャリー入力信号ペア（２２７０，
２２８０）が“０，１”（下位からのキャリー有り）、
かつ、ブロックＡ，Ｂのキャリー出力信号(２２４２，2
252)が“１，０”の場合：この様なケースは論理的に存
在しない。

【００９９】（４）キャリー入力信号ペア（２２７０，
２２８０）が“０，１”（下位からのキャリー有り）、
かつ、ブロックＡ，Ｂのキャリー出力信号(２２４２，2
252)が“１，１”（下位からのキャリーに無関係に上位
へキャリー有り）の場合：上位へキャリー発生を行う必
要があり、キャリー出力信号ペア（２２７１，２２８
１）は“０，１”となる。

【０１００】以上、キャリー入力信号ペア（２２７０，
２２８０）が“０，１”の場合を述べたが“１，０”
（下位からのキャリー無し）の場合には、上記の４種に
対応して説明すると次のようになる。

【０１０１】キャリー出力信号ペア（２２７１，２２８
１）は、 (1）の場合：“１，０” (2）の場合：“１，０” (3）の場合：論理的に存在しない。

【０１０２】(4）の場合：“０，１” 図２３（ｂ),（ｃ）は上記キャリー発生回路２２３０に
おけるゲート２４００，２４０１をＣＭＯＳトランジス
タで構成した例、図２３（ｄ),（ｅ）はキャリー発生回
路におけるゲート２４００，２４０１棒ＮＰＮバイポー
ラトランジスタとＣＭＯＳトランジスタとの複合回路に
よって構成した例を示す。キャリー発生回路２２３０の
キャリー出力信号ペア２２７１，２２８１は容量性負荷
が大きいので、容量による遅延時間への依存性の小さい
図２３（ｄ),（ｅ）の方がより高速化が図れる。

【０１０３】図２４は上記したキャリー伝搬回路９００
の応用例の加算回路における半加算回路２２２０の構成
を示したものである。４ビット分の半加算回路であり、
図９におけるキャリー伝搬回路９００より前段の排他論
理和出力に相当する信号2260，ブロックＡ，Ｂからのキ
ャリー出力９７４０，９７４１による半加算とキャリー
入力信号２２７０，２２８０による加算結果の選択を行
う機能を有する。

【０１０４】尚、以上述べてきた実施例に於いて、導電
型を逆にしても本発明が適用できうることは容易に考え
られるであろう。

【０１０５】

【発明の効果】以上説明したように、複数の電界効果ト
ランジスタからなる回路は、電源（または接地）電位と
ベース電位間で動作して、桁上がりまたは桁下がりを検
出するので小振幅電圧動作となる。そして、この検出結
果に応じて、バイポーラトランジスタのベースへのベー
ス電流の注入・引き抜きを行ってバイポーラトランジス
タのオン・オフを制御するので、バイポーラトランジス
タによる電流動作でキャリー信号を出力することができ
る。

【０１０６】従って、本発明によれば、高速にかつ高駆
動のキャリー信号を出力するキャリー伝播回路を達成す
ることができる。

【０１０７】つまり、バイポーラトランジスタの電流増
幅特性と電界効果トランジスタのスイッチ特性を用いた
高速，高集積，低消費電力を達成するキャリー伝播回路
が達成される。

【０１０８】また、複数ビットの桁上がりまたは桁下が
りを他の回路に高速に伝播することができ、演算装置，
データ処理部としての高速化が図れる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すプロセッサの構成図。

【図２】マイクロプログラム制御ユニットの構成図。

【図３】マイクロ命令デコーダユニットの構成図。

【図４】本発明の一実施例を示す演算ユニットの構成を
示す図である。

【図５】本発明の一実施例を示す演算ユニットの構成を
示す図である。

【図６】本発明の一実施例を示す演算ユニットのプリチ
ャージ期間とディスチャージ期間の関係を示す図であ
る。

【図７】本発明の一実施例を示す演算ユニットの構成を
示す図である。

【図８】本発明の一実施例を示す演算ユニットの構成を
示す図である。

【図９】本発明の一実施例を示す演算ユニットの構成を
示す図である。

【図１０】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図１１】本発明の一実施例を示すキャリー伝播回路の
動作波形を示す図である。

【図１２】本発明の一実施例を示すキャリー出力信号の
動作波形を示す図である。

【図１３】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図１４】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図１５】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図１６】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図１７】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図１８】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図１９】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図２０】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図２１】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図２２】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図２３】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図２４】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図２５】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図２６】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【図２７】本発明の一実施例を示す演算ユニットの構成
を示す図である。

【符号の説明】

１００…プロセッサ、１０１…マイクロプログラム制御
ユニット、１０２…マイクロ命令デコーダユニット、１
０３…演算ユニット、４０３…演算回路。

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】コレクタから出力信号を出力し、エミッタ
   が接地電位に接続されるバイポーラトランジスタと、 ソース・ドレインが電源電位と上記バイポーラトランジ
   スタのベースとの間に接続される第１の他方導電型電界
   効果トランジスタと、 ソース・ドレインが上記電源電位と上記バイポーラトラ
   ンジスタのコレクタに接続される第２の他方導電型電界
   効果トランジスタと、 ゲートに論理積信号を受け、ソース・ドレインが上記バ
   イポーラトランジスタのベースとエミッタとの間に接続
   される少なくとも１つの第１の一方導電型電界効果トラ
   ンジスタと、 ゲートに他のビットの桁上げまたは桁下げを示すキャリ
   ー信号を受け、ソース・ドレインの一方が上記接地電位
   に接続される第２の一方導電型電界効果トランジスタ
   と、 ゲートに排他論理和信号を受け、ソース・ドレインが上
   記バイポーラトランジスタのベースと上記第２の一方導
   電型電界効果トランジスタの上記接地電位に接続されて
   いないドレイン又はソースの一方との間に接続される少
   なくとも１つの第３の一方導電型電界効果トランジスタ
   とを有し、 上記少なくとも１つの第１の一方電界効果トランジスタ
   の上記接地電位に接続されていないドレイン又はソース
   と上記少なくとも１つの第３の一方導電型電界効果トラ
   ンジスタのソース又はドレインとが接続され、 上記論理積信号のレベルに応じて上記第１の一方導電型
   電界効果トランジスタが、上記排他論理和信号のレベル
   に応じて上記第３の一方導電型電界効果トランジスタ
   が、上記キャリー信号に応じて上記第２の一方導電型電
   界効果トランジスタがオン・オフする上記第１，第２及
   び第３の一方導電型電界効果トランジスタからなる回路
   によって、上記第１の他方導電型電界効果トランジスタ
   を介して上記バイポーラトランジスタのベースに入力さ
   れている電源電位からのベース電流を上記接地電位へ引
   き抜いて上記バイポーラトランジスタをオフ状態にして
   上記コレクタより出力信号を出力することを特徴とする
   キャリー伝播回路。
2. 【請求項２】請求項１において、 上記キャリー伝播回路を作動させるのに、上記第１及び
   第２の他方導電型電界効果トランジスタのゲートに制御
   信号を与え、上記第１及び第２の他方導電型電界効果ト
   ランジスタのオン・オフ制御をして上記バイポーラトラ
   ンジスタのコレクタから出力信号を出力できるようにす
   ることを特徴とするキャリー伝播回路。
3. 【請求項３】請求項１又は２において、 上記一方導電型電界効果トランジスタはＮＭＯＳトラン
   ジスタで、上記他方導電型電界効果トランジスタはＰＭ
   ＯＳトランジスタで、上記バイポーラトランジスタはＮ
   ＰＮ型であることを特徴とするキャリー伝播回路。
4. 【請求項４】請求項１又は２において、 上記他方導電型電界効果トランジスタは、抵抗素子を形
   成していることを特徴とするキャリー伝播回路。
5. 【請求項５】コレクタから出力信号を出力し、エミッタ
   が接地電位に接続されるバイポーラトランジスタと、 ソース・ドレインが接地電位と上記バイポーラトランジ
   スタのベースとの間に接続される一方導電型電界効果ト
   ランジスタと、 ソース・ドレインが電源電位と上記バイポーラトランジ
   スタのコレクタに接続される第１の他方導電型電界効果
   トランジスタと、 ゲートに論理積信号を受け、上記電源電位と上記バイポ
   ーラトランジスタのベースとの間に接続される少なくと
   も１つの第２の他方導電型電界効果トランジスタと、 ゲートに他のビットの桁上げまたは桁下げを示すキャリ
   ー信号を受け、ソース・ドレインの一方が上記電源電位
   に接続される第３の他方導電型電界効果トランジスタ
   と、 ゲートに排他論理和信号を受け、ソース・ドレインが上
   記バイポーラトランジ スタのベースと上記第３の他方導
   電型電界効果トランジスタの上記電源電位に接続されて
   いないドレイン又はソースの一方との間に接続される少
   なくとも１つの第４の他方導電型電界効果トランジスタ
   とを有し、 上記少なくとも１つの第２の他方電界効果トランジスタ
   の上記電源電位に接続されていないドレイン又はソース
   と上記少なくとも１つの第４の他方導電型電界効果トラ
   ンジスタのソース又はドレインとが接続され、 上記論理積信号のレベルに応じて上記第２の他方導電型
   電界効果トランジスタが、上記排他論理和信号のレベル
   に応じて上記第４の他方導電型電界効果トランジスタ
   が、上記キャリー信号に応じて上記第３の他方導電型電
   界効果トランジスタがオン・オフする上記第２，第３及
   び第４の他方導電型電界効果トランジスタからなる回路
   によって、電源電位からのベース電流を上記バイポーラ
   トランジスタのベースに印加して、上記バイポーラトラ
   ンジスタをオン状態にして上記コレクタより出力信号を
   出力することを特徴とするキャリー伝播回路。
6. 【請求項６】請求項５において、 上記キャリー伝播回路を作動させるのに、上記一方導電
   型電界効果トランジスタのゲートに制御信号を与え、上
   記一方導電型電界効果トランジスタのオン・オフ制御を
   して上記バイポーラトランジスタのベースからベース電
   流を引き抜き上記バイポーラトランジスタをオフ状態に
   することを特徴とするキャリー伝播回路。
7. 【請求項７】請求項５又は６において、 上記一方導電型電界効果トランジスタはＮＭＯＳトラン
   ジスタで、上記他方導電型電界効果トランジスタはＰＭ
   ＯＳトランジスタで、上記バイポーラトランジスタはＮ
   ＰＮ型であることを特徴とするキャリー伝播回路。
8. 【請求項８】請求項５又は６において、 上記第１の他方導電型電界効果トランジスタ又は上記一
   方導電型電界効果トランジスタは、抵抗素子を形成して
   いることを特徴とするキャリー伝播回路。
9. 【請求項９】コレクタから出力信号を出力し、エミッタ
   が接地電位に接続されるバイポーラトランジスタと、ソ
   ース・ドレインが電源電位と上記バイポーラトランジス
   タのベースとの間に接続される第１の他方導電型電界効
   果トランジスタと、ソース・ドレインが上記電源電位と
   上記バイポーラトランジスタのコレクタに接続される第
   ２の他方導電型電界効果トランジスタと、ｎ（ｎは自然
   数）個の論理積信号をそれぞれゲートで受け、ソース・
   ドレインが上記バイポーラトランジスタのベースとエミ
   ッタとの間に接続されるｎ個の第１の一方導電型電界効
   果トランジスタと、ゲートに他のビットの桁上げまたは
   桁下げを示すキャリー信号を受け、ソース・ドレインの
   一方が上記接地電位に接続される第２の一方導電型電界
   効果トランジスタと、ｎ（ｎは自然数）個の排他論理和
   信号をそれぞれゲートで受け、ソース・ドレインが上記
   バイポーラトランジスタのベースと上記第２の一方導電
   型電界効果トランジスタの上記接地電位に接続されてい
   ないドレイン又はソースの一方との間に接続されるｎ個
   の第３の一方導電型電界効果トランジスタとを有し、上
   記ｎ個の第１の一方電界効果トランジスタの上記接地電
   位に接続されていないドレイン又はソースと上記ｎ個の
   第３の一方導電型電界効果トランジスタのソース又はド
   レインとが接続され、上記論理積信号のレベルに応じて
   上記第１の一方導電型電界効果トランジスタが、上記排
   他論理和信号のレベルに応じて上記第３の一方導電型電
   界効果トランジスタが、上記他のビットのキャリー信号
   に応じて上記第２の一方導電型電界効果トランジスタが
   オン・オフする上記第１，第２及び第３の一方導電型電
   界効果トランジスタからなる回路によって、上記第１の
   他方導電型電界効果トランジスタを介して上記バイポー
   ラトランジスタのベースに入力されている電源電位から
   のベース電流を上記接地電位へ引き抜いて上記バイポー
   ラトランジスタをオフ状態にして上記コレクタよりｎビ
   ット分の桁上がりまたは桁下がりのｎビットキャリー信
   号を出力するｎビットキャリー伝播回路部と、 上記ｎ個の論理積信号と上記ｎ個の排他論理和信号と上
   記他のビットのキャリー信号とクロック信号を入力し、
   上記ｎ個のビットのそれぞれの桁上がりまたは桁下がり
   を検出し、それぞれ出力する１ビット毎のキャリー伝播
   回路部とを有す ることを特徴とするキャリー伝播回路。
10. 【請求項１０】請求項１において、 上記ｎビットキャリー伝播回路部を作動させるのに、上
    記第１及び第２の他方導電型電界効果トランジスタのゲ
    ートに制御信号を与え、上記第１及び第２の他方導電型
    電界効果トランジスタのオン・オフ制御をして上記バイ
    ポーラトランジスタのコレクタから出力信号を出力でき
    るようにすることを特徴とするキャリー伝播回路。
11. 【請求項１１】請求項９又は１０において、 上記一方導電型電界効果トランジスタはＮＭＯＳトラン
    ジスタで、上記他方導電型電界効果トランジスタはＰＭ
    ＯＳトランジスタで、上記バイポーラトランジスタはＮ
    ＰＮ型であることを特徴とするキャリー伝播回路。
12. 【請求項１２】請求項９又は１０において、 上記他方導電型電界効果トランジスタは、抵抗素子を形
    成していることを特徴とするキャリー伝播回路。
13. 【請求項１３】コレクタから出力信号を出力し、エミッ
    タが接地電位に接続されるバイポーラトランジスタと、
    ソース・ドレインが接地電位と上記バイポーラトランジ
    スタのベースとの間に接続される一方導電型電界効果ト
    ランジスタと、ソース・ドレインが電源電位と上記バイ
    ポーラトランジスタのコレクタに接続される第１の他方
    導電型電界効果トランジスタと、ｎ（ｎは自然数）個の
    論理積信号をそれぞれのゲートで受け、上記電源電位と
    上記バイポーラトランジスタのベースとの間に接続され
    るｎ個の第２の他方導電型電界効果トランジスタと、ゲ
    ートに他のビットの桁上げまたは桁下げを示すキャリー
    信号を受け、ソース・ドレインの一方が上記電源電位に
    接続される第３の他方導電型電界効果トランジスタと、
    ｎ個の排他論理和信号をそれぞれのゲートに受け、ソー
    ス・ドレインが上記バイポーラトランジスタのベースと
    上記第３の他方導電型電界効果トランジスタの上記電源
    電位 に接続されていないドレイン又はソースの一方との
    間に接続されるｎ個の第４の他方導電型電界効果トラン
    ジスタとを有し、上記ｎ個の第２の他方電界効果トラン
    ジスタの上記電源電位に接続されていないドレイン又は
    ソースと上記ｎ個の第４の他方導電型電界効果トランジ
    スタのソース又はドレインとが接続され、上記論理積信
    号のレベルに応じて上記第２の他方導電型電界効果トラ
    ンジスタが、上記排他論理和信号のレベルに応じて上記
    第４の他方導電型電界効果トランジスタが、上記キャリ
    ー信号に応じて上記第３の他方導電型電界効果トランジ
    スタがオン・オフする上記第２，第３及び第４の他方導
    電型電界効果トランジスタからなる回路によって、電源
    電位からのベース電流を上記バイポーラトランジスタの
    ベースに印加して、上記バイポーラトランジスタをオン
    状態にして上記コレクタよりｎビット分の桁上がりまた
    は桁下がりのｎビットキャリー信号を出力するｎビット
    キャリー伝播回路部と、 上記ｎ個の論理積信号と上記ｎ個の排他論理和信号と上
    記他のビットのキャリー信号とクロック信号を入力し、
    上記ｎ個のビットのそれぞれの桁上がりまたは桁下がり
    を検出し、それぞれ出力する１ビット毎のキャリー伝播
    回路部とを有することを特徴とするキャリー伝播回路。
14. 【請求項１４】請求項１３において、 上記ｎビットキャリー伝播回路を作動させるのに、上記
    一方導電型電界効果トランジスタのゲートに制御信号を
    与え、上記一方導電型電界効果トランジスタのオン・オ
    フ制御をして上記バイポーラトランジスタのベースから
    ベース電流を引き抜き上記バイポーラトランジスタをオ
    フ状態にすることを特徴とするキャリー伝播回路。
15. 【請求項１５】請求項１３又は１４において、 上記一方導電型電界効果トランジスタはＮＭＯＳトラン
    ジスタで、上記他方導電型電界効果トランジスタはＰＭ
    ＯＳトランジスタで、上記バイポーラトランジスタはＮ
    ＰＮ型であることを特徴とするキャリー伝播回路。
16. 【請求項１６】請求項１３又は１４において、 上記第１の他方導電型電界効果トランジスタ又は上記一
    方導電型電界効果トランジスタは、抵抗素子を形成して
    いることを特徴とするキャリー伝播回路。