JPH08251008A - 複合論理回路 - Google Patents

Abstract

(57)【要約】 【課題】バイポーラトランジスタの電流増幅性とＭＯＳ
トランジスタのスイッチ特性を利用し、高速な複合論理
回路を提供すること。 【解決手段】出力部に設けたバイポーラトランジスタの
ベースとエミッタ間にＭＯＳトランジスタで構成される
論理回路を接続し、論理回路の論理動作によりバイポー
ラトランジスタのベース電流を制御し、バイポーラトラ
ンジスタのオン・オフを制御することにより、論理回路
の処理結果を増幅して出力する複合論理回路。 【効果】高速な論理回路を提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複合論理回路に係
り、特に超高速マイコン等に好適な複合論理回路に関す
る。

【０００２】

【従来の技術】マイコンの様に高集積性が要求される理
論（Ｖ）ＬＳＩでは、電界効果トランジスタ特にＭＯＳ
トランジスタ技術が主流となっている。

【０００３】

【発明が解決しようとする課題】ところが、ＭＯＳトラ
ンジスタは電圧駆動形であるため、電源電位と接地電位
との間で信号がオン／オフする。この様な原理的な事が
超高速の分野では各所にクリティカル・パスを生じるこ
とになる。一方、バイポーラトランジスタは電流駆動形
であるため小振幅の電圧動作で信号のオン／オフが可能
である。ところが、バイポーラトランジスタはベース電
流を供給しなければならないので消費電力の点で高集積
な論理ＬＳＩは困難である。

【０００４】本発明の目的は、バイポーラトランジスタ
の電流増幅性とＭＯＳトランジスタのスイッチ特性を利
用し、高速な複合論理回路を提供することにある。

【０００５】

【課題を解決するための手段】本発明の特徴とするとこ
ろは、出力部に設けたバイポーラトランジスタのベース
とエミッタ間にＭＯＳトランジスタで構成される論理回
路を接続し、前記論理回路の論理動作により前記バイポ
ーラトランジスタのベース電流を制御し、前記バイポー
ラトランジスタのオン・オフを制御することにより、前
記論理回路の処理結果を増幅して出力する複合論理回路
にある。

【０００６】

【発明の実施の形態】以下に本発明の一実施例を図面に
従って説明する。

【０００７】図１は本発明の一実施例を示す一つの半導
体基板に集積された高集積プロセッサ１００の構成図
で、マイクロプログラムＲＯＭ（Read Only Memory）を
主要素とするマイクロプログラム制御ユニット１０１，
マイクロ命令デコーダユニット１０２，演算ユニット１
０３，データの入出力バッファ１０４，アドレスの出力
バッファ１０５，クロック供給バッファ１０６からな
る。図１により、命令フェッチから実行までを例として
その動作を説明する。

【０００８】(1）命令フェッチ 演算ユニット１０３内のプログラムカウンタの内容がバ
ス１１５によりアドレスの出力バッファ１０５を出力さ
れ、プロセッサ１００外へバス１０７へ供給される。こ
のアドレスに対応した命令語がバス１０８，データの入
出力バッファ１０４，内部バス１０９を経由してマイク
ロプログラム制御ユニット１０１に供給される。

【０００９】(2）マイクロ命令読出し マイクロプログラム制御ユニット１０１に印加した命令
語は解読され、マイクロ命令列としてバス１１０に出力
される。

【００１０】(3）マイクロ命令解読及び実行 マイクロプログラム制御ユニット１０１からバス１１０
を経由してマイクロ命令がマイクロ命令デコーダユニッ
ト１０２に印加され、解読され、演算ユニット１０３を
直接制御する信号群が信号線１１１，１１２，１１３を
介して出力される。

【００１１】一方、クロック供給バッファ１０６に入力
する元のクロック１１４は各ユニット１０１,１０２,１
０３へそれぞれクロック信号線１１４ａ，ｂ，ｃを介し
て供給される。

【００１２】図２は図１のマイクロプログラム制御ユニ
ット１０１の構成図であり、命令レジスタ２００，命令
デコーダ２０１，マイクロアドレスセレクタ２０２，Ｒ
ＯＭのアドレスデコーダ２０３，ＲＯＭのメモリ部２０
４，マイクロ命令レジスタ２０５，レジスタ番号用レジ
スタ２０６，マイクロプログラム制御ユニット101内の
制御回路２０７からなる。内部バス１０９を介してマイ
クロプログラムユニット１０１に入力する命令語は制御
回路２０７から信号２１９を介して出力される制御信号
により命令レジスタ２００に置数制御される。命令レジ
スタ２００の内容はバス２１０を介して命令デコーダ２
０１に印加され、解読され、対応するマイクロプログラ
ムの先頭アドレス信号とレジスタ番号信号とをそれぞれ
バス２１１，２１２を介して出力する。前者は制御回路
２０７のから信号線２１８を介して出力される信号２１
８によりマイクロアドレスセレクタ２０２をバス211か
らの先頭アドレス信号側の選択とし、マイクロアドレス
セレクタ２０２からバス２１３を介して出力される信号
２１３をＲＯＭのアドレスデコーダ２０３に印加する。
一方、後者はレジスタ番号用レジスタ２０６に制御回路
２０７の信号線２２０を介して出力される信号により置
数される。

【００１３】ＲＯＭのアドレスデコーダ２０３ではバス
２１３を介して入力されるアドレス信号に対応したワー
ドを決定しＲＯＭのメモリ部２０４に格納される１ワー
ドをバス２１４によるワード信号群の少なくとも１つ駆
動することによって読出す。読出されたワードはバス２
１５を介してマイクロ命令レジスタ２０５に置数され
る。マイクロ命令レジスタ２０５の内容の一部はバス１
１０ａによりマイクロ命令デコーダユニット１０２へ接
続される。また、他の部分のバス２１６は制御回路２０
７に接続され、前記した命令レジスタ２００，マイクロ
アドレスセレクタ２０２，レジスタ番号用レジスタ２０
６の制御に当てられる。更に、他の部分のバス２１７は
現在実行しているマイクロ命令の次に読出すマイクロ命
令のアドレスを示しており、信号線２１８により、マイ
クロアドレスセレクタ２０２を制御しバス２１７を介し
て入力されるアドレス信号を信号線２１３に載せる。

【００１４】また、バス１１０ｂは前記したバス１１０
ａと同様に次段のマイクロ命令デコーダユニット１０２
に接続される。

【００１５】図３はマイクロ命令デコーダユニット１０
２の構成を示したもので、レジスタ番号のソースを選択
するマルチプレクサ３００，３０１，３０２，演算すべ
きレジスタの一方を選択するレジスタデコーダ３０５，
他の一方を選択するレジスタデコーダ３０６，演算結果
を格納するレジスタを選択するレジスタデコーダ307，
該レジスタデコーダ３０７の動作タイミングを前記レジ
スタデコーダ３０５，３０６と１クロックサイクル遅ら
せるためのサブマイクロ命令レジスタ３０３，演算回路
（後述）の制御を前記レジスタデコーダ３０５，３０６
と半クロックサイクル遅らせるためのサブマイクロ命令
レジスタ３０４からなる。マイクロプログラム制御ユニ
ット１０１のマイクロ命令レジスタ２０５の一部のバス
１１０ａは、読出し用レジスタ番号を示す信号を転送す
るバス１１０ａ−１，１１０ａ−２，書込み用レジスタ
番号を示す信号を転送するバス１１０ａ−３，マルチプ
レクサ３００，３０１，３０２を制御する制御信号を転
送するバス１１０ａ−ａ，１１０ａ−ｂ，１１０ａ−ｃ
及び後述する演算回路等を制御する信号を転送するバス
１１０ａ−４に分けられる。マルチプレクサ３００，３
０１，３０２はレジスタ番号のソースとしてマイクロ命
令レジスタ２０５に格納されたものと前記した命令デコ
ーダ２０１から得られ、レジスタ番号用レジスタ２０６
に記憶されたものとのいずれか一方をバス１１０ａ−
ａ，１１０ａ−ｂ，１１０ａ−ｃを介して入力される制
御信号により選択する。読出すレジスタの選択はマルチ
プレクサ３００，３０１の出力信号３１１，３１２をそ
れぞれレジスタデコーダ３０５，３０６に入力し、その
デコード結果の出力信号３１４，３１５として行われ
る。また、書込むレジスタの選択はマルチプレクサ３０
２の出力信号３１０を一端サブマイクロ命令レジスタ３
０３に記憶し、レジスタ読出しより１クロックサイクル
遅らして、バス３１３を介して信号をレジスタデコーダ
３０７に入力し、そのデコード結果の出力信号３１６と
して行われる。ここで、読出しレジスタは必ずしも２つ
のレジスタが選択されるとは限らない。１オペランド動
作（例えば、インクリメント／デイクリメント等）や０
オペランド動作（クリヤ等）の場合はそれぞれ１つのレ
ジスタ読出し指定あるいはレジスタ読出し指定なしとい
った状況もあり得る。また、書込みレジスタの場合は１
つとは限らない。演算結果を複数のレジスタへ書込む事
もあり得る。

【００１６】演算回路の制御は前記したレジスタの読出
しと書込みのタイミングの間に行われた。この動作タイ
ミングのずれを行うのがサブマイクロ命令レジスタ３０
４である。半クロック遅れた制御信号がバス３１７を介
して演算回路に印加される。図４は本実施例の中心をな
す演算ユニット１０３の構成図であり、レジスタ群４０
０，レジスタ読出しバス４１０，４１１のプリチャージ
＆センス回路４０１，４０２，演算回路４０３，内部バ
ス１０９に載ったデータを読込むデータ・リード・レジ
スタ４０４，内部バス１０９にデータを出力するデータ
・ライト・レシスタ４０５，アドレスをバス１１５に出
力するためのアドレス・レジスタ406,書込みバス４１２
より入力したデータをマルチビットでシフトするパレル
シフタ４０７からなる。

【００１７】演算ユニット１０３の基本動作を４通りに
分けて詳細に説明する。

【００１８】(1）レジスタ間演算 〔レジスタ群４００内の２つのレジスタを読んで演算回
路４０３により演算し、その結果を再びレジスタ群４０
０内の１つのレジスタに書込む場合。〕 レジスタ群４００内の２つのレジスタを前記レジスタデ
コーダ３０５，３０６からバス３１４ａ，３１５を介し
て出力される信号により選択し、２つのポート４１３及
び４１４を介してそれぞれレジスタ読出しバス４１１及
び４１０に、選択されたレジスタの内容を載せる。これ
らのデータは後述するプリチャージ＆センス回路４０
２，４０１により高速に検知され、それらの出力信号が
バス４１５，４１６を介して演算回路４０３に入力され
る。演算回路４０３の演算結果出力信号はバス４１７を
介して書込みバス４１２に載せられ、レジスタデコーダ
307の出力信号３１６ａの指定するレジスタ群４００の
レジスタにポート４２１を介して書込まれる。

【００１９】(2）プログラムカウンタ更新 〔レジスタ群４００内のプログラムカウンタの更新(イ
ンクリメント)及びアドレスレジスタ４０６への置
数。〕 レジスタ群４００内のプログラムカウンタをレジスタデ
コーダ３０６からにス３１５を介して出力される制御信
号３１５により選択し、ポート４１４を介してレジスタ
読出しバス４１０にその内容を載せる。レジスタ読出し
バス４１０上のデータはプリチャージ＆センス回路４０
１により検知され、バス４１６を介して演算回路４０３
に入力される。レジスタ読出しバス４１１側にはデータ
を載せず、バス３１７からの制御信号をインクリメント
・モードとしておくことにより、演算回路４０３からバ
ス４１７を介して出力される演算結果の信号は〔（プロ
グラムカウンタ）＋１〕となる。この値を書込みバス４
１２を介して、バス316aからの制御信号により、ポート
４２１からプログラムカウンタへ更新された値を書込
む。

【００２０】一方、ポート４１４を介して、レジスタ読
出しバス４１０に載ったプログラムカウンタの内容は制
御信号３１６ｄによりアドレスレジスタ４０６に置数さ
れ、バス４２２を介してバス１１５に送り出される。

【００２１】(3）入力データの演算及びデータ出力 内部バス１０９からデータ・リード・レジスタ４０４に
入力されたデータはポート４１８を介してレジスタ読出
しバス４１１に載せられる。一方、レジスタ群４００内
の１つのレジスタの内容がバス３１５からの制御信号に
よりポート414を介して読出しバス４１０に載せられ
る。演算回路４０３からバス４１７を介して出力される
演算結果の信号は書込みバス４１２を介して、レジスタ
群４００内の１つのレジスタまたはデータ・ライト・レ
ジスタ４０５に書込まれる。演算回路からバス４１７を
介して出力される信号がデータ・ライト・レジスタ４０
５に書込まれた場合、信号線１１２からの制御信号によ
りポート４１９を介して内部バス１０９にその内容が送
出される。この例は、レジスタ群４００の一つのレジス
タとメモリ・データの演算結果を再びメモリ上に格納す
る場合である。

【００２２】(4）バレルシフト 演算回路４０３からバス４１７を介して出力される演算
結果の信号が書込みバス４１２を介して、バレルシフタ
４０７に信号線３１６ｅからの制御信号により置数され
る。次のサイクルでは、バス３１４ｃからの制御信号に
より指定されるシフト量に従ってシフトした結果をポー
ト４２０を介してレジスタ読出しバス４１１に載せる。
この状況はレジスタ群４００内のレジスタを読出す場合
と全く同様でありここでは省略する。

【００２３】以下、演算ユニット１０３内の各構成要素
の詳細回路とその動作を図面に従って説明する。

【００２４】図５はレジスタ群４００と読出しバスのプ
リチャージ＆センス回路４０１，４０２の詳検回路図を
示したものである。それぞれの構成と動作原理につき説
明する。

【００２５】(1）レジスタ群４００の１ビット構成 レジスタ群４００は前記した如く、２つの読出しバスと
１つの書込みバスに接続される「マルチポートＲＡＭ(R
andom Accese Memory)」である。その１ビットの構成
は、最下位ビットで示すと、書込みバス４１２−０に接
続されるポート４２１−０を形成するＮＭＯＳトランジ
スタ５００，１ビットのメモリを形成するＣＭＯＳイン
バータ５０１，５０２，読出しバス４１０−０，４１１
−０にデータを載せるためのＮＭＯＳトランジスタ５０
３〜５０６からなる。該ＲＡＭ１ビットへ書込み動作は
制御信号３１６ａ−０を“High”とすることにより、書
込みバス４１２−０の内容をＮＭＯＳトランジスタ５０
０を通過してメモリを形成するＣＭＯＳインバータ５０
１，５０２に印加し行われる。また、読出し動作はバス
３１５−０，３１４ａ−０からの制御信号を“High”と
することにより、ＣＭＯＳインバータ５０１の出力が
“High”の時のみそれぞれ読出しバス４１０−０，４１
１−０の電荷を放電（ディスチャージ）する。もし、Ｃ
ＭＯＳインバータ５０１の出力が“Low ”の時はそれぞ
れの読出しバスではディスチャージは起らない。尚、レ
ジスタ群４００の読出し動作は読出しバス４１０，４１
１のプリチャージ後に行われる。

【００２６】(2）読出しバス４１０−０，４１１−０の
プリチャージ＆センス回路４０１，４０２ 読出しバス４１０−０に対応するプリチャージ＆センス
回路４０１の１ビットは、読出しバス４１０−０をプリ
チャージするためのＮＰＮバイポーラトランジスタ（以
下単にＮＰＮトランジスタと称す）５１２、これを制御
するＣＭＯＳインバータ５０７，５０８，５０９，ＮＭ
ＯＳトランジスタ５１０，ＰＭＯＳトランジスタ５１１
から構成される。本回路の動作はプリチャージ期間とデ
ィスチャージ期間とに分けて考えることができる。

【００２７】(ｉ）プリチャージ期間 プリチャージ期間はクロック信号５２０が“Low ”とな
っており、ＮＭＯＳトランジスタ５１０は“オフ”して
おく。今、読出しバス４１０−０が“Low ”レベルにあ
ったとすると、ＣＭＯＳインバータ５０７の出力は“Hi
gh”レベルにある。また、ＣＭＯＳインバータ５０８に
直列に接続されるＣＭＯＳインバータ５０９の出力は
“Low ”レベルにある。従って、ＣＭＯＳインバータ５
０９の出力ＰＭＯＳトランジスタ５１１のゲートに接続
されるので該ＰＭＯＳトランジスタ５１１は“オン”状
態となる。以上のような状況において、ＮＰＮバイポー
ラトランジスタ５１２のベース５２１にはＣＭＯＳイン
バータ５０７及びＰＭＯＳトランジスタ５１１により十
分なベース電流が供給され、該ＮＰＮトランジスタ５１
２のコレクタ電流がエミッタから読出しバス４１０−０
に注入され、該読出しバス４１０−０をプリチャージし
始める。“Low ”レベルにあった読出しバス４１０−０
が“High”レベルに近づくに従い、先ずＣＭＯＳインバ
ータ５０７が“Low ”レベルに向い、該インバータ５０
７からのＮＰＮトランジスタ５１２のベースへの電流供
給は抑えられる。次に、直列に接続されたＣＭＯＳイン
バータ５０８，５０９の最終出力４１６−０は“High”
レベルに近づき、ＰＭＯＳトランジスタ５１１もまた
“オフ”され、ＮＰＮトランジスタ５１２のベース電流
を遮断する。以上の動作により、プリチャージ期間(ク
ロック信号５２０が“Low”の期間）に読出しバス４１
０−０はある一定電圧にプリチャージされる。このプリ
チャージ電圧はＣＭＯＳインバータ５０７,５０８,５０
９を構成するＮＭＯＳ，ＰＭＯＳトランジスタのしきい
値電圧(Ｖ_TH)によって決定されるので、ＭＯＳプロセス
のＶ_THのばらつきがあっても、そのばらつきに応じたプ
リチャージ電圧が決まり、安定なプリチャージ動作が行
える。プリチャージ＆センス回路４０２についても読出
しバス４１１−０を同様にプリチャージする。２つのプ
リチャージ＆センス回路４０１，４０２から信号線４１
６−０，４１５−０を介して出力される信号はプリチャ
ージ後は確実に“High”レベルとなる。

【００２８】尚、プリチャージ＆センス回路４０１，４
０２はクロック信号線５２０の中心点を中心とする点対
称に配置されているので、クロック信号線５２０が共通
化でき、更に、読出しバス４１０,４１１をプリチャー
ジ＆センス回路４０１,４０２の両側に並設することが
可能となる。

【００２９】(ii）ディスチャージ レジスタ群４００からのレジスタ読出し（ディスチャー
ジ）サイクルは、クロック信号線５２０のクロック信号
を“High”レベルにして行われる。クロック信号を“Hi
gh”レベルとすることにより、ＮＰＮトランジスタ５１
２のベースに接続されたＮＭＯＳトランジスタ５１０が
“オン”状態となり、ＮＰＮトランジスタ５１２のベー
ス電位を“Low ”に保ち、読出しバス４１０−０の電位
変動に伴うＣＭＯＳインバータ５０７及びＰＭＯＳトラ
ンジスタ５１１からの電流供給の影響を防止できる。
今、ＲＡＭ１ビットを構成するＣＭＯＳインバータ５０
１の出力が“High”レベルであって、バス３１５−０の
制御信号が“High”レベルの時、ＮＭＯＳトランジスタ
５０３，５０５は“オン”状態となるので、読出しバス
４１０−０は直列に接続された上記２つのＮＭＯＳトラ
ンジスタ５０３，505によりディスチャージされる。デ
ィスチャージにより読出しバス４１０−０の僅かな変動
は直列に接続されたＣＭＯＳインバータ５０８，５０９
のゲイン分だけ増幅され、バス４１６−０の読出し信号
に反映される。従って、読出しバス410−０に相当大き
な容量性負荷があったとしても、０.１Ｖ 程度のディス
チャージが起こればバス４１６−０の読出し信号は“Hi
gh”レベルから“Low ”レベルと変化する。

【００３０】図６は以上の動作におけるクロック信号線
５２０のクロック信号，信号線521におけるＮＰＮトラ
ンジスタ５１２のベース電位，読出しバス４１０−０，
読出し信号バス４１６−０読出し信号の動作波形を示し
たものである。本図からわかるようにＮＰＮトランジス
タ５１２を制御するＣＭＯＳインバータ５０７，PMOSト
ランジスタ５１１により読出しバス４１０−０は２段階
でプリチャージされ、一定のプリチャージ電圧に達す
る。一方、ディスチャージ期間では極く僅かの読出しバ
ス４１０−０の電荷放電で読出し信号線４１６−０の読
出し信号が出力を確定する。これは、プリチャージ電圧
が読出し信号４１６−０のレベルを“Low"とするより僅
かに高い電圧に設定される効果である。先に述べたよう
に、プリチャージ電圧はＮＭＯＳトランジスタ，ＰＭＯ
Ｓトランジスタのしきい値電圧（Ｖ_TH）により決定され
るのでＭＯＳプロセスのばらつきによる影響は受けな
い。

【００３１】図２５はレジスタと演算回路との間の読出
しバスにおけるセンス回路の必要性を示すための説明図
である。ｎ＋１ワードのレジスタ１ビットの記憶部を構
成するフリップ・フロップ２５００−０〜２５００−
ｎ，読出しバス５２２、該読出しバス５２２にデータを
送出するための論理積を構成する２組のＮＭＯＳトラン
ジスタ２５０１−０〜２５０１−ｎ，プリチャージ＆セ
ンス回路４０１からなる。この様な構成では、読出し制
御信号バス３１５のいずれか１本が“High”となればそ
の信号に接続された２組のＮＭＯＳトランジスタの一方
が“オン”し、他方はフリップ・フロップの内容に従っ
て“オン”状態あるいは“オフ”状態となる。結果とし
て、“High”となった読出し信号に対応するレジスタ
（フリップ・フロップ）の内容が読出しバス５２２に反
映されることになる。この時、次の問題が生じる。即
ち、読出しバス５２２には多くのレジスタ(フリップ・
フロップ)が２組のＮＭＯＳトランジスタを介して接続
されているため、該バス自身の配線容量，ＮＭＯＳトラ
ンジスタのドレイン容量が付加している。従って、１つ
１つのフリップ・フロップの内容を読出しバス５２２に
反映するために、高駆動能力のバッファをそれぞれのフ
リップ・フロップに付加したのでは、レジスタ部のサイ
ズが極端に増大し、高集積プロセッサでは現実には不可
能である。そこで本実施例の読出しバス５２２のプリチ
ャージ＆センス回路４０１は、予め読出しバス５２２を
プリチャージしておき、読出しバス５２２の電荷が引抜
かれた場合に限って、極く僅かな電位変動をセンス回路
によって検出することによって、高速化，高集積化が図
れる。

【００３２】これに対し、書込みバスは丁度その反対の
意味がある。図２６は書込みバス５２４における高駆動
能力バッファの必要性を示すものである。

【００３３】ｎ＋１ワードのレジスタの１ビットに書込
みバス５２４を介してデータを書込む。この場合、１ビ
ットのデータを、上記した読出しバス５２２と同様の理
由で容量性負荷の大きい書込みバス５２４に送出しなけ
ればならない。即ち、書込みバス５２４を通じて不特定
多数のレジスタ（フリップ・フロップ）の１つ（あるい
は複数）にデータを書込む。従って、高駆動能力のバッ
ファ９６０が不可欠となる。

【００３４】図７はアドレスレジスタ４０６の構成を示
したもので、前記読出しバス４１０−０に接続されたＣ
ＭＯＳインバータ７００，７０１，書込み用ＭＯＳトラ
ンジスタ７１０，メモリ(フリップ・フロップ)を構成す
るＣＭＯＳインバータ７２０，７２１，バス１１５に接
続されるバスドライバ７３０からなる。読出しバス４１
０−０は前記した如く、クロック信号線５２０のクロッ
ク信号が“Low ”の時プリチャージされ、クロック信号
が“High”の時ディスチャージされる。直列に接続され
たＣＭＯＳインバータ７００，７０１は図５のプリチャ
ージ＆センス回路４０１におけるＣＭＯＳインバータ５
０８，５０９と同様に読出しバス410−０の極く僅かな
変動を増幅する増幅回路の働きをする。この結果はＮＭ
ＯＳトランジスタ７１０のゲートに入力する書込み信号
３１６ｄによりフリップ・フロップ（ＣＭＯＳインバー
タ７２０，７２１による構成）に記憶される。

【００３５】ＣＭＯＳインバータ７２０の出力はバイポ
ーラトランジスタとＣＭＯＳトランジスタとの複合ゲー
ト回路より構成されるバスドライバ７３０によりバス４
２２を介してバス１１５に載せられる。

【００３６】図８はバイポーラトランジスタとＣＭＯＳ
トランジスタとの複合ゲート回路より構成されるバスド
ライバ７３０の内部構成を示したもので、入力段のＰＭ
ＯＳトランジスタ８００，ＮＭＯＳトランジスタ８０
１，出力段のＮＰＮトランジスタ８０４，８０５、該Ｎ
ＰＮトランジスタのベース・エミッタ間に挿入される抵
抗性素子８０２，８０３からなる。フリップ・フロップ
を構成するＣＭＯＳインバータ７２０の出力側信号線８
１０の信号はＰＭＯＳトランジスタ８００とNMOSトラン
ジスタ８０１のゲートに入力し、信号線８１０の信号が
“Low ”ならばＰＭＯＳトランジスタ８００が、“Hig
h”ならばＮＭＯＳトランジスタ８０１が“オン”す
る。従って、本バスドライバ７３０の入力側信号線８１
０の信号が“Low ”の時は、ＰＭＯＳトランジスタ８０
０によってＮＰＮトランジスタ804にベース電流が供給
され、該ＮＰＮトランジスタ８０４にコレクタ電流が流
れ、信号線４２２−０が急速に充電されて“High”レベ
ルとなる。また、信号線810の信号が“High”の時は、
ＮＭＯＳトランジスタ８０５により信号線４２２−０の
電荷が急速に放電されて信号線４２２−０は“Low ”レ
ベルとなる。ここで、抵抗性素子８０２，８０３はＮＰ
Ｎトランジスタ８０４，８０５のベースにバイアスを与
えるための効果を有する。

【００３７】図９は図４における演算回路４０３の構成
を示したもので、最下位より４ビット分を示している。
本図では演算回路４０３の最も大きなクリティカルパス
となる加算回路についてのみ示している。減算回路，乗
算回路，除算回路等の算術回路は、加算回路の応用であ
るので、以下加算回路を例にとって説明する。一般に
は、これらの算術回路に加え、論理演算回路も含まれる
がここでは省略する。４ビット加算回路の最下位ビット
は、前記したプリチャージ＆センス回路４０１，４０２
の読出し信号線４１６−０，４１５−０の読出し信号の
内容を一時記憶するラッチ９１０，９１１、これらのラ
ッチの出力信号線９７０，９７１の信号の論理積をとる
ゲート９２０，該ゲート９２０の出力信号と上記信号線
９７０，９７１の信号とで排他論理和をとるゲート９３
０これらのゲート９２０，９３０の出力信号線９７２−
０，９７３−０の信号により桁上げ〔キャリー（減算で
はボローではあるが、以下、これらの桁上げ情報をキャ
リーと定義する。）〕伝搬を行う４ビットキャリー伝搬
回路９００、該回路９００の信号線９７４−０の最下位
ビット出力信号と前記ゲート９３０の出力信号との間で
排他論理和をとるゲート９４０，該ゲート出力信号を一
時記憶するラッチ９５０，該ラッチの出力信号を書込み
バス４１２−０に載せるためのバスドライバ９６０から
構成される。本加算回路において、ゲート９２０，９３
０による信号線９７３の信号は加算回路に入力する信号
線９７０，９７１の２ビットのデータ信号の加算結果で
あり、ゲート９４０の出力信号は上記加算回路への入力
２ビットの加算結果とキャリーとの加算結果である。ま
た、ゲート９２０の出力信号は加算回路への入力２ビッ
トが論理レベル“１”，“１”の場合に上位ビットへの
桁上げが必ず起こることをキャリー伝搬回路９００に知
らせ、ゲート９３０の出力信号は加算回路への入力２ビ
ットが論理レベル“１”，“０”または“０”，“１”
の場合に下位ビットからのキャリーを上位ビットを伝搬
すべきことをキャリー伝搬回路９００に知らせる。尚、
図９でのクロック信号線１０４４のクロック信号はキャ
リー伝搬回路９００，ラッチ９５０，インバータ９８０
に供給されるが、インバータ９８０の出力信号９９０は
ラッチ９１０，９１１に供給される。ラッチ９１０，９
１１と９５０とに印加されるクロック信号が逆相となっ
ているのは１クロックサイクル中の前半でラッチ９１
０，９１１にデータが一時記憶され、後半で加算結果が
ラッチ９５０に一時記憶されるためである。

【００３８】４ビットキャリー伝搬回路９００へのクロ
ック信号の印加は後述するが、キャリー伝搬におけるダ
イナミック動作を行うためである。また、キャリー伝搬
回路９００への信号線１０４０，１０４２の入出力信号
はそれぞれ下位からのキャリー入力，上位へのキャリー
出力信号である。キャリー伝搬回路９００への更に他の
入力信号は信号線９７２−０〜９７２−３を介して入力
される各ビットにおける論理積出力信号，信号線９７３
−０〜９７３−３を介して入力される排他論理和出力信
号がある。更に、キャリー伝搬回路９００からの他の出
力信号は信号線９７４−０〜９７４−３を介して入力さ
れる各ビットにおけるキャリー信号がある。これらの入
出力信号の使われ方については次に詳細に述べる。

【００３９】図１０はバイポーラトランジスタとＭＯＳ
トランジスタとが混在する４ビットのキャリー伝搬回路
９００の構成を示したもので、４ビットの間のキャリー
のみを伝搬するｋ個の４ビット間キャリー伝搬回路９０
１と４ビット内キャリーの伝搬を行う４ビット内キャリ
ー伝搬回路９０２とに分けられる。ｋ個の４ビット間キ
ャリー伝搬回路９０１は、信号線１０４０を介して入力
される下位からのキャリー入力信号に対して動作するＮ
ＭＯＳトランジスタ１００４，信号線９７２−０〜９７
２−３の各ビットにおける論理積出力信号に対応して動
作するＮＭＯＳトランジスタ１００５〜１００８，信号
線９７３−０〜９７３−３の各ビットにおける排他論理
和出力信号に対応して動作するＮＭＯＳトランジスタ１
０００〜１００３，下位からのキャリー伝搬を検出し次
段へ伝搬するための接続部分に設けられるＮＰＮトラン
ジスタ１０１１，該ＮＰＮトランジスタ１０１１にベー
ス電流を供給するためのＰＭＯＳトランジスタ１００
９，ＮＰＮバイポーラトランジスタ１０１１のコレクタ
側を電源にプルアップするためのＰＭＯＳトランジスタ
１０１０からなる。本４ビット間キャリー伝搬回路９０
１の動作を以下に示す。

【００４０】信号線９７２−０〜９７２−３の各ビット
に対応する入力２ビットの論理積出力信号及び信号線９
７３−０〜９７３−３の排他論理和出力信号は互に同時
に論理レベルが“０”となることはあっても、同時に論
理レベルが“１”となることはない。次に、本回路９０
１の２組の４ビットの入力データのパターンに対する動
作例を３通り示す。

【００４１】ここでの条件はＰＭＯＳトランジスタ１０
０９，１０１０のゲート入力信号線１０４３は接地さ
れ、“オン”状態とする。

【００４２】(1）入力データ“００００”及び“０００
０” 信号線１０４０の下位からのキャリー入力信号が“０”
あるいは“１”のいずれの場合でも、信号線９７２−０
〜９７２−３及び９７３−０〜９７３−３の信号は総て
“０”となりＮＭＯＳトランジスタ１０００〜１００８
は全て“オフ”状態となるので、ＰＭＯＳトランジスタ
１００９はＮＰＮバイポーラトランジスタ１０１１のベ
ースに電流を供給し続けるので、該ＮＰＮトランジスタ
１０１１は“オン”状態となる。従って、プリアップ用
のＰＭＯＳトランジスタ１０１０が“オン"状態であっ
ても、ＮＰＮトランジスタ１０１１のコレクタ電位は
“０"となり、信号線１０４２のキャリー出力信号は
“０”となる。この例はキャリーの伝搬が全くない場合
を示している。

【００４３】(2）入力データ“００００”及び“１１１
１” 信号線９７３−０〜９７３−３の信号は全て“１”，信
号線９７２−０〜972−３の信号は全て“０”となるの
で信号線１０４０の下位からのキャリー入力信号“０”
の場合、キャリーの伝搬はないが、キャリー入力信号が
“１”の場合にはキャリーの伝搬がある。今、信号線１
０４０の下位からのキャリー入力信号が“０”の場合、
NMOSトランジスタ１００４〜１００８は“オフ”状態と
なる。一方、ＮＭＯＳトランジスタ１０００〜１００３
は“オフ”状態となるがＰＭＯＳトランジスタ１００９
によりＮＰＮバイポーラトランジスタ１０１１のベース
に供給される電流はNPNバイポーラトランジスタ１０１
１以外には流れない（過渡的にはＮＭＯＳトランジスタ
１０００〜１００３のソース，ドレインの容量性負荷を
チャージする）のでＮＰＮバイポーラトランジスタ１０
１１は“オン”状態を続ける。従って、信号線１０４２
のキャリー出力信号は“０”となる。

【００４４】一方、信号線１０４０のキャリー入力信号
が“１”の場合、ＮＭＯＳトランジスタ１０００〜１０
０４は全て“オン”状態となるのでＰＭＯＳトランジス
タ１００９を通じて供給される電流は直列に接続された
ＮＭＯＳトランジスタ1000〜１００４を介して接地電位
ＧＮＤ側に引き抜かれるためＮＰＮトランジスタ１０１
１のベースへの電流の注入が抑えられる。従って、ＮＰ
Ｎトランジスタ１０１１は“オフ”状態になり、プルア
ップ用のＰＭＯＳトランジスタ１０１０により信号線１
０４２のキャリー出力信号は“１”にチャージされる。
即ち、次段へのキャリーの伝搬が発生する。

【００４５】(3）入力データ“００１１”及び“１１１
０” この時には、信号線９７３−０，９７３−２，９７３−
３の信号が“１”，信号線９７２−１の信号が“１”と
なり、他の信号は“０”となる。従って、NMOSトランジ
スタ１０００,１００６,１００２，１００３のみが“オ
ン”状態となり他は“オフ”状態となる。この様な状態
の下で、信号線１０４０のキャリー入力信号が“０”あ
るいは“１”であっても、接地側に向って直列接続され
たと等価なＮＭＯＳトランジスタ１００３，１００２，
１００６がＰＭＯＳトランジスタ１００９によって供給
される電流を引き抜くことになるのでＮＰＮトランジス
タ１０１１のベースへの電流供給を抑える働きをする。
従って、ＮＰＮバイポーラトランジスタ１０１１は“オ
フ”状態となるので、信号線１０４２のキャリー出力信
号は“１”となり、次段へキャリーを伝搬することにな
る。

【００４６】以上述べた中で、信号線１０４０の下位か
らのキャリー入力信号が“１”であって、ＮＭＯＳトラ
ンジスタ１０００〜１００３が全て“オン”している状
態がキャリー伝搬の最もクリティカルな経路１となる。
これに続いて、ＮＭＯＳトランジスタ１００３，１００
２，１００１，１００５の経路２，ＮＭＯＳトランジス
タ１００３，１００２，１００６の経路３，ＮＭＯＳト
ランジスタ１００３，１００７の経路４，ＮＭＯＳトラ
ンジスタ１００８の経路５の順でＰＭＯＳトランジスタ
１００９から供給される電流の引き抜きが容易に行え
る。

【００４７】従って、ＮＭＯＳトランジスタ１０００〜
１０４４をゲート長Ｌ，ゲート幅Ｗで構成した場合、経
路１はＷ／５のゲート幅の単一ＮＭＯＳトランジスタに
相当するから、経路２〜５に於ける各ＮＭＯＳトランジ
スタ１００５〜１００８のゲート幅を各々、Ｗ／２，Ｗ
／３，Ｗ／４，Ｗ／５とすることができ、本４ビット間
キャリー伝搬回路９０１をコンパクトに構成することが
できる。同様のことは、後述する４ビット内キャリー伝
搬回路９０２にも適用され得る。

【００４８】以上に述べた４ビット間キャリー伝搬回路
９０１におけるＰＭＯＳトランジスタ１００９，１０１
０のゲート入力信号１０４３を接地し、該ＰＭＯＳトラ
ンジスタ１００９，１０１０を常に“オン”状態とした
例を示したが、低消費電力化のためにキャリー伝搬を必
要とする算術演算の時のみＰＭＯＳトランジスタ1009，
１０１０を“オン”状態となる様に信号線１０４３の信
号を設定しても全く同等のキャリー伝搬速度が得られ
る。

【００４９】本回路方式によれば、ＮＰＮトランジスタ
１０１１のベースに流し込む電流をＮＭＯＳトランジス
タ１０００〜１００８の前記した５種類の経路で引き抜
くことによってＮＰＮトランジスタ１０１１の“オン”
状態，“オフ”状態を制御する完全な電流動作となって
いるので、非常に小振幅電圧動作となり高速性が得られ
る。即ち、バイポーラトランジスタの電流増幅性とＭＯ
Ｓトランジスタのスイッチ特性を巧みに利用した回路方
式である。

【００５０】一方、前記した４ビット間キャリー伝搬回
路９０１は略完全なる電流動作を用いているのでＮＭＯ
Ｓトランジスタ１０００〜１００３のソース，ドレイン
における電位は振幅が小さい。従って、４ビット内の各
ビットに対応するキャリー信号はＭＯＳレベルで取り出
す事は難かしい。そこで、前記した４ビット内キャリー
伝搬回路９０２を併用することが望ましい。４ビット内
キャリー伝搬回路902の実施例はプリチャージ方式で構
成しており、プリチャージ用のＰＭＯＳトランジスタ１
０２０〜１０２３，プリチャージ中に論理動作を禁止す
るためのNMOSトランジスタ１０３１〜１０３４，キャリ
ー伝搬用ＮＭＯＳトランジスタ１０２４〜１０２６，キ
ャリー入力用ＮＭＯＳトランジスタ１０２７，信号線９
７２−０〜９７２−２からの論理積信号を受けるＮＭＯ
Ｓトランジスタ１０２８〜１０３０からなる。４ビット
内キャリー伝搬回路９０２の動作は以下の通りである。

【００５１】(1）プリチャージ クロック信号線１０４４のクロック信号が“Low ”期間
中にプリチャージ用ＰＭＯＳトランジスタ１０２０〜１
０２３が“オン”状態となり、電源電圧ＶccまでＮＭＯ
Ｓトランジスタ１０２４〜１０２６のソース，ドレイン
の容量性負荷をチャージする。この時、信号線９７２−
０〜９７２−２からの論理積信号の状態（“０”または
“１”）がどうあってもプリチャージを完了するため
に、NMOSトランジスタ１０３１〜１０３４はクロック信
号線１０４４のクロック信号（“Low ”状態）により電
荷の引き抜きを阻止する。

【００５２】(2）ディスチャージ クロック信号線１０４４のクロック信号が“High”期間
中にはプリチャージ用ＰＭＯＳトランジスタ１０２０〜
１０２３は“オフ”状態となり、ＮＭＯＳトランジスタ
１０３１〜１０３４が“オン”状態となる。この状態
で、加算回路の入力データに従い、ＮＭＯＳトランジス
タ１０２４〜１０３０の“オン”状態あるいは“オフ”
状態が決まり、ＮＭＯＳトランジスタ１０２４〜１０２
６のソース，ドレインの電位が決定する。加算回路への
２組の４ビット入力データの組合せは前記した４ビット
間キャリー伝搬回路で用いた３通りを例にして説明す
る。

【００５３】(1）入力データ“００００”及び“０００
０” この場合、信号線１０４０の下位からのキャリー入力信
号が“０”あるいは“１”のいずれの場合でも、信号線
９７３−０〜９７３−２及び９７３−０〜９７２−２の
信号は総て“０”となり、キャリー伝搬用ＮＭＯＳトラ
ンジスタ１０２４〜１０２６のソース，ドレインの電位
はプリチャージ電圧のままで、いかなる電荷の引き抜き
は起こらない。従って、信号線９７４−０〜９７４−３
の４ビット内のキャリー信号は総て“１”（負論理）で
あり、キャリーの伝搬が無いことを示す。

【００５４】(2）入力データ“００００”及び“１１１
１” この場合、信号線９７２−０〜９７２−２はからの論理
積信号総て“０”，信号線９７３−０〜９７３−２から
の排他論理和信号は総て“１”となる。従って、キャリ
ー伝搬用ＮＭＯＳトランジスタ１０２４〜１０２６が
“オン”状態となりＮＭＯＳトランジスタ１０２８〜１
０３０は“オフ”状態となる。ここで、信号線１０４０
の下位からのキャリー入力信号が“０”であれば、キャ
リーの伝搬は起こらず、キャリー伝搬ＮＭＯＳトランジ
スタ１０２４〜１０２６のソース，ドレインの電位はプ
リチャージ電圧のままである。従って、信号線９７４−
０〜９７４−３の４ビット内のキャリー信号は“１”
（負論理）のままであり、キャリーの伝搬が無いことを
示す。

【００５５】一方、信号線１０４０の下位からのキャリ
ー入力信号が“１”の場合、キャリー伝搬用ＮＭＯＳト
ランジスタ１０２６，１０２５，１０２４とキャリー入
力用ＮＭＯＳトランジスタ１０２７、更にＮＭＯＳトラ
ンジスタ１０３１が直列に接続され、かつ“オン”状態
であるのでＮＭＯＳトランジスタ１０２４〜１０２６の
ソース，ドレインの電荷が接地電位ＧＮＤ側に引き抜か
れることになる。従って、各電位は“０”（負論理）と
なり、信号線９７４−０〜９７４−３の４ビット内キャ
リー信号はキャリー有りを示す。

【００５６】(3）入力データ“００１１”及び“１１１
０” この時には、キャリー伝搬用ＮＭＯＳトランジスタ１０
２４，１０２６，NMOSトランジスタ１０２９が“オン”
状態となる。この状態で、信号線１０４０の下位からの
キャリー入力信号が“０”の場合、ＮＭＯＳトランジス
タ１０２６，１０２９の経路で電荷の引き抜きが起こ
り、信号線９７４−２，９７４−３の４ビット内キャリ
ー信号が“０”（負論理）となり、キャリー有りを示
す。また、信号線９７４−０，９７４−１の他のキャリ
ー信号は“１”（負論理）となり、キャリー無しを示
す。

【００５７】一方、信号線１０４０の下位からのキャリ
ー入力信号が“１”の場合、NMOSトランジスタ１０２７
もまた“オン”するので、電荷の引き抜きは、ＮＭＯＳ
トランジスタ１０２４，１０２７の経路と、ＮＭＯＳト
ランジスタ１０２６，1029のパスの２つが存在する。こ
の場合、ＮＭＯＳトランジスタ１０２４〜１０２６のソ
ース，ドレインは総て電荷の引き抜きが発生するので、
信号線９７４−０〜３のビット内キャリー信号は総て
“０”（負論理）となり、キャリー有りを示す。尚、本
４ビット内キャリー伝搬回路９０２で最上位ビットにつ
いて不要な理由は、前記した４ビット間キャリー伝搬回
路９０１がこれを行うからである。

【００５８】図１１は先に述べた４ビット間キャリー伝
搬回路９０１の動作波形を示したものである。信号線１
０４０のキャリー入力信号が“Low ”の時に、ＮＰＮト
ランジスタ１０１１のベース電極１０４１にベース電流
がＰＭＯＳトランジスタ1009より供給され、ＮＰＮトラ
ンジスタ１０１１が“オン”状態となり、コレクタ電位
は“０”となって信号線１０４２のキャリー出力信号は
“Low"となる。キャリー入力信号１０４０が“High”と
なると上記したＰＭＯＳトランジスタ1009により注入さ
れるベース電流が抑えられるとＮＰＮトランジスタ１０
１１は“オフ”状態に動き、キャリー出力信号線１０４
２は“High”へと移行する。

【００５９】図２７は４ビット（Ｎ＝４）の加算回路１
１００−０〜１１００−７を８個(ｋ＝８)接続し、３２
ビット加算回路を構成した実施例を示したものである。
各加算回路１１００−０〜１１００−７内のキャリー伝
搬回路９００−０〜９００−７はそれぞれ直列に接続さ
れており、信号線１０４０−０の最下位からのキャリー
入力はキャリー伝搬回路９００−０〜９００−７へと次
々に伝搬して行く。本実施例では４ビット単位のキャリ
ー伝搬回路を直列に８組接続して３２ビットを構成して
いるが、任意ビット単位に直列接続して構成してもよ
い。

【００６０】図１２は図２７の構成における各ビットに
おけるキャリー伝搬回路９００−０〜９００−７の信号
線１０４２−０〜１０４２−７のキャリー出力信号の様
子を示したものである。図示した如く、４ビット毎のキ
ャリー伝搬を次々に上位へと伝えてゆく。

【００６１】図１３は図１０に示した４ビット間キャリ
ー伝搬回路９０１のみを抜き出し図示したものである。
この回路の動作原理は既に述べた通り、あらかじめＮＰ
Ｎトランジスタ１０１１のベースに電流を供給し、ＮＰ
Ｎトランジスタ１０１１を“オン”しておき、上位への
キャリーの伝搬がある時に限って、ＮＭＯＳトランジス
タ１０００〜１００８の組合せによりＰＭＯＳトランジ
スタ１００９から供給される電流を引き抜き、ベース電
流を抑えるようにしたものである。

【００６２】図１４は図１３の回路とは逆の考え方から
４ビット間キャリー伝搬回路９０１の実施例を示す回路
図であり、ＮＭＯＳトランジスタ１４０９によりあらか
じめＮＰＮトランジスタ１４１１を“オフ”状態にして
おき、ＰＭＯＳトランジスタ１４００〜１４０８の組合
せで、上位へのキャリー伝搬がある時に限って、NPNバ
イポーラトランジスタ１４１１にベース電流を注入する
ようにしたものである。図１３の回路が正論理に対し、
図１４の回路が負論理の関係にある。

【００６３】上記した図１３，図１４いずれの回路方式
でも、その原理は同様で、ＭＯＳトランジスタによるキ
ャリー伝搬の論理及びスイッチング特性を活し、バイポ
ーラトランジスタによる電流増幅性を利用したキャリー
伝搬方式といえる。即ち、バイポーラトランジスタのベ
ース電位の小振幅動作、いいかえればバイポーラトラン
ジスタのｇ_m を活した回路方式である。

【００６４】図１５は、図１３の４ビット間キャリー伝
搬回路９０１におけるＰＭＯＳトランジスタ１００９，
１０１０の代りに抵抗性素子１５０９，１５１０を置き
換えた回路の実施例で、図１３の回路と全く同様のキャ
リー伝搬速度を得ることができる。但し、図１３の場
合、キャリー伝搬回路９０１を働かせる必要のない場合
にはＰＭＯＳトランジスタ１００９，１０１０を“オ
フ”状態にしておくことができるので、消費電力の点で
図１３の回路の方が優れている。

【００６５】図１６は図１４の４ビット間キャリー伝搬
回路９０１におけるＰＭＯＳトランジスタ１４１０及び
ＮＭＯＳトランジスタ１４０９をそれぞれ抵抗性素子16
10,１６０９に置き換えた変形回路である。この場合も
図１４の回路と同様のキャリー伝搬速度が得られるが、
図１５で説明した理由と同一で消費電力の点で劣る。但
し、抵抗性素子１６０９によりスタティック的な動作が
できる利点がある。即ち、図１４ではＮＭＯＳトランジ
スタ１４０９によりＮＰＮトランジスタ1411のベース電
位をダイナミック的に下げておかなければならないが、
図１６ではその様なダイナミック的な動作は必要ない。

【００６６】図１７は図１５におけるＮＰＮトランジス
タ１０１１及びその接続素子の変形例を示したものであ
る。図１７（ａ）は図１５のものと同一であり、ＮＰＮ
トランジスタ１０１１はショットキ・バリア・ダイオー
ド付きのものである。この理由はバイポーラトランジス
タ１０１１のベース電位がコレクタ電位より上昇するこ
とによって発生する「飽和現象」を回避するためであ
る。図１７（ｂ)，(ｃ),（ｄ）は通常のＮＰＮトランジ
スタ１７１１にダイオード１７００〜１７０２を付加し
て上記した「飽和現象」を回避した例である。尚、図１
７（ｄ）のダイオード１７０３はＮＰＮバイポーラトラ
ンジスタ１７１１のコレクタ電位を下げて次段に伝える
ために付加したものである。

【００６７】図１８は図１６におけるＮＰＮトランジス
タ１４１１の接続素子の変形例を示したものである。図
１８（ａ）は図１６のものと同一でありＮＰＮトランジ
スタはショットキ・バリア・ダイオード付きのものであ
り、前記した図１７の場合と同様にバイポーラトランジ
スタの「飽和現象」を回避するためである。図１８
（ｂ）は同様の理由で通常のＮＰＮトランジスタ１８１
１にダイオード１８００，１８０１を付加して、ＮＰＮ
トランジスタ１８１１が飽和しないようにした回路構成
である。

【００６８】図１９は図４に示したデータ・リード・レ
ジスタ４０４，データ・ライト・レジスタ４０５の詳細
回路構成を示した回路図である。

【００６９】データ・リード・レジスタ４０４は内部バ
ス１０９からのデータ線４２３−０〜４２３−３…を介
してＮＭＯＳトランジスタ１９０４を通じＣＭＯＳイン
バータ１９０２，１９０３によって構成されるメモリ
（フリップ・フロップ）にデータを取り込む。読出しバ
ス４１１−０へのデータの読出しは前記したレジスタ群
４００の場合と同様にプリチャージ＆センス回路４０２
と併用してＮＭＯＳトランジスタ１９００，１９０１に
より行う。

【００７０】また、データ・ライト・レジスタ４０５
は、書込みバス４１２−０〜４１２−３…に載せられた
データをＮＭＯＳトランジスタ１９０５を介して、ＣＭ
ＯＳインバータ１９０６，１９０７により構成されるメ
モリ（フリップ・フロップ）へ一時記憶し、その内容は
３ステートバッファ１９０８によりバス４１９−０を介
して内部バス１０９へ送出する。データ・ライト・レジ
スタ４０５の内容を内部バス１０９へ送出するための３
ステートバッファ１９０８は内部バス１０９からのデー
タ・リード・レジスタ４０４へのデータ入力の際、ハイ
インピーダンス状態としなければならない。次に、この
３ステートバッファ１９０８の構成を図によって説明す
る。

【００７１】図２０は、３ステート回路の一実施例とな
る３ステートバッファ回路１９０８を示した回路図であ
る。

【００７２】２０１０は入力端子、２０１１は出力端
子、２０２０及び２０２１は互いに相補信号が入力され
る第１及び第２の制御素子、Ｖｃｃは電源電位端子、Ｇ
ＮＤは接地電位端子である。２００６は、Ｎ型のコレク
タが電源電位端子Ｖｃｃに、Ｎ型のエミッタが出力端子
２０１１に接続される第１のＮＰＮバイポーラトランジ
スタであり、２００８は、Ｎ型のコレクタが出力端子２
０１１に、Ｎ型のエミッタが接地電位端子ＧＮＤに接続
される第２のＮＰＮバイポーラトランジスタである。２
０００及び２００１はソース及びドレインが電源電位端
子Ｖｃｃと第１のバイポーラトランジスタ２００６のベ
ースとに直列に接続される第１及び第２のＰＭＯＳトラ
ンジスタである。第１のＰＭＯＳトランジスタ２０００
のゲートは第１の制御端子２０２０に、また、第２のＰ
ＭＯＳトランジスタ２００１のゲートは入力端子２０１
０にそれぞれ接続される。２００３及び２００４はドレ
イン及びソースが出力端子２０１１と第２のＮＰＮバイ
ポーラトランジスタ２００８のベースとに直列に接続さ
れる第１及び第２のＮＭＯＳトランジスタである。第１
のＮＭＯＳトランジスタ２００３のゲートは入力端子２
０１０に、また、第２のＮＭＯＳトランジスタ２００４
のゲートは第２の制御端子２０２１にそれぞれ接続され
る。

【００７３】２００７は、ソース及びドレインが第１の
ＮＰＮバイポーラトランジスタ2006のベースと出力端子
２０１１とに、また、ゲートが第１の制御端子２０２０
に接続される第３のＮＭＯＳトランジスタであり、２０
０９は、ソース及びドレインが第２のＮＰＮバイポーラ
トランジスタ２００８のベースと接地電位端子ＧＮＤと
に、また、ゲートが第１の制御端子２０２０に接続され
る第４のＮＭＯＳトランジスタである。

【００７４】２００２は、第１のＮＰＮバイポーラトラ
ンジスタ２００６のベースと出力端子２０１１との間に
設けられる第１の抵抗性素子となる抵抗、２００５は、
第２のＮＰＮバイポーラトランジスタ２００８のベース
と接地電位端子ＧＮＤとの間に設けられる第２の抵抗性
素子となる抵抗である。

【００７５】(1）通常バッファとしての動作 制御端子２０２０及び２０２１に印加する制御信号をそ
れぞれ“０”，“１”とすることによりＰＭＯＳトラン
ジスタ２０００，ＮＭＯＳトランジスタ２００４は“オ
ン”状態となりＮＭＯＳトランジスタ２００７，２００
９は“オフ”状態となる。この場合、本回路は図８のバ
スドライバと等価であり、入力端子2010のレベルを反転
した出力信号が出力端子２０１１に得られる。該出力信
号はNPNバイポーラトランジスタ２００６，２００８に
より駆動されるので容量性負荷の重いバスを強力にチャ
ージあるいはディスチャージできる。

【００７６】(2）ハイインピーダンス動作 制御端子２０２０及び２０２１に印加する制御信号をそ
れぞれ“１”，“０”とすることによりＰＭＯＳトラン
ジスタ２０００，ＮＭＯＳトランジスタ2004は“オフ”
状態となり、ＮＭＯＳトランジスタ２００７，２００９
は“オン”状態となる。これによって、ＮＰＮバイポー
ラトランジスタ２００６，２００８のベース・エミッタ
間電位は“０”となるのでこの２つのＮＰＮバイポーラ
トランジスタ２００６，２００８は“オフ”状態とな
る。従って、第１のＮＰＮバイポーラトランジスタ２０
０６からのチャージあるいは第２のＮＰＮバイポーラト
ランジスタ２００８によるディスチャージは起こり得な
く、出力信号線２０１１はハイインピーダンス状態とな
る。

【００７７】図２１は図４の演算ユニット１０３におけ
るバレルシフタ４０７の構成図である。本実施例では、
例として３ビットの上位方向へのバレルシフト機能を示
す。１ビット分の構成は、書込み用ＮＭＯＳトランジス
タ２１００，ＣＭＯＳインバータ２１１０，２１２０に
よって構成されるメモリ(フリップ・フロップ)，バレル
シフトを行うＮＭＯＳトランジスタ２１４０，２１５
０，２１６０，２１７０、上記フリップ・フロップの内
容を読出しバス４１１−０に載せるか否かを決定するＮ
ＭＯＳトランジスタ２１３０から取る。書込みバス４１
７−０に載せられたデータは制御信号３１６ｅが“１”
の場合ＮＭＯＳトランジスタ２１００を通過し、フリッ
プ・フロップに一時記憶される。該フリップ・フロップ
の出力即ちＣＭＯＳインバータ２１１０の出力信号が
“０”の場合にはＮＭＯＳトランジスタ２１３０は“オ
フ”状態であるから、該ＮＭＯＳトランジスタ２１３０
のドレインに、配線２１８０によって接続されたＮＭＯ
Ｓトランジスタ２１４０，2151，２１６２，２１７３の
いずれかのバスが制御信号３１４ｃ−０〜３１４ｃ−３
によって選ばれたとしても、読出しバス４１１−０〜４
１１−３のいずれもその電荷の引き抜きが発生しない。
一方、前記したフリップ・フロップの出力即ちＣＭＯＳ
インバータ２１１０の出力信号が“１”の場合には、制
御信号３１４ｃ−０〜３１４ｃ−３の制御により次の５
通りの動作を行う。

【００７８】(1）制御信号線３１４ｃ−０〜３１４ｃ−
３の信号が総て“０”の場合 各ビットに対応するフリップ・フロップの出力即ちＣＭ
ＯＳインバータ２１１０〜２１１３の出力は読出しバス
４１１−０〜４１１−３に載らない。

【００７９】(2）制御信号線３１４ｃ−０の信号のみが
“１”の場合 ＮＭＯＳトランジスタ２１４０〜２１４３が“オン”状
態となるので読出しバス４１１−０〜４１１−３の電荷
はＮＭＯＳトランジスタ２１４０，２１３０；２１４
１，２１３１；２１４２，２１３２；２１４３，２１３
３の各バスで引き抜かれる。即ち、バレルシフト無しの
場合を示す。

【００８０】(3）制御信号線３１４ｃ−１の信号のみが
“１”の場合 ＮＭＯＳトランジスタ２１５０〜２１５３が“オン”状
態となるのでＮＭＯＳトランジスタ２１５１，２１３
１；２１５２，２１３１；２１５３，２１３２の各パス
で、読出しバス４１１−１〜４１１−３の電荷が引き抜
かれる。即ち、１ビット上位へのシフトの場合を示す。

【００８１】(4）制御信号線３１４ｃ−２の信号のみが
“１”の場合 ＮＭＯＳトランジスタ２１６０〜２１６３が“オン”状
態となるのでＮＭＯＳトランジスタ２１６２，２１３
０；２１６３，２１３１の各パスで読出しバス４１１−
２〜４１１−３の電荷が引き抜かれる。即ち、２ビット
上位へのシフトが行われる。

【００８２】(5）制御信号線３１４ｃ−３の信号のみが
“１”の場合 ＮＭＯＳトランジスタ２１７０〜２１７３が“オン”状
態となるのでＮＭＯＳトランジスタ２１７３，２１３０
の各パスで読出しバス４１１−３の電荷が引き抜かれ
る。即ち、３ビット上位へのシフトが行われる。

【００８３】以上に示したバレルシフト機能を実現する
回路構成において、例えば、配線２１８０にはＮＭＯＳ
トランジスタ２１４０，２１５１，２１６２，２１７３
が接続されるため、配線２１８０容量及び各ＮＭＯＳト
ランジスタのドレイン容量の総和が大きくなるが、ＮＭ
ＯＳトランジスタ２１３０のＬ／Ｗを大きくとれば電荷
の引き抜き速度を低下させることはない。また、ＮＭＯ
Ｓトランジスタ2130はフリップ・フロップの出力即ちＣ
ＭＯＳインバータ２１１０の出力によりゲート制御され
るので、これが“１”の場合にはバレルシフトを実行す
る前には配線２１８０に付く電荷をディスチャージして
ある。一方、読出しバス４１１−０にはＮＭＯＳトラン
ジスタ２１４０，２１５０，２１６０，２１７０の各ソ
ースが接続されるが、読出しバス４１１−０全体に付く
容量から考えると極く僅かなものである。

【００８４】ところで、バレルシフト時における読出し
バス４１１−０〜４１１−３の電荷の引き抜きにより、
シフト・データは図５で詳細に説明したプリチャージ＆
センス回路４０２により高速に読出される。この読出し
速度は、前述したレジスタ群４００の読出しと同程度と
なる。

【００８５】図２２は図１０に示す本実施例になるキャ
リー伝搬回路の他の応用について示したもので、より高
速な演算回路への応用例である。図１０に示したキャリ
ー伝搬回路９００を８個，２組配置する。即ち、キャリ
ー伝搬回路２２００〜2207,２２１０〜２２１７を図２
２の如く配置する。キャリー伝搬回路２２００〜2207の
組は下位から２個ずつのブロックを単位に直列に接続
し、各ブロックへの入力キャリー信号（最下位ブロック
では信号線２２４０の信号）を接地し、キャリー伝搬回
路２２１０〜２２１７の組も下位から２個ずつのブロッ
クを単位に直列に接続し、各ブロックへの入力キャリー
信号（最下位ブロックでは信号線２２５０の信号）を電
源側のレベルに固定しておく。以上の意味は、前者が下
位からのキャリーが無い場合を、後者が下位からのキャ
リーが有る場合を示す。即ち、下位からのキャリーが有
る場合と無い場合のキャリー伝搬を並列に処理する。キ
ャリー伝搬回路２２００−２２０１及び２２１０−２２
１１の各ブロックで並列処理された信号線２２４２，２
２５２のキャリー出力信号はキャリー発生回路2230へ入
力される。一方、下位からのキャリー信号ペア２２７
０，２２８０もまた上記キャリー発生回路２２３０へ入
力され、信号線２２７１，２２８１の次段へのキャリー
信号ペアを発生する。また、信号線９７４０，９７４１
の４ビット内でのキャリー出力ペアと信号線２２７０，
２２８０のと下位からのキャリー信号ペアとの加算は半
加算回路２２２０によって行われる。

【００８６】以上のように、図２２の応用例では３２ビ
ットの加算を実行する際のクリティカルパスは、キャリ
ー伝搬回路２２００，２２０１あるいは２２１０，２２
１１の８ビットブロックのキャリー伝搬時間と、キャリ
ー発生回路２２３０，2231,２２３２のキャリー伝搬時
間と、半加算回路２２２６あるいは２２２７の加算時間
で決まる。本応用例においても、前記した如くキャリー
伝搬回路２２００〜２２０７，２２１０〜２２１７の単
位は４ビットに固定するものではなく任意ビット長の直
列接続でかまわない。また、キャリー伝搬回路２２０
０，２２０１あるいは２２１０，２２１１からなるブロ
ックも８ビットに固定する必要はない。更に、本応用例
におけるキャリー伝搬回路２２００，２２０２，２２０
４，２２０６及び２２１０，２２１２，２２１４，２２
１６のそれぞれのキャリー入力は“０”あるいは“１”
に固定であるからこれらの伝搬回路を最適化し、MOSト
ランジスタの一部を省略できるので、サイズの縮少と共
により高速化も達成し得る。

【００８７】図２３（ａ）は上記応用例におけるキャリ
ー発生回路２２３０の回路構成を示したものである。該
回路は論理的に次の働きを示す。

【００８８】８ビットのキャリー伝搬ブロックＡ（キャ
リー伝搬回路２２００−２２０１）及びキャリー伝搬ブ
ロックＢ（キャリー伝搬回路２２１０−２２１１）のキ
ャリー出力信号（信号線２２４２及び２２５２の信号）
の状態により次段へのキャリー出力信号ペア（信号線２
２７１，２２８１の信号）が生成される。

【００８９】(1）キャリー入力信号ペア（信号線２２７
０，２２８０の信号）が“０，１”(キャリー有り)か
つ、ブロックＡ，Ｂのキャリー出力信号（信号線２２４
２，２２５２の信号）が“０，０”（キャリー無し）の
場合：上位へのキャリー発生はキャリー無しとして伝え
られる必要があり、ゲート２４００〜２４０３によりキ
ャリー出力信号ペア（信号線２２７１，２２８１の信
号）は“１，０”となる。

【００９０】(2）キャリー入力信号ペア（信号線２２７
０，２２８０の信号）が“０，１”（下位からのキャリ
ー有り）、かつ、ブロックＡ，Ｂのキャリー出力信号
（信号線２２４２，２２５２の信号）が“０，１”（下
位からのキャリーが有れば次段へのキャリー発生）の場
合：前記(1）項に同じ。

【００９１】(3）キャリー入力信号ペア（信号線２２７
０，２２８０の信号）が“０，１”（下位からのキャリ
ー有り）、かつ、ブロックＡ，Ｂのキャリー出力信号
（信号線２２４２，２２５２の信号）が“１，０”の場
合：この様なケースは論理的に存在しない。

【００９２】(4）キャリー入力信号ペア（信号線２２７
０，２２８０の信号線）が“０，１”（下位からのキャ
リー有り）、かつ、ブロックＡ，Ｂのキャリー出力信号
（信号線２２４２，２２５２の信号）が“１，１”（下
位からのキャリーに無関係に上位へキャリー有り）の場
合：上位へキャリー発生を行う必要があり、キャリー出
力信号ペア（信号線2271,２２８１の信号）は“０，
１”となる。

【００９３】以上、キャリー入力信号ペア(信号線２２
７０，２２８０の信号)が“０，１”の場合を述べたが
“１，０”（下位からのキャリー無し）の場合には、上
記の４種に対応して説明すると次のようになる。

【００９４】キャリー出力信号ペア（信号線２２７１，
２２８１の信号）は、 (1）の場合：“１，０” (2）の場合：“１，０” (3）の場合：論理的に存在しない。

【００９５】(4）の場合：“１，０” 図１３（ｂ)，(ｃ）は上記キャリー発生回路２２３０に
おけるゲート２２４０，２４０１をＣＭＯＳトランジス
タで構成した例、図１３（ｄ)，(ｅ）はキャリー発生回
路におけるゲート２４００，２４０１棒ＮＰＮバイポー
ラトランジスタとＣＭＯＳトランジスタとの複合回路に
よって構成した例を示す。キャリー発生回路２２３０の
キャリー出力信号ペア２２７１，２２８１は容量性負荷
が大きいので、容量による遅延時間への依存性の小さい
図１３（ｄ)，(ｅ）の方がより高速化が図れる。

【００９６】図２４は上記したキャリー伝搬回路９００
の応用例の加算回路における半加算回路２２２０の構成
を示したものである。４ビット分の半加算回路であり、
図９におけるキャリー伝搬回路９００より前段の排他論
理和出力に相当する信号2260，ブロックＡ，Ｂからのキ
ャリー出力線９７４０，９７４１の信号による半加算と
キャリー入力信号線２２７０，２２８０の信号による加
算結果の選択を行う機能を有する。

【００９７】尚、以上述べてきた実施例に於いて、導電
型を逆にしても本発明が適用できうることは容易に考え
られるであろう。

【００９８】

【発明の効果】以上述べた様に、本発明によれば、高速
な複合論理回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すプロセッサの構成図。

【図２】マイクロプログラム制御ユニットの構成図。

【図３】マイクロ命令デコーダユニットの構成図。

【図４】本発明の一実施例を示す演算ユニットの構成を
示す図。

【図５】本発明の一実施例を示す演算ユニットの構成を
示す図。

【図６】本発明の一実施例を示す演算ユニットの構成を
示す図。

【図７】本発明の一実施例を示す演算ユニットの構成を
示す図。

【図８】本発明の一実施例を示す演算ユニットの構成を
示す図。

【図９】本発明の一実施例を示す演算ユニットの構成を
示す図。

【図１０】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図１１】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図１２】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図１３】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図１４】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図１５】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図１６】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図１７】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図１８】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図１９】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図２０】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図２１】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図２２】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図２３】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図２４】本発明の一実施例を示す演算ユニットの構成
を示す図。

【図２５】本発明の一実施例を示す演算ユニットの構成
を示す図。

【符号の説明】

１００…プロセッサ、１０１…マイクロプログラム制御
ユニット、１０２…マイクロ命令デコーダユニット、１
０３…演算ユニット、４０３…演算回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩村 将弘 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】出力部に設けたバイポーラトランジスタの
   ベースとエミッタ間にＭＯＳトランジスタで構成される
   論理回路を接続し、前記論理回路の論理動作により前記
   バイポーラトランジスタのベース電流を制御し、前記バ
   イポーラトランジスタのオン・オフを制御することによ
   り、前記論理回路の処理結果を増幅して出力する複合論
   理回路。
2. 【請求項２】出力部に設けたバイポーラトランジスタの
   ベースとエミッタ間にＭＯＳトランジスタで構成される
   論理回路を接続し、 前記論理回路には、下位ビットからの第１の桁上げ信号
   を、また前段の論理演算回路から所定ビット数の演算信
   号をそれぞれ入力し、 前記第１の桁上げ信号および前記演算信号に応じて前記
   ＭＯＳトランジスタをオン・オフさせ、前記ＭＯＳトラ
   ンジスタの全部または一部または前記バイポーラトラン
   ジスタを介し、前記第１の桁上げ信号および前記演算信
   号に応じた経路で電流を流すことにより、前記バイポー
   ラトランジスタより上位ビットに第２の桁上げ信号を出
   力する複合論理回路。