JP2532831B2 - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JP2532831B2 JP2532831B2 JP60120193A JP12019385A JP2532831B2 JP 2532831 B2 JP2532831 B2 JP 2532831B2 JP 60120193 A JP60120193 A JP 60120193A JP 12019385 A JP12019385 A JP 12019385A JP 2532831 B2 JP2532831 B2 JP 2532831B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- circuit
- level
- signal
- bipolar transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔発明の概要〕 多量のランダムなデータの書込み，読出しを高速に行
うSRAMで、データ入力回路，書込み制御回路，ビツト線
信号のレベル変換回路にバイポーラトランジスタを用い
ることを特徴とし、その目的はメモリセルへの書込み，
読出しを小振幅信号で行うことにより、さらには、大き
な負荷容量を駆動する回路に電流駆動力の大きいバイポ
ーラトランジスタを用いることにより、高速なスタテイ
ツクRAMを構成することをねらつた同一基板上にMOSトラ
ンジスタとバイポーラトランジスタを集積化したMOS・
バイポーラ複合回路を用いたECLコンパチブルSRAM。
うSRAMで、データ入力回路，書込み制御回路，ビツト線
信号のレベル変換回路にバイポーラトランジスタを用い
ることを特徴とし、その目的はメモリセルへの書込み，
読出しを小振幅信号で行うことにより、さらには、大き
な負荷容量を駆動する回路に電流駆動力の大きいバイポ
ーラトランジスタを用いることにより、高速なスタテイ
ツクRAMを構成することをねらつた同一基板上にMOSトラ
ンジスタとバイポーラトランジスタを集積化したMOS・
バイポーラ複合回路を用いたECLコンパチブルSRAM。
マトリクス状に配置されたメモリセルに、高速にデー
タを書込み、読出す従来のMOS SRAMの実施例を第３図
に示す。第３図のMOS SRAMは、アドレスバツフア・デ
コーダ回路1,メモリセルアレイ2,ビツト線プルアツプ回
路3,書込み制御回路4,ビツト線信号のレベルシフト回路
5,データ線プルアツプ回路6,データ入力回路7,センスア
ンプ8,出力バツフア回路９が同一基板上に集積化されて
いる。電源電圧は、高電位電源VCC＝0V,低電位電源VEE
＝5.2Vである。アドレスバツフア・デコーダ回路１は、
ECL入力信号（高レベル−0.8V,低レベル−1.6V）A1〜AK
をMOSレベル（高レベルV,低レベル−5.2V）に変換し
て、行選択信号（ワード線選択信号）WL1〜WLnと列選択
信号（ビツト線選択信号）C1〜Cmを発生して、メモリセ
ルの番地を指定する回路である。メモリセルアレイ２
は、メモリセルがマトクス状（ｎ行ｍ列）に配置されて
おり、アドレスバツフア・デコーダ回路１で指定された
メモリセルに入力データが保持される。メモリセルは、
第４図に示すように２個の負荷41,42と４個のMOSトラン
ジスタT10,T11,T12,T13からなるフリツプフロツプ回路
で構成されており、負荷41,42としては抵抗あるいはゲ
ートが同一側の駆動トランジスタのゲートに接続された
ｐチヤネルMOSトランジスタで構成される。ビツト線プ
ルアツプ回路３は、データの読出し時にメモリセルの出
力レベルを決定する回路であり、MOSトランジスタT1,T2
で構成され（ここでは、第１列について説明する。）、
そのソースは高電位電源VCCに接続され、そのドレイン
はそれぞれビツト線対に接続され、そのゲートには低電
位電源VEEが接続されている。書込み制御回路４は、ビ
ツト線列を選択してメモリセルに入力データの書込みを
行う回路であり、MOSトランジスタのトランスフアゲー
トで構成される。MOSトランジスタT3,T4はトランジスフ
アゲートであり、MOSトランジスタT3,T4のドレインは、
それぞれビット線対に接続され、そのソースはデータ入
力対Din,▲▼に接続され、各ゲートには、列選択
信号と外部書込み制御信号とのAND論理をとつた書込み
制御信号WE1が入力される。ビツト線信号のレベルシフ
ト回路５とデータ線プルアツプ回路６は、データの読出
し時に後段のセンスアンプ回路８を高速に動作させるた
めに、ビツト線信号をレベルシフトする回路である。ビ
ツト線信号のレベルシフト回路５は、MOSトランジスタT
5,T6,T7で構成され、MOSトランジスタT5,T6のドレイン
は、それぞれデータ線対に接続され、MOSトランジスタT
5,T6のゲートは、それぞれビツト線対に接続され、MOS
トランジスタT5,T6のソースはMOSトランジスタT7のドレ
インに接続されている。また、MOSトランジスタT7のソ
ースは、低電位電源VEEに接続されており、そのゲート
には列選択信号C1が入力される。データ線プルアツプ回
路６は、MOSトランジスタT8,T9で構成され、各ソースは
高電位電源VCCに接続され、各ドレインはデータ線対D,
に接続され、各ゲートは低電位電源VEEに接続されて
いる。データ入力回路７は、ECLレベルの外部データ入
力DINをMOSレベルの内部データ入力Din,▲▼に変
換する回路である。
タを書込み、読出す従来のMOS SRAMの実施例を第３図
に示す。第３図のMOS SRAMは、アドレスバツフア・デ
コーダ回路1,メモリセルアレイ2,ビツト線プルアツプ回
路3,書込み制御回路4,ビツト線信号のレベルシフト回路
5,データ線プルアツプ回路6,データ入力回路7,センスア
ンプ8,出力バツフア回路９が同一基板上に集積化されて
いる。電源電圧は、高電位電源VCC＝0V,低電位電源VEE
＝5.2Vである。アドレスバツフア・デコーダ回路１は、
ECL入力信号（高レベル−0.8V,低レベル−1.6V）A1〜AK
をMOSレベル（高レベルV,低レベル−5.2V）に変換し
て、行選択信号（ワード線選択信号）WL1〜WLnと列選択
信号（ビツト線選択信号）C1〜Cmを発生して、メモリセ
ルの番地を指定する回路である。メモリセルアレイ２
は、メモリセルがマトクス状（ｎ行ｍ列）に配置されて
おり、アドレスバツフア・デコーダ回路１で指定された
メモリセルに入力データが保持される。メモリセルは、
第４図に示すように２個の負荷41,42と４個のMOSトラン
ジスタT10,T11,T12,T13からなるフリツプフロツプ回路
で構成されており、負荷41,42としては抵抗あるいはゲ
ートが同一側の駆動トランジスタのゲートに接続された
ｐチヤネルMOSトランジスタで構成される。ビツト線プ
ルアツプ回路３は、データの読出し時にメモリセルの出
力レベルを決定する回路であり、MOSトランジスタT1,T2
で構成され（ここでは、第１列について説明する。）、
そのソースは高電位電源VCCに接続され、そのドレイン
はそれぞれビツト線対に接続され、そのゲートには低電
位電源VEEが接続されている。書込み制御回路４は、ビ
ツト線列を選択してメモリセルに入力データの書込みを
行う回路であり、MOSトランジスタのトランスフアゲー
トで構成される。MOSトランジスタT3,T4はトランジスフ
アゲートであり、MOSトランジスタT3,T4のドレインは、
それぞれビット線対に接続され、そのソースはデータ入
力対Din,▲▼に接続され、各ゲートには、列選択
信号と外部書込み制御信号とのAND論理をとつた書込み
制御信号WE1が入力される。ビツト線信号のレベルシフ
ト回路５とデータ線プルアツプ回路６は、データの読出
し時に後段のセンスアンプ回路８を高速に動作させるた
めに、ビツト線信号をレベルシフトする回路である。ビ
ツト線信号のレベルシフト回路５は、MOSトランジスタT
5,T6,T7で構成され、MOSトランジスタT5,T6のドレイン
は、それぞれデータ線対に接続され、MOSトランジスタT
5,T6のゲートは、それぞれビツト線対に接続され、MOS
トランジスタT5,T6のソースはMOSトランジスタT7のドレ
インに接続されている。また、MOSトランジスタT7のソ
ースは、低電位電源VEEに接続されており、そのゲート
には列選択信号C1が入力される。データ線プルアツプ回
路６は、MOSトランジスタT8,T9で構成され、各ソースは
高電位電源VCCに接続され、各ドレインはデータ線対D,
に接続され、各ゲートは低電位電源VEEに接続されて
いる。データ入力回路７は、ECLレベルの外部データ入
力DINをMOSレベルの内部データ入力Din,▲▼に変
換する回路である。
上記のように、従来のSRAMはMOSトランジスタを用い
て構成しているために、データの書込み時に、 （１） 小振幅の入力データ信号を、データ入力回路で
大振幅に増幅してメモリセルに書込むため、大振幅に増
幅する分だけ遅延時間が増大する。
て構成しているために、データの書込み時に、 （１） 小振幅の入力データ信号を、データ入力回路で
大振幅に増幅してメモリセルに書込むため、大振幅に増
幅する分だけ遅延時間が増大する。
（２） 書込み制御回路にトランスフアゲートを用いる
ため、ビツト線の負荷容量に依存して遅延時間が増大す
る。
ため、ビツト線の負荷容量に依存して遅延時間が増大す
る。
データの読出し時に、 （３） ビツト線の信号レベルをMOSトランジスタで構
成した差動増幅回路でレベルシフトするため、データ線
の負荷容量に依存して遅延時間が増大する。
成した差動増幅回路でレベルシフトするため、データ線
の負荷容量に依存して遅延時間が増大する。
等の欠点があつた。
本発明は従来の欠点を除去するため、メモリ回路の各
列を、列選択時に第１の電源でビツト線を駆動し、列非
選択時に第２の電源でビツト線を駆動するプルアップ回
路、メモリセル、データの読出し時にビツト線信号をレ
ベルシフトするレベル変換回路、データの読出し時にビ
ツト線信号の低レベルを第２の電源レベルにレベルシフ
トする読出し加速回路、ビツト線の電流切り換えにより
メモリセルにデータの書込みを行う書込み制御回路、お
よび外部データ信号を相補信号に変換してレベルシフト
を行うデータ入力回路で構成したことを特徴とする。
列を、列選択時に第１の電源でビツト線を駆動し、列非
選択時に第２の電源でビツト線を駆動するプルアップ回
路、メモリセル、データの読出し時にビツト線信号をレ
ベルシフトするレベル変換回路、データの読出し時にビ
ツト線信号の低レベルを第２の電源レベルにレベルシフ
トする読出し加速回路、ビツト線の電流切り換えにより
メモリセルにデータの書込みを行う書込み制御回路、お
よび外部データ信号を相補信号に変換してレベルシフト
を行うデータ入力回路で構成したことを特徴とする。
本発明は、データ入力回路，書込み制御回路，ビツト
線信号のレベル変換回路にバイポーラトランジスタを用
い、メモリセルへの書込み、読出しを小振幅信号で行う
ことにより、さらには、大きな負荷容量を駆動する回路
に電流駆動力の大きいバイポーラトランジスタを用いる
ことにより、高速なスタテイツクRAMを構成することが
できる。以下図面により説明する。
線信号のレベル変換回路にバイポーラトランジスタを用
い、メモリセルへの書込み、読出しを小振幅信号で行う
ことにより、さらには、大きな負荷容量を駆動する回路
に電流駆動力の大きいバイポーラトランジスタを用いる
ことにより、高速なスタテイツクRAMを構成することが
できる。以下図面により説明する。
第１図は本発明の実施例であつて、10はビツト線プル
アツプ回路、11はビツト線のレベル変換回路、12は読出
し加速回路、13は書込み制御回路,14はデータ入力回路
である。ここでは、第１列について説明する。ビツト線
プルアツプ回路10は、MOSトランジスタT14,T15,T16,T17
で構成され、MOSトランジスタT16,T17のソースは、第１
の電源VC1（−0.8V）に接続され、MOSトランジスタT16,
T17のドレインはビツト線対とMOSトランジスタT14,T15
のドレインに接続されている。また、MOSトランジスタT
14,T15のソースは、第２の電源VE1（1.6V）に接続され
ている。MOSトランジスタT14,T15,T16,T17のゲートに
は、列選択信号C1が入力される。ビツト線信号のレベル
変換回路11は、バイポーラトランジスタQ1,Q2で構成さ
れ、バイポーラトランジスタQ1,Q2のコレクタは第３の
電源VCC（0V）に接続され、各ベースはビツト線対BL,▲
▼に接続され、エミツタはデータ線対D,に接続さ
れている。読出し加速回路12は、バイポーラトランジス
タQ3,Q4で構成され、バイポーラトランジスタQ3,Q4のコ
レクタは第３の電源VCC（0V）に接続され、ベースには
外部書込み信号の反転論理をとつた内部読出し信号REが
入力され、各エミツタにはビツト線対BL,▲▼が接
続されている。書込み制御回路13は、バイポーラトラン
ジスタQ5,Q6で構成され、バイポーラトランジスタQ5,Q6
のコレクタはビツト線対BL,▲▼に接続され、ベー
スには列選択信号と外部書込み信号とのAND論理をとつ
た書込み信号WE1が入力され、エミツタはデータ線対Di
n,▲▼に接続されている。データ入力回路14は、
外部データ入力DINを相補信号に変換して、該信号をレ
ベルシフトして内部データ入力Din,▲▼を発生す
る回路であり、相補信号発生回路15とレベルシフト回路
で構成され、レベルシフト回路は、バイポーラトランジ
スタQ7,直列接続されたダイオードD1〜D4,抵抗R3,の直
列接続と、バイポーラトランジスタQ8,直列接続された
ダイオードD5〜D8,抵抗R4の直列接続で構成される。バ
イポーラトランジスタQ7,Q8のコレクタは、第３の電源V
CC（0V）に接続され、抵抗R3,R4は第４の電源VEE（−5.
2V）に接続されている。
アツプ回路、11はビツト線のレベル変換回路、12は読出
し加速回路、13は書込み制御回路,14はデータ入力回路
である。ここでは、第１列について説明する。ビツト線
プルアツプ回路10は、MOSトランジスタT14,T15,T16,T17
で構成され、MOSトランジスタT16,T17のソースは、第１
の電源VC1（−0.8V）に接続され、MOSトランジスタT16,
T17のドレインはビツト線対とMOSトランジスタT14,T15
のドレインに接続されている。また、MOSトランジスタT
14,T15のソースは、第２の電源VE1（1.6V）に接続され
ている。MOSトランジスタT14,T15,T16,T17のゲートに
は、列選択信号C1が入力される。ビツト線信号のレベル
変換回路11は、バイポーラトランジスタQ1,Q2で構成さ
れ、バイポーラトランジスタQ1,Q2のコレクタは第３の
電源VCC（0V）に接続され、各ベースはビツト線対BL,▲
▼に接続され、エミツタはデータ線対D,に接続さ
れている。読出し加速回路12は、バイポーラトランジス
タQ3,Q4で構成され、バイポーラトランジスタQ3,Q4のコ
レクタは第３の電源VCC（0V）に接続され、ベースには
外部書込み信号の反転論理をとつた内部読出し信号REが
入力され、各エミツタにはビツト線対BL,▲▼が接
続されている。書込み制御回路13は、バイポーラトラン
ジスタQ5,Q6で構成され、バイポーラトランジスタQ5,Q6
のコレクタはビツト線対BL,▲▼に接続され、ベー
スには列選択信号と外部書込み信号とのAND論理をとつ
た書込み信号WE1が入力され、エミツタはデータ線対Di
n,▲▼に接続されている。データ入力回路14は、
外部データ入力DINを相補信号に変換して、該信号をレ
ベルシフトして内部データ入力Din,▲▼を発生す
る回路であり、相補信号発生回路15とレベルシフト回路
で構成され、レベルシフト回路は、バイポーラトランジ
スタQ7,直列接続されたダイオードD1〜D4,抵抗R3,の直
列接続と、バイポーラトランジスタQ8,直列接続された
ダイオードD5〜D8,抵抗R4の直列接続で構成される。バ
イポーラトランジスタQ7,Q8のコレクタは、第３の電源V
CC（0V）に接続され、抵抗R3,R4は第４の電源VEE（−5.
2V）に接続されている。
第２図はプルアツプ回路の第２の実施例であつて、書
込み制御回路13のバイポーラトランジスタQ5,Q6の飽和
を防ぐために、MOSトランジスタT20,T21と並列にダイオ
ードD9〜D12,D13〜D16を接続した回路である。
込み制御回路13のバイポーラトランジスタQ5,Q6の飽和
を防ぐために、MOSトランジスタT20,T21と並列にダイオ
ードD9〜D12,D13〜D16を接続した回路である。
第１図により本発明の動作説明を行う。
以下では、第１列について動作説明を行う。
まず、書込み動作を説明する。
アドレスバツフア・デコーダ回路１により、データを
書込むメモリセルの番地が決定すると、書込み制御回路
13に入力する書込み信号WE1（約Dinレベル）によつて、
バイポーラトランジスタQ5,Q6のベース電圧が上昇す
る。このとき、バイポーラトランジスタQ5,Q6のベース
電圧とエミツタ電圧（内部データ入力Din,▲▼）
のどちらか一方の電位差がバイポーラトランジスタのビ
ルトイン電圧以上となるため、バイポーラトランジスタ
Q5,Q6のいずれか一方が導通してビツト線に大振幅信号
（高レベル0V,低レベル約WE1レベル）が発生し、メモリ
セルへの書込みが可能になる。
書込むメモリセルの番地が決定すると、書込み制御回路
13に入力する書込み信号WE1（約Dinレベル）によつて、
バイポーラトランジスタQ5,Q6のベース電圧が上昇す
る。このとき、バイポーラトランジスタQ5,Q6のベース
電圧とエミツタ電圧（内部データ入力Din,▲▼）
のどちらか一方の電位差がバイポーラトランジスタのビ
ルトイン電圧以上となるため、バイポーラトランジスタ
Q5,Q6のいずれか一方が導通してビツト線に大振幅信号
（高レベル0V,低レベル約WE1レベル）が発生し、メモリ
セルへの書込みが可能になる。
つぎに、読出し動作を説明する。
アドレスバツフア・デコーダ回路１により、データを
読出すメモリセルの番地が決定すると、読出し加速回路
12に読出し信号RE（−0.8V）が入力されるので、ビツト
線の信号レベルが−1.6Vに上昇する。また、ビツト線ブ
ルアツプ回路10に列選択信号C1が入力されるため、MOS
トランジスタT16,T17によるプルアツプ動作を開始し、
選択されたセルの低電位電源にビツト線を通して電流が
流れるため、ビツト線には高レベルの小振幅信号（高レ
ベル−0.8V,低レベル−1.6V以上）が発生する。ビツト
線に発生した小振幅信号は、ビツト線のレベルシフトを
行うレベル変換回路11と抵抗R1,R2によりバイポーラト
ランジスタQ1,Q2のビルトイン電圧だけレベルシフトさ
れ、データ線にその信号が発生する。データ線に発生し
た小振幅信号は、センスアンプ回路８とECL出力回路９
を通して、ECLレベルが発生する。
読出すメモリセルの番地が決定すると、読出し加速回路
12に読出し信号RE（−0.8V）が入力されるので、ビツト
線の信号レベルが−1.6Vに上昇する。また、ビツト線ブ
ルアツプ回路10に列選択信号C1が入力されるため、MOS
トランジスタT16,T17によるプルアツプ動作を開始し、
選択されたセルの低電位電源にビツト線を通して電流が
流れるため、ビツト線には高レベルの小振幅信号（高レ
ベル−0.8V,低レベル−1.6V以上）が発生する。ビツト
線に発生した小振幅信号は、ビツト線のレベルシフトを
行うレベル変換回路11と抵抗R1,R2によりバイポーラト
ランジスタQ1,Q2のビルトイン電圧だけレベルシフトさ
れ、データ線にその信号が発生する。データ線に発生し
た小振幅信号は、センスアンプ回路８とECL出力回路９
を通して、ECLレベルが発生する。
このとき、非選択列のメモリセルのビツト線は、ビツ
ト線プルアツプ回路10で−1.6Vに固定されるので、デー
タ線には選択されたメモリセルの情報だけが現れる。
ト線プルアツプ回路10で−1.6Vに固定されるので、デー
タ線には選択されたメモリセルの情報だけが現れる。
上記のように本発明のSRAMは、小振幅の外部データ入
力（ECLレベル）を大振幅（MOSレベル）の内部データ入
力に変換せずに、レベルシフトするだけでメモリセルへ
の書込みが可能になるので、入力データの書込みを高速
に行うことができる。また、負荷容量が大きくなるビツ
ト線やデータ線をバイポーラトランジスタで駆動するの
で、MOSトランジスタに比べて高速化が可能となる。
力（ECLレベル）を大振幅（MOSレベル）の内部データ入
力に変換せずに、レベルシフトするだけでメモリセルへ
の書込みが可能になるので、入力データの書込みを高速
に行うことができる。また、負荷容量が大きくなるビツ
ト線やデータ線をバイポーラトランジスタで駆動するの
で、MOSトランジスタに比べて高速化が可能となる。
以上説明したように本発明のSRAMは、小振幅（ELCレ
ベル）の外部データ信号を大振幅（MOSレベル）に増幅
せずに、小振幅の入力信号のままメモリに書込むことが
できるので、書込み動作の高速化がはかれる。また、負
荷容量の大きいビツト線とデータ線をバイポーラトラン
ジスタで駆動するため、従来のMOSトランジスタに比べ
て、高速化がはかれるという利点がある。
ベル）の外部データ信号を大振幅（MOSレベル）に増幅
せずに、小振幅の入力信号のままメモリに書込むことが
できるので、書込み動作の高速化がはかれる。また、負
荷容量の大きいビツト線とデータ線をバイポーラトラン
ジスタで駆動するため、従来のMOSトランジスタに比べ
て、高速化がはかれるという利点がある。
第１図は本発明によるMOS SRAMの実施例、 第２図は本発明によるプルアツプ回路の第２の実施例、 第３図は従来のMOS SRAM、 第４図は第３図のメモリセル形式を示したものである。 1:アドレスバツフア・デコーダ回路 2:メモリセルアレイ 3:プルアツプ回路（１） 4:書込み制御回路（１） 5:ビツト線のレベルシフト回路（１） 6:データ線駆動回路（１） 7:データ入力回路（１） 8:センスアンプ 9:出力バツフア回路 10:ビツト線プルアツプ回路（２） 11:ビツト線のレベル変換回路（２） 12:読出し加速回路 13:書込み制御回路（２） 14:データ入力回路（２） 15:相補信号発生回路 16:プルアツプ回路（３） 41,42 負荷 T1〜T21:MOSトランジスタ Q1〜Q8:バイポーラトランジスタ D1〜D16:ダイオード R1〜R4:抵抗 VCC:第３の電源（0V） VEE:第４の電源（−5.2V） VC1:第１の電源（−0.8V） VE1:第２の電源（−1.6V） Ci（ｉ＝1,m）：列選択信号 WEi（ｉ＝1,m）：書込み信号 RE:読出し信号 A1〜AK:アドレス入力信号 DIN:外部データ入力信号 Din,▲▼：内部データ入力信号 WL1〜WLK:行選択信号 BL,▲▼：ビツト線対 D,：データ線対 VSO:センスアンプの出力 VOUT:ECL出力
Claims (4)
- 【請求項１】マトリクス状に配置されたメモリセルにラ
ンダムなデータの書込み、読出しを行うメモリ回路であ
って、 前記メモリ回路の各列に、 前記列選択時にビット線を第１の電源により駆動し、列
非選択時にビット線を第２の電源により駆動するビット
線プルアップ回路と、 前記マトリクス状に配置される複数のメモリセルと、 前記データを読出すときビット線信号のレベルをシフト
するビット線のレベル変換回路と、 前記データを読出したとき前記ビット線信号の低レベル
を前記第２の電源レベルに上昇する読出し加速回路と、 前記メモリセルにデータを書込むときビット線の電流を
大振幅信号により電流切り換えを行う書込み制御回路
と、 外部データ入力信号を相補信号に変換しレベルシフトを
行い内部データ入力相補信号を発生するデータ入力回路
と、 を備えてなるメモリ回路において、 前記ビット線プルアップ回路は、第１、第２、第３、第
４の電界効果トランジスタにより構成され、 該第１、第２の電界効果トランジスタのソースを第１の
電源に接続し、 該第１、第２の電界効果トランジスタのドレインをそれ
ぞれ該第３、第４の電界効果トランジスタのドレインと
ビット線対に接続し、 該第３、第４の電界効果トランジスタのソースを前記第
２の電源に接続し、 該第１、第２、第３、第４の電界効果トランジスタのゲ
ートに列選択信号を入力してなり、 前記ビット線のレベル変換回路は、第１、第２のバイポ
ーラトランジスタにより構成され、 該第１、第２のバイポーラトランジスタのコレクタを第
３の電源に接続し、 該第１、第２のバイポーラトランジスタのベースにビッ
ト線対を接続し、 該第１、第２のバイポーラトランジスタのエミッタをデ
ータ線対に接続してなることを特徴とするメモリ回路。 - 【請求項２】前記読出し加速回路は、 第３、第４のバイポーラトランジスタにより構成され、 該第３、第４のバイポーラトランジスタのコレクタを該
第３の電源に接続し、 該第３、第４のバイポーラトランジスタのベースに高レ
ベルが前記第２の電源レベルとなる読出し信号を入力
し、 該第３、第４のバイポーラトランジスタのエミッタをビ
ット線対に接続してなることを特徴とする特許請求の範
囲第１項記載のメモリ回路。 - 【請求項３】前記書込み制御回路は第５、第６のバイポ
ーラトタンジスタにより構成され、 該第５、第６のバイポーラトランジスタのコレクタをビ
ット線対に接続し、 該第５、第６のバイポーラトランジスタのベースに書込
み信号を入力し、 該第５、第６のバイポーラトランジスタのエミッタにそ
れぞれデータ入力対を接続してなることを特徴とする特
許請求の範囲第１項記載のメモリ回路。 - 【請求項４】前記ビット線プルアップ回路中の第３、第
４の各電界効果トランジスタと並列にダイオード列を接
続したことを特徴とする特許請求の範囲第１及至第３項
記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120193A JP2532831B2 (ja) | 1985-06-03 | 1985-06-03 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120193A JP2532831B2 (ja) | 1985-06-03 | 1985-06-03 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61278098A JPS61278098A (ja) | 1986-12-08 |
| JP2532831B2 true JP2532831B2 (ja) | 1996-09-11 |
Family
ID=14780211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60120193A Expired - Lifetime JP2532831B2 (ja) | 1985-06-03 | 1985-06-03 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532831B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556014B2 (ja) * | 1986-12-12 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2531671B2 (ja) * | 1987-03-31 | 1996-09-04 | 株式会社東芝 | 半導体記憶装置 |
| JP2719783B2 (ja) * | 1987-08-28 | 1998-02-25 | 日本電信電話株式会社 | ＢｉＣＭＯＳ読出し回路 |
| JP2695840B2 (ja) * | 1988-06-08 | 1998-01-14 | 株式会社日立製作所 | 半導体記憶装置 |
| KR0167550B1 (ko) * | 1989-04-05 | 1999-02-01 | 미다 가쓰시게 | 반도체메모리 |
| EP0426597B1 (en) * | 1989-10-30 | 1995-11-08 | International Business Machines Corporation | Bit decode scheme for memory arrays |
| WO1991018394A1 (en) * | 1990-05-17 | 1991-11-28 | International Business Machines Corporation | Read/write/restore circuit for memory arrays |
| JP3181759B2 (ja) * | 1993-06-10 | 2001-07-03 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
| JPH0648595B2 (ja) * | 1982-08-20 | 1994-06-22 | 株式会社東芝 | 半導体記憶装置のセンスアンプ |
| JPS59188884A (ja) * | 1984-01-25 | 1984-10-26 | Hitachi Ltd | 半導体回路 |
-
1985
- 1985-06-03 JP JP60120193A patent/JP2532831B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61278098A (ja) | 1986-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2544343B2 (ja) | 半導体集積回路装置 | |
| US4369503A (en) | Decoder circuit | |
| EP0023792B1 (en) | Semiconductor memory device including integrated injection logic memory cells | |
| US4984207A (en) | Semiconductor memory device | |
| JP2593894B2 (ja) | 半導体記憶装置 | |
| JP2532831B2 (ja) | メモリ回路 | |
| US4858183A (en) | ECL high speed semiconductor memory and method of accessing stored information therein | |
| EP0107394A2 (en) | Semiconductor memory device | |
| JPH0529990B2 (ja) | ||
| US4866673A (en) | BI-MOS semiconductor memory having high soft error immunity | |
| CA1189622A (en) | Bit line powered translinear memory cell | |
| JPS6331879B2 (ja) | ||
| US4897820A (en) | Bi-CMOS type of semiconductor memory device | |
| US5359553A (en) | Low power ECL/MOS level converting circuit and memory device and method of converting a signal level | |
| JPH04285794A (ja) | 半導体記憶装置 | |
| US4791382A (en) | Driver circuit | |
| US5258951A (en) | Memory having output buffer enable by level comparison and method therefor | |
| JPS63272119A (ja) | 半導体集積回路装置 | |
| JP2531674B2 (ja) | Ｍｏｓ・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 | |
| US4942555A (en) | Bi-MOS semiconductor memory having high soft error immunity | |
| JP2719783B2 (ja) | ＢｉＣＭＯＳ読出し回路 | |
| JP2650107B2 (ja) | 半導体集積回路装置 | |
| US5136535A (en) | Hybrid CMOS-bipolar memory cell | |
| JP3181467B2 (ja) | 論理ゲート回路 | |
| US4697104A (en) | Two stage decoder circuit using threshold logic to decode high-order bits and diode-matrix logic to decode low-order bits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |