JP2549574C - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、衛星通信，移動体通信，レーダ等において、増幅器，移相器，ス
イッチ，ミクサ，てい倍器などに使用するモノリシック集積回路に関するもので
ある。 ［従来の技術］ 第２図は例えば高木直他’帰還抵抗内蔵分割形ＦＥＴを用いたＬ帯広域帯高出
力モノリシック増幅器’電子情報通信学会春季全国大会，Ｃ−７２４，Ｐ２−５
３３，１９８９に示された従来のモノリシック集積回路を示す等価回路図、第３
図はモノリシックマイクロ波集積回路の具体的横成を示す構成図であり、図にお
いて、１６は信号の入力端子、１７は出力端子、１８は第１のゲートバイアス印
加端子、１９は第２のゲートバイアス印加端子、２０は第３のゲートバイアス印
加端子、２１はドレインバイアス印加端子、２２は１段目半導体素子、２３は２
段目半導体素子、２４は３段目半導体素子、２５は第１のインダクタ、２６は第
２のインダクタ、２７は第３のインダクタ、２８はキャパシタであり、これらは
半導体プロセス技術を用いて、半絶縁体基板２９上に形成される。また、各半導
体素子２２〜２４は能動回路素子を構成し、各インダクタ２５〜２７やキャパシ
タ２８などは受動回路素子を構成している。 次に動作について説明する。 第１のゲートバイアス印加端子１８，第２のゲートバイアス印加端子１９，第
３のゲートバイアス印加端子２０およびドレインバイアス印加端子２１には、１
段目半導体素子２２，２段目半導体素子２３および３段目半導体素子２４を動作
させるための直流電圧が印加される。このとき、第１のインダクク２５，第２の
インダクク２６，第３のインダクタ２７およびキャパシタ２８は整合回路素子と
しての投割とともに、信号が各バイアス印加端子１８〜２１にもれ込むことを防
止する。また、入力端子１６から入力した信号は、１段目半導体素子２２，２段
目半導体素子２３，３段目半導体素子２４で増幅され、出力端子１７から出力さ
れる。 ［発明が解決しようとする課題］ 従来のモノリシック集積回路は以上のように構成されているので、各半導体素
子２２〜２４や各インダクク２５〜２７，キャパシタ２８などの受動回路素子の
数が増大すると、半絶縁体基板２９が大形化し、歩留りが悪くなるほか、コスト
が高くなり、また、半絶縁体基板２９が割れたり反ったりするなどの課題があっ
た。 この発明は上記のような課題を解決するためになされたもので、歩留りを高く
維持し、コストを安くすることができるとともに、半導体基板の割れおよび反り
等を防止できるモノリシック集積回路を得ることを目的とする。 ［課題を解決するための手段］ この発明に係るモノリシック集積回路は、能動素子およびその能動素子に対す
る接続線路と外部との電気接続を行う接続部からなる第１の半絶縁体基板と、集
中定数回路素子を含む受動素子およびその受動素子と上記第１の半絶縁体基板の
接続部との電気接続を行う接続部からなる第２の半組縁体基板と、上記第１の半
絶縁体基択の接続部と上記第２の半絶縁体基板の接続部同士を接続する接続手段
とを備え、上記第１の半絶縁体基板と上記第２の半絶縁体基板は共に上向きにし
たものである。 ［作用］ この発明におけるモノリシック集積回路は、第１の半絶縁体基板と第２の半絶 縁体基板とに分割したことにより、半絶縁体基板を小型化し、その割れや反りを
防止して歩留りを向上する。また、第２の半絶縁体基板は受動素子のみを有する
ことから、半導体プロセスに要するマスクの枚数低減による大幅な歩留り向上を
実現する。これにより、第１の半絶縁体基板と第２の半絶縁体基板で構成される
モノリシックマイクロ波集積回路の歩留りを向上し、コストを大幅に低減可能に
する。 ［発明の実施例］ 以下、この発明の一実施例を図について説明する。第１図において、１はＦＥ
Ｔ，ダイオード，トランジスク等の能動回路素子（能動素子）２２〜２４と受動
回路素子の一部を有する第１の半絶縁体基板、２はスパイラルインダクタ（集中
定数回路素子），ループインダクタ，多層コンデンサ（集中定数回路素子），イ
ンタディジタルキャパシタ（集中定数回路素子），折れ曲がり線路，抵抗（集中
定数回路素子）等の受動回路素子（受動素子）２５〜２８のみを有する第２の半
絶縁体基板，３〜６はそれぞれ能動回路素子２２〜２４に接続された第１のボン
ディングパッド（接続部）、７〜１０はそれぞれ受動回路素子２５〜２８に接続
された第２のボンディングパッド（接続部）、１１，１２，１３，１４はそれぞ
れ対応する第１，第２のボンディングパッド同士を接続する金ワイヤ，金リボン
等の接続手段、１５はソース抵抗である。また、第１のボンディングパッド３〜
６は第１の半絶縁体基板１に形成され、第２のボンディングパッド７〜１０は第
２の半絶縁体基板２に形成される。なお、ソース抵抗１５は第２の半絶縁体基板
２上にユピ抵抗あるいはイオン注入抵抗などとして生成される。 次に動作について説明する。 この発明のマイクロ波集積回路は、上記のような２分割構造をなすが、基本的
に第２図に示すものと同一の等価回路を実現しており、従来と同様の動作を実行
する。すなわち、第１のゲートバイアス印加端子１８，第２のゲートバイアス印
加端子１９，第３のゲートバイアス印加端子２０およびドレインバイア又印加端
子２１には、１段目半導体素子２２，２段目半導体素子２３および３段目半導体
素子２４を動作させるための直流電圧が印加される。このとき、第１のインダク
タ２５，第２のインダクタ２６，第３のインダクタ２７およびキャパシタ２８は 整合回路素子としての役割とともに、信号が各バイアス印加端子１８〜２１にも
れ込むことを防止する。また、入力端子１６から入力した信号は、１段目半導体
素子２２，２段目半導体素子２３，３段目半導体素子２４で増幅され、出力端子
１７から出力される。 また、第１の半絶縁体基板側の半導体素子２２〜２４を含む能動回路と第２の
半絶縁体基板２側の各インダクタ２５〜２７，キャパシタ２８などを含む受動回
路とは、上記のように第１のボンディングパッド３〜６と第２のボンディングパ
ッド７〜１０を介して各金ワイヤ１１〜１４により接続されており、これらの両
回路間の信号の流れは従来と同様に高能率で行われる。また、特に、受動回路の
みを第２の半絶縁体基板２上に設けることによって、半導体プロセスに要するマ
スクの枚数低減による大幅な歩留り向上を期待でき、これが結果的に、モノリシ
ック集積回路の全体の歩留り向上に寄与することとなる。 さらに、第２の半絶縁体基板２に抵抗を設ける場合には、ユピ抵抗やイオン注
入抵抗を用いることができるので、誘電体基板上に薄膜抵抗を設ける場合と比較
して、その抵抗値の選択範囲が広がる。 また、第１の基板と第２の基板として同じ半絶縁体基板１，２を使用している
ため、各基板のつなぎ目での不達続の影響が少なく、つなぎ目での反射特性の劣
化が少なくなる。歩留り向上効果は使用する半導体素子の数が多いほど、また回
路が大規模化するほど顕著となる。 なお、上記実施例では半導体素子２２〜２４を３つ含む場合について示したが
、その個数は何個でもよい。 また、上記実施例では入力端子１６および出力端子１７を第１の半絶縁体基板
１上に設けたものを示したが、両者を第２の半絶縁体基板２上に設けてもよく、
上記実施例と同様の効果を奏する。 ［発明の効果］ 以上のように、この発明によれば、能動素子と接続部からなる第１の半絶縁体
基板と、集中定数回路素子を含む受動素子と上記第１の半絶縁体基板の接続部と
の電気接続を行う接続部からなる第２の半絶縁体基板と、上記第１の半絶縁体基
板の接続部と上記第２の半絶縁体基板の接続部同士を接続する接綾手段とを備え 、上記第１の半絶縁体基板と上記第２の半絶縁体基板は共に上向きになるように
構成したので、各半絶縁体基板を小型化することができ、その歩留りの向上並び
にコストの低減を図れるとともに、その半絶縁体基板の割れや反りを未然に防止
でき、信頼性の高いモノリシック集積回路を提供できる効果がある。

【図面の簡単な説明】 第１図はこの発明の一実施例によるモノリシック集積回路を示す構成図、第２
図は従来のモノリシック集積回路の等価回路を示す回路図、第３図は従来のモノ
リシック集積回路を示す横成図である。 １は第１の半絶縁体基板、２は第２の半絶縁体基板、３，４，５，６は第１の
ボンディングパッド（接続部）、７，８，９，１０は第２のボンディングパッド
（接続部）、１１，１２，１３，１４は金ワイヤ（接続手段）、２２，２３，２
４は能動回路素子（能動素子）、２５，２６，２７は受動回路素子（受動素子）
、２８は受動回路素子（受動素子）。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 能動素子およびその能動素子に対する接続線路と外部との電気接続を行う接続
   部からなる第１の半絶縁体基板と、集中定数回路素子を含む受動素子およびその
   受動素子と上記第１の半絶縁体基桟の接続部との電気接続を行う接続部からなる
   第２の半絶縁体基板と、上記第１の半絶縁体基板の接続部と上記第２の半絶縁体
   基板の接続部同士を接続する接続手段とを備え、上記第１の半絶縁体基板と上記
   第２の半絶縁体基板は共に上向きにしたことを特徴とするモノリシック集積回路
   。