JP2562068B2

JP2562068B2 - 不揮発性半導体記憶装置

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Publication number: JP2562068B2
Application number: JP3665490A
Authority: JP
Inventors: 健二野口; 山本　　誠; 真一小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-02-16
Filing date: 1990-02-16
Publication date: 1996-12-11
Anticipated expiration: 2011-12-11
Also published as: JPH03241596A; DE4025640A1; DE4025640C2

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体記憶装置に関し、特に電気的に消去
・書込みが可能な不揮発性メモリ装置（EEPROM）に関す
るものである。

［従来の技術］近年、半導体記憶装置は高集積化に伴うソフトエラー
またはセル構造上からくるデータの繰返し書込／消去に
伴うセルの破壊等による誤動作対策として誤り検出訂正
（Error Checking and Correcting、以下「ECC」と
称する）機能を持つ、いわゆるECC回路を同一半導体基
板上に備えたものが増加している。

第４図はこのような従来のEEPROMの一実施例を示すブ
ロック図であり、第５図は第４図に示されているメモリ
セルの断面構造図であり、第６図は従来のEEPROMのゲー
ト電圧とドレイン電流との関係を示す特性図であり、第
７図は第４図に示された検査ビット生成回路の論理図で
あり、第８図は第４図に示されたECC回路の論理図であ
る。

以下、これらの図を参照してその構成について説明す
る。

メモリセルアレイ１は主データ記憶用メモリセルエリ
ア1aと検査データ記憶用メモリセルエリア1bとからな
る。入力信号X₀〜XnはＸアドレスバッファ２で検出・波
形整形・増幅され、これを受けたＸデコーダ３によっ
て、主データ記憶用メモリセルアレイ1aの所定のワード
線106が選択される。入力信号Y₀〜YmはＹアドレスバッ
ファ４で検出・波形整形・増幅され、これを受けたＹデ
コーダ５によってＹゲート回路６を介して主データ記憶
用メモリセルアレイ1aの所定のビット線107が選択され
る。データが入出力されるデータピン７から入力された
データD0〜D7は、入力バッファ８で検出・波形整形・増
幅され、Ｙゲート回路６を介して主データ記憶用メモリ
セルアレイ1aのビット線107に伝えられ、コラムラッチ
高圧スイッチ18にラッチされる。検査ビット生成回路９
は、入力バッファ８から出力されたデータを検査して４
ビットの検査ビットデータP1〜P4を生成する。生成され
た検査ビットデータP1〜P4は、Ｙゲート回路６を介して
検査データ記憶用メモリセルアレイ1bのビット線に伝え
られ、コラムラッチ高圧スイッチ18にラッチされる。セ
ンスアンプ10は、Ｙゲート回路６を介して読出されるメ
モリセルエリア１の中のデータを検出し増幅する。ECC
回路11はセンスアンプ10を介して読出されたデータを検
査し、もし１ビットの故障が生じているときは、自動的
に誤りを検出しそのデータを訂正する。ECC回路11より
出力されるデータは、出力バッファ12を経てデータピン
７より外部へ出力される。制御信号バッファ13、読出／
書込制御回路14、消去／プログラム制御回路15、高電圧
発生回路16および読出制御回路17よりなる回路は、チッ
プイネーブル信号▲▼、出力イネーブル信号▲
▼およびライトイネーブル信号▲▼等に応じて、メ
モリセルアレイ１の中のデータを読み／書き／出力させ
たり、チップ自身を動作状態／待機状態にさせたりする
ための制御を行なう。コラムラッチ高圧スイッチ18ほ、
上記のように入力データD0〜D7および検査ビットデータ
P1〜P4をラッチするとともにプログラム時にはビット線
107へ、消去時にはコントロールゲート108に高電圧を印
加する。メモリセル101は選択トランジスタ102およびメ
モリトランジスタ103によって構成される。不純物領域1
04は、メモリトランジスタ103のドレイン領域と選択ト
ランジスタ102のソース領域とを兼ねたものであり、不
純物領域104および107によって選択トランジスタ102の
ソース／ドレイン領域が形成される。不純物領域104と
不純物領域107の間のチャンネル領域となる半導体基板1
11の上方にはゲート電極106が形成され、これは第４図
に示されているワード線に接続する。不純物領域104と
不純物領域110は、メモリトランジスタのソース／ドレ
イン領域を構成し、それらの領域のチャンネル領域とな
る半導体基板111の上方には絶縁膜を介してフローティ
ングゲート105が形成される。フローティングゲート105
の上方には、絶縁膜を介して制御電極108が形成され
る。

第９図に図示されているように、このメモリセルがMD
₀〜MD₇およびMP₁〜MP₄と12個並び、コントロールゲート
トランジスタ109を加えた形で１バイト（破線参照）を
構成している。第４図において符号D0〜D7およびP1〜P4
で示されているビット線107を、ビット線BL1〜BL12とし
ている。第８図の各回路121〜124はECC回路11を構成す
るものであり、入力ビットと検査ビットを検査するため
の排他的論理和回路（「EXOR回路」と称する）121、イ
ンバータ122、論理和回路（以下「AND回路」と称する）
123およびビット誤りを訂正するためのEXOR回路124であ
る。

次にEEPROMの動作について下記の順に従って説明す
る。

メモリセルにおける消去およびプログラム動作データの書込動作データの読出動作メモリセルにおける消去およびプログラム動作メモリセル101は第５図に示されているような構成に
なっており、メモリセルトランジスタ103のゲートは絶
縁層（図示せず）で覆われた二重構造となっている。そ
してコントロールゲート108に正の高電圧が印加され、
ドレイン拡散領域104、ソース拡散領域110およびＰ型半
導体基板111の電位を０とする。フローティングゲート1
05とメモリトランジスタ103のドレイン領域であり、か
つ選択トランジスタ102のソース領域である領域104とが
対向する部分の一部の絶縁層が非常に薄い酸化膜、すな
わちトンネル酸化膜109で形成されており、このトンネ
ル酸化膜109を通じて電子をフローティングゲート105と
ドレイン領域104との間でトンネルさせ、相互に電子の
やり取りを行なう。フローティングゲート105に正また
は負の電荷を蓄積することによって、メモリトランジス
タ103のしきい値電圧を変化させ、“0"または“1"の２
値のデータを記憶させている。

第６図は従来のEEPROMのゲート電圧／ドレイン電流の
特性を示した図である。

図において、横軸にはコントロールゲートのゲート電
圧がとられ、縦軸にはドレイン拡散領域とソース拡散領
域との間に生じるドレイン電流がとられている。図はド
レイン拡散領域の電圧を1Vにしたときの特性である。直
線60は書込動作が行なわれた状態で、フローティングゲ
ート２は電子が過剰に引抜かれた状態になっているため
デプレッション型になっている。そのしきい値は、−4V
である。一方、直線64は消去動作が行なわれた状態で、
フローティングゲート中には電子が注入された状態とな
っているためエンハンスメント型になっている。そのし
きい値は4Vである。したがって、データの記憶の有無
は、読出時においてコントロールゲートには0Vを印加
し、そのときのドレイン電流を或るセンスレベルIsenを
もとに検知すればよい。すなわち、ドレイン電流がセン
スレベルIsen以上に流れれば“0"、Isen未満であれば
“1"の情報であるとして、記憶情報をセンスアンプで判
別することができる。

すなわち、消去動作とは、フローティングゲート105
に電子を注入してメモリトランジスタ103のしきい値電
圧を高い方にシフトさせ、データ“1"を記憶させること
をいい、具体的にはビット線107を接地電位としてワー
ド線106とコントロールゲート線108に高電圧を印加して
行なわれる。

プログラム動作とは、フローティングゲート105から
電子を引抜いてメモリトランジスタ103のしきい値電圧
を低い方にシフトさせ、データ“0"を記憶させることを
いい、具体的にはコントロールゲート108を接地電位と
してワード線106とビット線107を高電位にして行なわれ
る。

データの書込動作まず、信号▲▼および▲▼として、“L"レベ
ル信号が入力されると、制御回路、すなわち制御信号バ
ッファ13、読出／書込制御回路14、消去／プログラム制
御回路15および高圧発生回路16が活性化する。Ｘアドレ
ス信号X₀〜Xnによって、Ｘアドレスバッファ２およびＸ
デコーダ３を経て所定のワード線106が選択され、Ｙア
ドレス信号Y₀〜YmによってＹアドレスバッファ４、Ｙデ
コーダ５およびＹゲート回路６を経て所定のビット線が
選択される。そして、８本のデータピン７を介してデー
タD0〜D7が入力されると、データD0〜D7は入力バッファ
８およびＹゲート回路６を介して主データ記憶用メモリ
セルアレイ1aのビット線107に伝えられ、コラムラッチ
高圧スイッチ18にラッチされる。一方、入力バッファ８
の出力は、検査ビット生成回路９にも入力され、ここで
４ビットの検査ビットデータP1〜P4が生成される。検査
ビットデータP1〜P4は、Ｙゲート回路６を介して検査デ
ータ記憶用メモリセルアレイ1bのビット線107に伝えら
れ、コラムラッチ高圧スイッチ18にラッチされる。ここ
で、入力データD0〜D7から検査ビットデータP1〜P4を生
成する方法としては、たとえば第７図に示されたような
データD0〜D7を入力する８本の信号線のうち４本もしく
は５本の信号線を取出し、それらの信号線に接続するEX
OR回路91で検査ビットデータが生成される。たとえば、
入力データD0〜D7が順に（0,1,0,1,0,1,0,1,）であると
すれば、検査ビットデータP1〜P4は順に（0,1,1,1）と
なる。

アドレスおよびデータのラッチが完了すると、コラム
ラッチ高圧スイッチ18およびワードライン高圧スイッチ
19に高電圧が供給されてメモリセルエリア１が活性化さ
れる。そして上記メモリセルにおける消去／プログラム
の動作の要領に従って所定のメモリセルトランジスタに
所定のデータが書込まれる。これらの一連のフローチャ
ートを第10図に示す。

第10図において、まずステップS11において、外部書
込サイクルとして、外部からデバイスにデータの書込み
が行なわれる。但し、書込まれたデータはメモリセルに
書込まれるのではなく、各ビット線およびコントロール
ゲート線に設けられたコラムラッチに取込まれる。

次にステップS12において内部書込サイクルとして、
内部で高圧パルスを発生し、コラムラッチにラッチされ
たデータをメモリセルに書込むサイクルに移る。内部書
込サイクルの具体的内容はステップS13およびS14に示さ
れている。

ステップS13において消去サイクルとして、書換えた
いバイトの消去、すなわち“1"を書込む動作が行なわれ
る。

ステップS14において、プログラムサイクルとして、
入力データが“0"であるべきセルにプログラムを行なう
動作、すなわち“0"を書込む動作が行なわれる。

データの読出動作まず信号▲▼および▲▼として、“L"レベル
が入力されると、制御回路、すなわち制御信号バッファ
13、読出／書込制御回路14および読出制御回路17が活性
化し、センスアンプ10と出力バッファ12とが活性化され
る。そしてＸアドレスバッファ２およびＸデコーダ３を
経て、入力されるＸアドレス信号によってワード線106
が選択され、続いてＹアドレスバッファ４、Ｙデコーダ
５およびＹゲート回路６を介して入力されるＹアドレス
信号によって、所定のビット線107が選択される。これ
によって、メモリトランジスタの所望のデータD0〜D7お
よびP1〜P4が、ビット線107およびＹゲート回路６を介
してセンスアンプ10で増幅された後、ECC回路11へ入力
される。すなわち、データD0〜D7およびP1〜P4は書込時
に検査ビット生成回路９で選択したものと同じ組合わせ
でまずEXOR121に入力される。ところが、検査ビットデ
ータP1〜P4はそれぞれに対応する入力データ（たとえば
データP1の場合はD0,D1,D2,D3）の“1"の数を予め偶数
となるように決めたのであるから、メモリトランジスタ
103に故障を生じていなければ、EXOR回路121の一方の出
力M1〜M4はすべて“L"レベルとなり他方のインバータ12
2を介して反転出力▲▼〜▲▼はすべて“H"レ
ベルとなる。すると次段のAND回路123の出力はすべて
“L"レベルとなり、結局最終段のEXOR回路124の出力D0a
〜D7aはすべて入力データD0〜D7がそのまま出力される
ことになる。次にメモリトランジスタ103の中の１個が
故障して、１ビット（たとえばデータD3）が本来“1"と
なるべきものが“0"となって入力された場合を考える。
そうするとEXOR回路121のうちEXOR1の入力データは（0,
1,0,0,0）、EXOR4の入力データは（1,0,0,1,1）とな
り、出力▲▼および▲▼はいずれも“H"レベル
となり、出力M1およびM4はいずれも“L"レベルとなる。
出力M2およびM3はデータD3が入力されていないので、い
ずれも“L"レベルとなる。AND回路123の出力が“L"レベ
ルであれば、次段のEXOR回路124の出力は、もう一方の
入力信号すなわちD0〜D7と同相レベルが出力される。こ
の例においてはAND回路123のAND4を除く、すべてのAND
回路123の出力が“L"レベルであるから、出力D0a〜D2a
およびD4a〜D7aとしては、入力データD0〜D2およびD4〜
D7がそのまま出力される。一方、出力D3aとしてはAND回
路123のAND4の出力が“H"レベルであるから、EXOR8に入
力される他方のデータD3の反転したものとなる。このよ
うにして故障したメモリトランジスタのデータD3はECC
回路11によって検出・訂正され、出力バッファ回路12を
経て入力されたときと同じデータD0〜D7がデータピン７
より出力される。なお、上記の説明ではメモリセルアレ
イ１に書込んだデータD0〜D7およびP1〜P4の12ビットの
中で、D3にビット誤りを生じた例を示しているが、デー
タD0〜D7およびP1〜P4の他のどの１個のデータにビット
誤りを生じても同様にその誤りが検出・訂正され、ECC
回路11からは正常なデータが出力される。

ここでEEPROMの故障（不良）の形態について説明す
る。１つの故障の形態として、上記で説明したように、
メモリトランジスタ103が故障した場合であり、他の故
障の形態としては、選択トランジスタ102が故障した場
合である。メモリトランジスタ103が故障した場合は、
たとえばMD₃のメモリトランジスタが故障したとして
も、書込／読出いずれも他のメモリトランジスタには影
響を与えず、あくまでその故障したメモリトランジスタ
を有するビットだけの問題となる。一方選択トランジス
タ102が故障した場合を考える。故障の形態としては、
消去／プログラム時いずれも高電圧になるワード線106
が選択トランジスタのゲートとなっているから、この高
電圧によってゲート酸化膜が破壊し、ビット線107と短
絡してしまうということが一番可能性が高い。その場合
消去サイクルにおいて、ワード線106は高電圧、ビット
線107は接地電位となる。そのため、もし選択トランジ
スタ102のゲート酸化膜が破壊しゲートとドレインが短
絡していたとすると、本来高電圧になるべきワード線10
6と接地電位とあるべきビット線107が短絡することにな
る。その結果、ワード線106には高電圧が印加されずメ
モリトランジスタ103のゲートすなわちコントロールゲ
ート108に高電圧が印加されないことになる。これはバ
イト内のすべてのメモリトランジスタおよび同一ワード
線上のすべてのメモリトランジスタが消去できなくなる
ことを意味する。

［発明が解決しようとする課題］上記のような従来のEEPROMはメモリトランジスタが故
障した際にはECC回路の採用でこの故障を検出し、誤り
を訂正して出力することができるが、選択トランジスタ
が故障した場合にはそのバイト内すべてが消去されず、
ECC回路を採用したとしてもすべての故障を検出し誤り
を訂正して出力することは不可能である。そのため、選
択トランジスタが故障したEEPROMは製品として出荷でき
ず、製品の歩留りを低下させていた。

この発明は上記のような課題を解決するためになされ
たものであり、EEPROMにおいてワード線に故障が生じて
も製品の信頼性および歩留りを向上させることを目的と
する。

［課題を解決するための手段］この発明に係る不揮発性半導体記憶装置は、メモリセ
ルからの情報の読出時にメモリセルに加わる電位差より
も、大きな電位差をメモリセルに印加することで情報の
書込が行なわれる不揮発性半導体記憶装置であって、対
応するメモリセルに接続され、第１の電位以上に保持さ
れることによって、対応したメモリセルに情報を書込む
第１のワード線と、対応するメモリセルに接続され、第
１の電位以上に保持されることによって、対応したメモ
リセルに情報を書込む第２のワード線と、外部制御信号
に応じて、メモリセルへの情報の書込動作が指定された
ことを検知する動作制御手段と、動作制御手段の検知結
果に応じて、メモリセルへの情報の書込動作時におい
て、第１のワード線に第２の電位を印加する電位印加手
段と、印加された第２の電位によって、第１のワード線
に現れた電位が第１の電位未満である旨を検知する検知
手段と、検知手段の検知出力に応答して、第１のワード
線の代わりに、第２のワード線に第２の電位を印加する
ように電位印加手段を制御する制御手段とを備えたもの
である。

［作用］この発明においては、メモリセルへの情報の書込動作
時において、ワード線の高電圧レベルを検出し、そのレ
ベルが所定レベル以下となった場合には、そのワード線
が選択されたとき自動的に予備のワード線の選択に切換
えられる。

［実施例］第１図はこの発明の一実施例によるEEPROMのメモリセ
ルアレイ周辺のブロック図であり、第４図で従来例とし
て示したEEPROMと同一記号等は従来例におけるものと同
一または相当部分を示すものである。なお、第１図に示
されていない周辺の回路等は第４図に示したものと同様
である。

以下図を参照してその構成について説明する。

メモリセルエリアとして、主データ記憶用メモリセル
エリア1aおよび検査データ記憶用メモリセルエリア1bの
周辺に、予備メモリセルエリア31が形成される。予備メ
モリセルエリア31自身の構造は主データ記憶用メモリセ
ルエリア1aおよび検査データ記憶用メモリセルエリア1b
と同様である。予備メモリセルエリア31に対して、ワー
ド線206を介してスペアＸデコーダ33が形成される。一
方、消去／プログラム制御回路15からの出力は高圧発生
回路16へ入力するとともに、基準電圧発生回路34に入力
され、そこで高電圧基準値VPPが発生される。高電圧基
準値KVPPはコンパレータ36およびアドレス置換用EEPROM
37に入力される。コンパレータ36にはＸデコーダ３およ
びスペアＸデコーダ33に接続するワード線106およびワ
ード線206からの分岐が接続されている。コンパレータ3
6の出力はアドレス置換用EEPROM37に入力される。アド
レス置換用EEPROM37には、ＸアドレスバッファからのＸ
デコーダ３への出力から分岐されたアドレス信号が入力
される。アドレス置換用EEPROM37の出力はＸデコーダ３
およびスペアＸデコーダ33に入力される。

第３図は第１図のブロック図に示された主要な回路部
分の具体的な構成を示す回路図である。

次に書込動作について、第１図、書込動作のフローチ
ャートを示す第２図および第３図を参照して説明する。

まず、外部書込サイクルとして外部からデバイスにデ
ータが書込まれる。但し書込まれたデータはメモリセル
に書込まれるのではなく、各ビット線およびコントロー
ルゲート線に設けられたコラムラッチに取込まれる（S
1）。

次に信号▲▼および▲▼として“L"レベル信
号が入力されると、アドレスおよびデータのラッチが完
了する。すなわち、ステップS2以降において内部書込サ
イクルとして、内部で高圧パルスが発生されコラムラッ
チにラッチされたデータをメモリセルに書込む動作に移
る。この内部書込サイクルの具体的内容はステップS3〜
S5に示されている。

消去／プログラム制御回路15からの信号を受けて基準
電圧発生回路34にて高電圧基準値KVPPが発生され、コン
パレータ36に与えられる。一方、Ｘアドレス信号に基づ
いてワード線駆動信号X₀〜X₅が発生され、所定のワード
線WLが選択される。そして、そのワード線WLに高電圧を
印加すべく、コラムラッチ高圧スイッチ18を介して高電
圧が印加される。ワード線に現われた電位VPPは、信号
Ａが“H"レベルになることによってコンパレータ36にお
いて基準値KVPPと比較される。その比較によってたとえ
ばVPP＞KVPPの場合、すなわちワード線WLにリークがな
い場合、ノードN₁は“H"レベルとなる。すると、アドレ
ス置換用EEPROM37のメモリトランジスタM1およびM2のド
レイン領域の電位は“H"レベルとなるので、それらのト
ランジスタM1およびM2には書込みが行なわれない。した
がって、トランジスタM1およびM2はいずれもオンとな
り、アドレス置換用EEPROM37の出力信号▲▼は“H"
レベルとなる。この結果、スペアＸデコーダ33の出力は
“L"レベルのままでワード線の置換動作は行なわれず、
通常の消去サイクル、すなわち書換えたいバイトの消去
を行なう（S4）。そしてステップS5においてプログラム
サイクルとして、入力データが“0"であるべきセルにプ
ログラム動作を行なう。すなわち、そのセルに“0"を書
込み、書込動作を完了する。

一方、ステップS3の高圧パルス比較サイクルにおい
て、たとえばワード線106に印加された高電圧の電位が
高電圧基準値KVPP以下であれば、ワード線106上に故
障、すなわちどこかの選択トランジスタ102に故障が生
じたものとし、そのワード線106上のメモリトランジス
タには消去できないものと判断し、そのワード線の置換
を行なう。この場合はコンパレータ36の比較結果がVPP
＜KVPPとなるのでノードN1は“L"レベルとなる。すると
発振器からの発振信号Ｒφに基づいて高電圧基準値KVPP
が昇圧され、メモリトランジスタM1およびM2に書込みが
行なわれる。したがって、トランジスタM1およびM2のし
きい値電圧はエンハンス側にシフトし、これらのトラン
ジスタはいずれもオフとなる。そして、この状態が以後
続くことになる。この結果、アドレス置換用EEPROM37の
出力信号▲▼は“L"レベル、スペアＸデコーダ駆動
信号RXiは駆動信号Xiおよび▲▼のいずれかを選択
して出力する。この実施例ではXiはX₂〜X₅に対応してい
る。すなわち、ワード線駆動信号の４種類の信号が１ブ
ロックとして取扱われ、ワード線の置換が行なわれるこ
とになる。そして、スペアＸデコーダ33のワード線206
への出力は、“H"レベルとなり、置換制御信号NENは
“L"レベルとなる。信号NENはＸデコーダ３に入力され
るので、リークのあったと考えられるワード線WLは以後
非選択となり、ワード線の置換が行なわれる。すなわ
ち、不良アドレスがＸアドレスバッファ２を介して選択
された場合、不良アドレスに対するＸデコーダを非選択
にし、スペアＸデコーダを活性化させる内容がEEPROM37
に記憶される。このようにして、不良のワード線から良
品へのワード線への置換を完了する（S3）。以下、同様
に通常の消去サイクル（S4）およびプログラムサイクル
（S5）とを行ない書込動作を完了する。

読出サイクルにおいては、Ｘアドレスバッファからの
出力信号が、Ｘデコーダ３と平行してアドレス置換用EE
PROM37へ入力される。EEPROM37のメモリトランジスタM1
およびM2は前述した内容を記憶しているので、不良アド
レスに対応するＸデコーダ３は非選択となり、スペアＸ
デコーダ33が活性化され、予備メモリセルアレイのワー
ド線が選択され正しいデータが読出される。

なお、上記実施例では、ECC回路付きのEEPROMが適用
しているが、ECC回路を備えたEPROMにも同様に適用でき
る。

また、上記実施例ではEEPROMに適用しているが、この
発明の思想はDRAMやSRAMにも同様に適用できる。

さらに、上記実施例では、ワード線の故障を対象とし
ているがビット線の故障に対しても、この発明の思想は
同様に適用できることは言うまでもない。

［発明の効果］この発明は以上説明したとおり、ワード線が不良であ
った場合、予備のワード線を選択してデータの読出し／
書込みを行なうので、EEPROMの歩留りを向上させ、読み
書き動作における信頼性を向上する。

【図面の簡単な説明】

第１図はこの発明の一実施例によるEEPROMのブロック
図、第２図はこの発明の一実施例によるEEPROMの書込動
作のフローを示す図、第３図は第１図のブロック図に示
された主要な回路部分の具体的な構成を示す回路図、第
４図は従来のEEPROMのブロック図、第５図は一般のEEPR
OMのメモリセルの断面構造図、第６図は第５図のEEPROM
のゲート電圧およびドイレン電流の特性を示す図、第７
図は第４図のEEPROMの検査ビットの生成回路図、第８図
は第４図の誤り検出、訂正回路の具体的内容を示す図、
第９図は一般のEEPROMのメモリセルエリアの構成図、第
10図は従来のEEPROMの書込動作の内容を示すフロー図で
ある。図において、１はメモリセルエリア、1aは主データ記憶
用メモリセルエリア、1bは検査データ記憶用メモリセル
エリア、31は予備メモリセルエリア、２はＸアドレスバ
ッファ、３はＸデコーダ、34は基準電圧発生回路、36は
コンパレータ、37はアドレス置換用EEPROM、33はスペア
Ｘデコーダ、106はワード線、206は予備ワード線であ
る。なお、各図中同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルからの情報の読出時に前記メモ
リセルに加わる電位差よりも大きな電位差を、前記メモ
リセルに印加することで情報の書込が行なわれる不揮発
性半導体記憶装置であって、対応するメモリセルに接続され、第１の電位以上に保持
されることによって、対応したメモリセルに情報を書込
む第１のワード線と、対応するメモリセルに接続され、第１の電位以上に保持
されることによって、対応したメモリセルに情報を書込
む第２のワード線と、外部制御信号に応じて、前記メモリセルへの情報の書込
動作が指定されたことを検知する動作制御手段と、前記動作制御手段の検知結果に応じて、前記メモリセル
への情報の書込動作時において、前記第１のワード線に
第２の電位を印加する電位印加手段と、前記印加された第２の電位によって、前記第１のワード
線に現われた電位が前記第１の電位未満である旨を検知
する検知手段と、前記検知手段の検知出力に応答して、前記第１のワード
線の代わりに、前記第２のワード線に前記第２の電位を
印加するように前記電位印加手段を制御するワード線選
択制御手段とを備えた、不揮発性半導体記憶装置。