JPH03241596A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に電気的に消去・
書込みが可能な不揮発性メモリ装置（ＥＥＰＲＯＭ）に
関するものである。

［従来の技術］ 近年、半導体記憶装置は高集積化に伴うソフトエラーま
たはセル構造上からくるデータの繰返し書込／消去に伴
うセルの破壊等による誤動作対策として誤り検出訂正（
Ｅｒｒｏｒ　　Ｃｈｅｃｋｉｎｇ　　ａｎｄ　　Ｃｏｒ
ｒｅｃｔ　ｉｎｇ、以下「ＥＣＣＪと称する）機能を持
つ、いわゆるＥＣＣ回路を同一半導体基板上に備えたも
のが増加している。

第４図はこのような従来のＥＥＰＲＯＭの一実施例を示
すブロック図であり、第５図は第４図に示されているメ
モリセルの断面構造図であり、第６図は従来のＥＥＦＲ
ＯＭのゲート電圧とドレイン電流との関係を示す特性図
であり、第７図は第４図に示された検査ビット生成回路
の論理図であり、第８図は第４図に示されたＥＣＣ回路
の論理図である。

以下、これらの図を参照してその構成について説明する
。

メモリセルアレイ１は主データ記憶用メモリセルエリア
１ａと検査データ記憶用メモリセルエリア１ｂとからな
る。入力信号Ｘ。−ＸｎはＸアドレスバッファ２で検出
・波形整形・増幅され、これを受けたＸデコーダ３によ
って、主データ記憶用メモリセルアレイ１ａの所定のワ
ード線１０６が選択される。入力信号Ｙ。−ＹｍはＹア
ドレスバッファ４で検出・波形整形・増幅され、これを
受けたＹデコーダ５によってＹデー８回路６を介して主
データ記憶用メモリセルアレイ１ａの所定のビット線１
０７が選択される。データが入出力されるデータピン７
から入力されたデータＤｏ〜Ｄ７は、入力バッファ８で
検出・波形整形・増幅され、Ｙデー８回路６を介して主
データ記憶用メモリセルアレイ１ａのビット線１０７に
伝えられ、コラムラッチ高圧スイッチ１８にラッチされ
る。

検査ビット生成回路９は、入力バッファ８から出力され
たデータを検査して４ビツトの検査ビットデータＰ１〜
Ｐ４を生成する。生成された検査ビットデータＰ１〜Ｐ
４は、Ｙデー８回路６を介して検査データ記憶用メモリ
セルアレイ１ｂのビット線に伝えられ、コラムラッチ高
圧スイッチ１８にラッチされる。センスアンプ１０は、
Ｙデー８回路６を介して読出されるメモリセルエリア１
の中のデータを検出し増幅する。ＥＣＣ回路１１はセン
スアンプ１０を介して読出されたデータを検査し、もし
１ビツトの故障が生じているときは、自動的に誤りを検
出しそのデータを訂正する。ＥＣＣ回路１１より出力さ
れるデータは、出力バッファ１２を経てデータピン７よ
り外部へ出力される。制御信号バッファ１３、読出／書
込制御回路１４、消去／プログラム制御回路１５、高電
圧発生回路１６および続出制御回路１７よりなる回路は
、チップイネーブル信号τ１、出力イネーブル信号゛σ
１およびライトイネーブル信号ＷＥ等に応じて、メモリ
セルアレイ１の中のデータを読み／書き／出力させたり
、チップ自身を動作状態／待機状態にさせたりするため
の制御を行なう。コラムラッチ高圧スイッチ１８は、上
記のように入力データＤＯ〜Ｄ７および検査ビットデー
タＰ１〜Ｐ４をラッチするとともにプログラム時にはビ
ット線１０７へ、消去時にはコントロールゲート１０８
に高電圧を印加する。メモリセル１０１は選択トランジ
スタ１０２およびメモリトランジスタ１０３によって構
成される。不純物領域１０４は、メモリトランジスタ１
０３のドレイン領域と選択トランジスタ１０２のソース
領域とを兼ねたものであり、不純物領域１０４および１
０７によって選択トランジスタ１０２のソース／ドレイ
ン領域か形成される。不純物領域１０４と不純物領域１
０７の間のチャンネル領域となる半導体基板１１１の上
方にはゲート電極１０６が形成され、これは第４図に示
されているワード線に接続する。不純物領域１０４と不
純物領域１１０は、メモリトランジスタのソース／ドレ
イン領域を構成し、それらの領域のチャンネル領域とな
る半導体基板１１１の上方には絶縁膜を介してフローテ
ィングゲート１０５が形成される。フローティングゲー
ト１０５の上方には、絶縁膜を介して制御電極１０８が
形成される。

第９図に図示されているように、このメモリセルがＭＤ
ｏ−ＭＤ、およびＭＰ、　〜ＭＰ、と１２個並び、コン
トロールゲートトランジスタ１０９を加えた形で１バイ
ト（破線参照）を構成している。第４図において符号Ｄ
Ｏ〜Ｄ７およびＰ１〜Ｐ４で示されているビット線１０
７を、ビット線ＢＬＩ〜ＢＬ１２としている。第８図の
各回路１２１〜１２４はＥＣＣ回路１１を構成するもの
であり、入力ビットと検査ビットを検査するための排他
的論理和回路（ｒＥＸＯＲ回路」と称する）１２１、イ
ンバータ１２２、論理和回路（以下ｒＡＮＤ回路」と称
する）１２３およびビット誤りを訂正するためのＥＸＯ
Ｒ回路１２４である。

次にＥＦＲＯＭの動作について下記の順に従って説明す
る。

■　メモリセルにおける消去およびプログラム動作 ■　データの書込動作 ■　データの読出動作 ■メモリセルにおける消去およびプログラム動作メモリ
セル１０１は第５図に示されているような構成になって
おり、メモリセルトランジスタ１０３のゲートは絶縁層
（図示せず）で覆われた二重構造となっている。そして
コントロールゲート１０８に正の高電圧が印加され、ド
レイン拡散領域１０４、ソース拡散領域１１０およびＰ
型半導体基板１１１の電位を０とする。フローティング
ゲート１０５とメモリトランジスタ１０３のドレイン領
域であり、かつ選択トランジスタ１０２のソース領域で
ある領域１０４とが対向する部分の一部の絶縁層が非常
に薄い酸化膜、すなわちトンネル酸化膜１０９で形成さ
れており、このトンネル酸化膜１０９を通じて電子をフ
ローティングゲート１０５とドレイン領域１０４との間
でトンネルさせ、相互に電子のやり取りを行なう。フロ
ーティングゲート１０５に正または負の電荷を蓄積する
ことによって、メモリトランジスタ１０３のしきい値電
圧を変化させ、“０”または“１”の２値のデータを記
憶させている。

第６図は従来のＥＥＦＲＯＭのゲート電圧／ドレイン電
流の特性を示した図である。

図において、横軸にはコントロールゲートのゲト電圧が
とられ、縦軸にはドレイン拡散領域とソース拡散領域と
の間に生じるドレイン電流がとられている。図はドレイ
ン拡散領域の電圧を１ｖにしたときの特性である。直線
６０は書込動作が行なわれた状態で、フローティングゲ
ート２は電子が過剰に引抜かれた状態になっているため
デプレッション型になっている。そのしきい値は、４Ｖ
である。一方、直線６４は消去動作が行なわれた状態で
、フローティングゲート中には電子が注入された状態と
なっているためエンハンスメント型になっている。その
しきい値は４ｖである。

したがって、データの記憶の有無は、読出時においてコ
ントロールゲートにはＯＶを印加し、そのときのドレイ
ン電流を成るセンスレベルｌ５ｅｎをもとに検知すれば
よい。すなわち、ドレイン電流がセンスレベルｌ５ｅｎ
以上に流れれば“０゜ｌ５ｅｎ未満であれば“１”の情
報であるとして、記憶装置をセンスアンプで判別するこ
とができる。

すなわち、消去動作とは、フローティングゲート１０５
に電子を注入してメモリトランジスタ１０３のしきい値
電圧を高い方にシフトさせ、データ“１＃を記憶させる
ことをいい、具体的にはビット線１０７を接地電位とし
てワード線１０６とコントロールゲート線１０８に高電
圧を印加して行なわれる。

プログラム動作とは、フローティングゲート１０５から
電子を引抜いてメモリトランジスタ１０３のしきい値電
圧を低い方にシフトさせ、データ“０”を記憶させるこ
とをいい、具体的にはコントロールゲート１０８を接地
電位としてワード線１０６とビット線１０７を高電位に
して行なわれる。

■データの書込動作 まず、信号で■およびＷＥとして、“Ｌ″レベル信号入
力されると、制御回路、すなわち制御信号バッファ１３
、読出／書込制御回路１４、消去／プログラム制御回路
１５および高圧発生回路１６が活性化する。Ｘアドレス
信号Ｘ。−Ｘｎによって、Ｘアドレスバッファ２および
Ｘデコーダ３を経て所定のワード線１０６が選択され、
Ｙアドレス信号Ｙ。−ＹｍによってＹアドレスバッファ
４、Ｙデコーダ５およびＹデー８回路６を経て所定のビ
ット線が選択される。そして、８本のデータビン７を介
してデータＤＯ〜Ｄ７が入力されると、データＤＯ〜Ｄ
７は入力バッファ８およびＹデー８回路６を介して主デ
ータ記憶用メモリセルアレイ１ａのビット線１０７に伝
えられ、コラムラッチ高圧スイッチ１８にラッチされる
。一方、入力バッファ８の出力は、検査ビット生成回路
９にも入力され、ここで４ビツトの検査ビットデータＰ
１〜Ｐ４が生成される。検査ビットデータＰ１〜Ｐ４は
、Ｙデー８回路６を介して検査データ記憶用メモリセル
アレイ１ｂのビット線１０７に伝えられ、コラムラッチ
高圧スイッチ１８にラッチされる。ここで、入力データ
ＤＯ〜Ｄ７から検査ビットデータＰ１〜Ｐ４を生成する
方法としては、たとえば第７図に示されたようなデータ
ＤＯ〜Ｄ７を入力する８本の信号線のうち４本もしくは
５本の信号線を取出し、それらの信号線に接続するＥＸ
ＯＲ回路９１で検査とットデータが生成される。たとえ
ば、入力データＤＯ〜Ｄ７が順に（０，１，０，１，０
，１，０，１，）であるとすれば、検査ビットデータＰ
１〜Ｐ４は順に（０゜１．１．１）となる。

アドレスおよびデータのラッチが完了すると、コラムラ
ッチ高圧スイッチ１８およびワードライン高圧スイッチ
１９に高電圧が供給されてメモリセルエリア１が活性化
される。そして上記メモリセルにおける消去／プログラ
ムの動作の要領に従って所定のメモリセルトランジスタ
に所定のデータが書込まれる。これらの一連のフローチ
ャートを第１０図に示す。

第１０図において、まずステップＳｌｌにおいて、外部
書込サイクルとして、外部からデバイスにデータの書込
みが行なわれる。但し、書込まれたデータはメモリセル
に書込まれるのではなく、各ビット線およびコントロー
ルゲート線に設けられたコラムラッチに取込まれる。

次にステップＳ１２において内部書込サイクルとして、
内部で高圧パルスを発生し、コラムラッチにラッチされ
たデータをメモリセルに書込むサイクルに移る。内部書
込サイクルの具体的内容はステップＳ１３およびＳ１４
に示されている。

ステップＳ１３において消去サイクルとして、書換えた
いバイトの消去、すなわち“１″を書込む動作が行なわ
れる。

ステップＳ１４において、プログラムサイクルとして、
入力データが“０”であるべきセルにプログラムを行な
う動作、すなわち“０″を書込む動作が行なわれる。

■データの読出動作 まず信号で１およびδ下として、“Ｌ”レベルが入力さ
れると、制御回路、すなわち制御信号バッファ１３、読
出／書込制御回路１４および読出制御回路１７が活性化
し、センスアンプ１０と出力バッファ１２とが活性化さ
れる。そしてＸアドレスバッファ２およびＸデコーダ３
を経て、入力されるＸアドレス信号によってワード線１
０６が選択され、続いてＹアドレスバッファ４、Ｙデコ
ーダ５およびＹゲート回路６を介して入力されるＹアド
レス信号によって、所定のビット線１０７が選択される
。これによって、メモリトランジスタの所望のデータＤ
Ｏ〜Ｄ７およびＰ１〜Ｐ４が、ビット線１０７およびＹ
ゲート回路６を介してセンスアンプ１０で増幅された後
、ＦＣＣ回路１１へ入力される。すなわち、データＤＯ
〜Ｄ７およびＰ１〜Ｐ４は書込時に検査ビット生成回路
９で選択したものと同じ組合わせでまずＥＸＯＲ１２１
に入力される。ところが、検査ビットデータＰ１〜Ｐ４
はそれぞれに対応する人力データ（たとえばデータＰ１
の場合はＤＯ，ＤＩ、Ｄ２．Ｄ３）の“１″の数を予め
偶数となるように決めたのであるから、メモリトランジ
スタ１０３に故障を生じていなければ、ＥＸＯＲ回路１
２１の一方の出力Ｍ１〜Ｍ４はすべて“Ｌ°レベルとな
り他方のインバータ１２２を介して反転出力Ｍ１〜Ｍ４
はすべて“Ｈルベルとなる。すると次段のＡＮＤ回路１
２３の出力はすべて′Ｌ”レベルとなり、結局最終段の
ＥＸＯＲ回路１２４の出力ＤＯａ〜Ｄ７ａはすべて入力
データＤＯ−Ｄ７がそのまま出力されることになる。次
にメモリトランジスタ１０３の中の１個が故障して、１
ビツト（たとえばデータＤ３）が本来“１″となるべき
ものが“Ｏ“となって入力された場合を考える。そうす
るとＥＸＯＲ回路１２１のうちＥＸＯＲＩの入力データ
は（０，１，０，０，Ｏ）　、ＥＸＯＲ４の入力データ
は（１，Ｏ，０，１，１）となり、出力「およびＭ４は
いずれも“Ｈ”レベルとなり、出力Ｍ１およびＭ４はい
ずれも“Ｌ”レベルとなる。出力Ｍ２およびＭ３はデー
タＤ３が入力されていないので、いずれも“Ｌ２レベル
となる。ＡＮＤ回路１２Ｂの出力が“Ｌ”レベルであれ
ば、次段のＥＸＯＲ回路１２４の出力は、もう一方の入
力信号すなわちＤＯ−Ｄ７と同相レベルが出力される。

この例においてはＡＮＤ回路１２３のＡＮＤ４を除く、
すべてのＡＮＤ回路１２３の出力が“Ｌルベルであるか
ら、出力ＤＯａ〜Ｄ２ａおよびＤ４ａ−Ｄ７ａとしては
、入力データＤＯ〜Ｄ２およびＤ４〜Ｄ７がそのまま出
力される。

一方、出力Ｄ３ａとしてはＡＮＤ回路１２３のＡＮＤ４
の出力が“Ｈ“レベルであるがら、ＥＸ。

Ｒ８に人力される他方のデータＤ３の反転したものとな
る。このようにして故障したメモリトランジスタのデー
タＤ３はＥＣＣ回路１１によって検出・訂正され、出力
バッファ回路１２を経て入力されたときと同じデータＤ
Ｏ〜Ｄ７がデータビン７より出力される。なお、上記の
説明ではメモリセルアレイ１に書込んだデータＤＯ〜Ｄ
７およびＰ１〜Ｐ４の１２ビツトの中で、Ｄ３にビット
誤りを生じた例を示しているが、データＤＯ〜Ｄ７およ
びＰ１〜Ｐ４の他のどの１個のデータにビット誤りを生
じても同様にその誤りが検出・訂正され、ＥＣＣ回路１
１からは正常なデータが出力される。

ここでＥＥＦＲＯＭの故障（不良）の形態にっいて説明
する。１つの故障の形態として、上記で説明したように
、メモリトランジスタ１０３が故障した場合であり、他
の故障の形態としては、選択トランジスタ１０２が故障
した場合である。メモリトランジスタ１０３が故障した
場合は、たとえばＭＤ、のメモリトランジスタが故障し
たとしても、書込／読出いずれも他のメモリトランジス
タには影響を与えず、あくまでその故障したメモリトラ
ンジスタを有するビットだけの問題となる。

−力選択トランジスタ１０２が故障した場合を考える。

故障の形態としては、消去／プログラム時いずれも高電
圧になるワード線１０６が選択トランジスタのゲートと
なっているから、この高電圧によってゲート酸化膜が破
壊し、ビット線１０７と短絡してしまうということが一
番可能性が高い。

その場合消去サイクルにおいて、ワード線１０６は高電
圧、ビット線１０７は接地電位となる。そのため、もし
選択トランジスタ１０２のゲート酸化膜が破壊しゲート
とドレインが短絡していたとすると、本来高電圧になる
べきワード線１０６と接地電位とあるべきビット線１０
７が短絡することになる。その結果、ワード線１０６に
は高電圧が印加されずメモリトランジスタ１０３のゲー
トすなわちコントロールゲート１０８に高電圧が印加さ
れないことになる。これはバイト内のすべてのメモリト
ランジスタおよび同一ワード線上のすべてのメモリトラ
ンジスタが消去できなくなることを意味する。

［発明が解決しようとする課題］ 上記のような従来のＥＥＰＲＯＭはメモリトランジスタ
が故障した際にはＦＣＣ回路の採用でこの故障を検出し
、誤りを訂正して出力することができるが、選択トラン
ジスタが故障した場合にはそのバイト内すべてが消去さ
れず、ＦＣＣ回路を採用したとしてもすべての故障を検
出し誤りを訂正して出力することは不可能である。その
ため、選択トランジスタが故障したＥＥＰＲＯＭは製品
として出荷できず、製品の歩留りを低下させていた。

この発明は上記のような課題を解決するためになされた
ものであり、ＥＥＦＲＯＭにおいてワード線に故障が生
じても製品の信頼性および歩留りを向上させることを目
的とする。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、対応するメモリセル
に接続され、第１の電位以上に保持されることによって
、対応したメモリセルに情報を書込む第１のワード線と
、対応するメモリセルに接続され、第１の電位以上に保
持されることによって、対応したメモリセルに情報を書
込む第２のワード線と、第１のワード線に第２の電位を
印加する電位印加手段と、印加された第２の電位によっ
て、第１のワード線に現われた電位が第１の電位未満で
ある旨を検知する検知手段と、検知手段の検知出力に応
答して、第１のワード線の代わりに第２のワード線に第
２の電位を印加するように電位印加手段を制御する制御
手段とを備えたものである。

［作用コ この発明においては、ワード線の高電圧レベルを検出し
、そのレベルが所定レベル以下となった場合には、その
ワード線が選択されたとき予備のワード線の選択に切換
えられる。

［実施例］ 第１図はこの発明の一実施例によるＥＥＰＲＯＭのメモ
リセルアレイ周辺のブロック図であり、第４図で従来例
として示したＥＥＦＲＯＭと同−記号等は従来例におけ
るものと同一または相当部分を示すものである。なお、
第１図に示されていない周辺の回路等は第４図に示した
ものと同様である。

以下図を参照してその構成について説明する。

メモリセルエリアとして、主データ記憶用メモリセルエ
リア１ａおよび検査データ記憶用メモリセルエリア１ｂ
の周辺に、予備メモリセルエリア３１が形成される。予
備メモリセルエリア３１自身の構造は主データ記憶用メ
モリセルエリア１ａおよび検査データ記憶用メモリセル
エリア１ｂと同様である。予備メモリセルエリア３１に
対して、ワード線２０６を介してスペアＸデコーダ３３
が形成される。一方、消去／プログラム制御回路１５か
らの出力は高圧発生回路１６へ入力するとともに、基準
電圧発生回路３４に入力され、そこで高電圧基準値ｖＰ
Ｐが発生される。高電圧基準値ＶＰＰはコンパレータ３
６およびアドレス置換用ＥＥＰＲＯＭ３７に入力される
。コンパレータ３６にはＸデコーダ３およびスペアＸデ
コーダ３３に接続するワード線１０６およびワード線２
０６からの分岐が接続されている。コンパレータ３６の
出力はアドレス置換用ＥＥＰＲＯＭ３７に入力される。

アドレス置換用ＥＥＦＲＯＭ３７には、Ｘアドレスバッ
ファからのＸデコーダ３への出力から分岐されたアドレ
ス信号が入力される。アドレス置換用ＥＥＰＲＯＭ３７
の出力はＸデコーダ３およびスペアＸデコーダ３３に入
力される。

第３図は第１図のブロック図に示された主要な回路部分
の具体的な構成を示す回路図である。

次に書込動作について、第１図、書込動作のフローチャ
ートを示す第２図および第３図を参照して説明する。

まず、外部書込サイクルとして外部からデバイスにデー
タが書込まれる。但し書込まれたデータはメモリセルに
書込まれるのではなく、各ビット線およびコントロール
ゲート線に設けられたコラムラッチに取込まれる（Ｓｌ
）。

次に信号ＣＥおよびＷＥとして“Ｌ”レベル信号が入力
されると、アドレスおよびデータのラッチが完了する。

すなわち、ステップＳ２以降において内部書込サイクル
として、内部で高圧パルスが発生されコラムラッチにラ
ッチされたデータをメモリセルに書込む動作に移る。こ
の内部書込サイクルの具体的内容はステップ８３〜Ｓ５
に示されている。

消去／プログラム制御回路１５からの信号を受けて基準
電圧発生回路３４にて高電圧基準値ＫＶＰＰが発生され
、コンパレータ３６に与えられる。

一方、Ｘアドレス信号に基づいてワード線駆動信号Ｘ２
〜Ｘ、が発生され、所定のワード線ＷＬが選択される。

そして、そのワード線ＷＬに高電圧を印加すべく、コラ
ムラッチ高圧スイッチ１８を介して高電圧が印加される
。ワード線に現われた電位ＶＰＰは、信号Ａが“Ｈ″レ
ベルなることによってコンパレータ３６において基準値
ＫＶＰＰと比較される。その比較によってたとえばｖＰ
Ｐ＞ＫＶＰＰの場合、すなわちワード線ＷＬにリークが
ない場合、ノードＮ、は“Ｈ°レベルとなる。すると、
アドレス置換用ＥＥＰＲＯＭ３７のメモリトランジスタ
Ｍ１およびＭ２のドレイン領域の電位は“Ｈ”レベルと
なるので、それらのトランジスタＭ１およびＭ２には書
込みが行なわれない。したがって、トランジスタＭ１お
よびＭ２はいずれもオンとなり、アドレス置換用ＥＥＦ
ＲＯＭ３７の出力信号１１は“Ｈルーベルとなる。

この結果、スペアＸデコーダ３３の出力は“Ｌ″レベル
ままでワード線の置換動作は行なわれず、通常の消去サ
イクル、すなわち書換えたいバイトの消去を行なう（Ｓ
４）。そしてステップＳ５においてプログラムサイクル
として、入力データが“０゛であるべきセルにプログラ
ム動作を行なう。

すなわち、そのセルに“０“を書込み、書込動作を完了
する。

一方、ステップＳ３の高圧パルス比較サイクルにおいて
、たとえばワード線１０６に印加された高電圧の電位が
高電圧基準値ＫＶＰＰ以下であれば、ワード線１０６上
に故障、すなわちどこかの選択トランジスタ１０２に故
障が生じたものとし、そのワード線１０６上のメモリト
ランジスタには消去できないものと判断し、そのワード
線の置換を行なう。この場合はコンパレータ３６の比較
結果がＶＰＰ＜ＫＶＰＰとなるのでノードＮ１は“Ｌ゛
レベルなる。すると発振器からの発振信号Ｒφに基づい
て高電圧基準値ＫＶＰＰが昇圧され、メモリトランジス
タＭ１およびＭ２に書込みが行なわれる。したがって、
トランジスタＭ１およびＭ２のしきい値電圧はエンハン
ス側にシフトし、これらのトランジスタはいずれもオフ
となる。

そして、この状態が以後続くことになる。この結果、ア
ドレス置換用ＥＥＰＲＯＭ３７の出力信号π１は“Ｌ“
レベル、スペアＸデコーダ駆動信号ＲＸｉは駆動信号Ｘ
ｉおよびＸｉのいずれかを選択して出力する。この実施
例ではＸｉはＸ２〜Ｘ５に対応している。すなわち、ワ
ード線駆動信号の４種類の信号が１ブロツクとして取扱
われ、ワード線の置換が行なわれることになる。そして
、スペアＸデコーダ３３のワード線２０６への出力は、
“Ｈ″レベルなり、置換制御信号ＮＥＮは“Ｌ”レベル
となる。信号ＮＥＮはＸデコーダ３に入力されるので、
リークのあったと考えられるワード線ＷＬは以後非選択
となり、ワード線の置換が行なわれる。すなわち、不良
アドレスがＸアドレスバッファ２を介して選択された場
合、不良アドレスに対するＸデコーダを非選択にし、ス
ペアＸデコーダを活性化させる内容がＥＥＰＲＯＭ３７
に記憶される。このようにして、不良のワード線から良
品へのワード線への置換を完了する（Ｓ３）。以下、同
様に通常の消去サイクル（Ｓ４）およびプログラムサイ
クル（Ｓ５）とを行ない書込動作を完了する。

読出サイクルにおいては、Ｘアドレスバッファからの出
力信号が、Ｘデコーダ３と平行してアドレス置換用ＥＥ
ＦＲＯＭ３７へ入力される。ＥＥＦＲＯＭ３７のメモリ
トランジスタＭ１およびＭ２は前述した内容を記憶して
いるので、不良アドレスに対応するＸデコーダ３は非選
択となり、スペアＸデコーダ３３が活性化され、予備メ
モリセルアレイのワード線が選択され正しいデータが読
出される。

なお、上記実施例では、ＥＣＣ回路付きのＥＥＰＲＯＭ
が適用しているが、ＥＣＣ回路を備えたＥＦＲＯＭにも
同様に適用できる。

また、上記実施例ではＥ　Ｅ　Ｆ　ＲＯＭに適用してい
るが、この発明の思想はＤＲＡＭやＳＲＡＭにも同様に
適用できる。

さらに、上記実施例では、ワード線の故障を対象として
いるがビット線の故障に対しても、この発明の思想は同
様に適用できることは言うまでもない。

［発明の効果］ この発明は以上説明したとおり、ワード線が不良であっ
た場合、予備のワード線を選択してデータの読出し／書
込みを行なうので、ＥＥＦＲＯＭの歩留りを向上させ、
読み書き動作における信頼性を向上する。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＥＥＦＲＯＭのブロ
ック図、第２図はこの発明の一実施例によるＥＥＰＲＯ
Ｍの書込動作のフローを示す図、第３図は第１図のブロ
ック図に示された主要な回路部分の具体的な構成を示す
回路図、第４図は従来のＥＥＦＲＯＭのブロック図、第
５図は一般のＥＥＦＲＯＭのメモリセルの断面構造図、
第６図は第５図のＥＥＦＲＯＭのゲート電圧およびドイ
レン電流の特性を示す図、第７図は第４図のＥＥＦＲＯ
Ｍの検査ビットの生成回路図、第８図は第４図の誤り検
出、訂正回路の具体的内容を示す図、第９図は一般のＥ
ＥＰＲＯＭのメモリセルエリアの構成図、第１０図は従
来のＥＥＰＲＯＭの書込動作の内容を示すフロー図であ
る。 図において、１はメモリセルエリア、１ａは主データ記
憶用メモリセルエリア、１ｂは検査デー夕記憶用メモリ
セルエリア、３１は予備メモリセルエリア、２はＸアド
レスバッファ、３はＸデコーダ、３４は基準電圧発生回
路、３６はコンパレータ、３７はアドレス置換用ＥＥＰ
ＲＯＭ、３３はスペアＸデコーダ、１０６はワード線、
２０６は予備ワード線である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 対応するメモリセルに接続され、第１の電位以上に保持
   されることによって、対応したメモリセルに情報を書込
   む第１のワード線と、 対応するメモリセルに接続され、第１の電位以上に保持
   されることによって、対応したメモリセルに情報を書込
   む第２のワード線と、 前記第１のワード線に第２の電位を印加する電位印加手
   段と、 前記印加された第２の電位によって、前記第１のワード
   線に現われた電位が前記第１の電位未満である旨を検知
   する検知手段と、 前記検知手段の検知出力に応答して、前記第１のワード
   線の代わりに、前記第２のワード線に前記第２の電位を
   印加するように前記電位印加手段を制御する制御手段と
   を備えた、半導体記憶装置。