JP2563090B2 - 汎用電荷モードアナログ演算回路 - Google Patents
汎用電荷モードアナログ演算回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、加算器、乗算器、除算
器（ＡＤ変換器）、その他の機能を、その操作態様の違
いによって同一のハードウェアー上で実現するための汎
用電荷モードアナログ演算回路に関するものである。
器（ＡＤ変換器）、その他の機能を、その操作態様の違
いによって同一のハードウェアー上で実現するための汎
用電荷モードアナログ演算回路に関するものである。
【０００２】
【従来の技術】近年のディジタル技術の発展は、２値論
理という単純な規格に統一された信号処理形態をよりど
ころとして、微視的に極めて平明でカスケード的な構造
を大量かつ系統的に積み重ねることによって実現された
ものである。
理という単純な規格に統一された信号処理形態をよりど
ころとして、微視的に極めて平明でカスケード的な構造
を大量かつ系統的に積み重ねることによって実現された
ものである。
【０００３】他方、加工技術の進歩によるディジタル回
路の小型化と高速化の傾向は、回路の面積当たりの電力
消費の増大を招き、電源の確保や放熱の問題も次第に深
刻な問題になりつつある。
路の小型化と高速化の傾向は、回路の面積当たりの電力
消費の増大を招き、電源の確保や放熱の問題も次第に深
刻な問題になりつつある。
【０００４】これに比して、アナログ技術は多くの場
合、素子間の相互作用によって成立しているため、この
ような規格化が困難でディジタル技術に対し小型化、高
機能化の面で、その進歩は著しく遅れている。
合、素子間の相互作用によって成立しているため、この
ような規格化が困難でディジタル技術に対し小型化、高
機能化の面で、その進歩は著しく遅れている。
【０００５】しかしながら、自然現象と関わりを有する
システムでは、アナログ信号を扱う部分が必ず存在し、
目的によってはアナログ信号のままある程度の処理をす
ることがコスト、電力消費、精度等の面から能率的な場
合が極めて多いのも事実であり、精度のばらつき、ドリ
フト、回路のサイズなど従来弱点とされてきた諸問題を
克服する意味で、何等かの方法による処理の規格化が今
後のアナログ回路の技術的進歩のために強く望まれてい
る。
システムでは、アナログ信号を扱う部分が必ず存在し、
目的によってはアナログ信号のままある程度の処理をす
ることがコスト、電力消費、精度等の面から能率的な場
合が極めて多いのも事実であり、精度のばらつき、ドリ
フト、回路のサイズなど従来弱点とされてきた諸問題を
克服する意味で、何等かの方法による処理の規格化が今
後のアナログ回路の技術的進歩のために強く望まれてい
る。
【０００６】アナログ素子のうちで、電荷転送素子は、
時間的にサンプルされたアナログ信号を取り扱う点で、
本質的にカスケード型の情報処理を可能にする極めて特
異な素子であり、ある面ではアナログ回路の規格化には
最適の性質を有しており、さらに消費電力が微少である
という優れた性質も備えている。
時間的にサンプルされたアナログ信号を取り扱う点で、
本質的にカスケード型の情報処理を可能にする極めて特
異な素子であり、ある面ではアナログ回路の規格化には
最適の性質を有しており、さらに消費電力が微少である
という優れた性質も備えている。
【０００７】本願の対象であるアナログ信号処理とは若
干離れるが、ディジタル信号処理の分野では、電荷転送
素子の一種であるＣＣＤを多値論理メモリーとしてとら
え、アレイ状に配置してディジタル処理に利用する方式
も提案されている（ J.HAN;PROGRESS IN COMPUTER-AIDE
D VLSI DESIGN ;VOL.3;IMPLEMENTATIONS;pp.67-118;ABL
EX PUBLISHING,1989.又は H.G.KERKHOFF et.al; IEEE T
rans. on Computers,Vol.C-30,No.9; 1981;pp.644-652.
を参照されたい）が、「アナログ信号を扱える」とい
う電荷転送素子の利点を捨てた結果、構造が複雑で、種
々の制約がある割合に充分な機能が達成されないため、
未だに普及のきざしは見られない。
干離れるが、ディジタル信号処理の分野では、電荷転送
素子の一種であるＣＣＤを多値論理メモリーとしてとら
え、アレイ状に配置してディジタル処理に利用する方式
も提案されている（ J.HAN;PROGRESS IN COMPUTER-AIDE
D VLSI DESIGN ;VOL.3;IMPLEMENTATIONS;pp.67-118;ABL
EX PUBLISHING,1989.又は H.G.KERKHOFF et.al; IEEE T
rans. on Computers,Vol.C-30,No.9; 1981;pp.644-652.
を参照されたい）が、「アナログ信号を扱える」とい
う電荷転送素子の利点を捨てた結果、構造が複雑で、種
々の制約がある割合に充分な機能が達成されないため、
未だに普及のきざしは見られない。
【０００８】他方、ＣＣＤを利用して乗算器を構成する
努力も一部ではなされている。例えば、図１３に示され
ている如く、Ｃｈｉａｎｇらは、ビット数に対応した数
の電荷入力ゲートを用意し、電荷領域で信号を加算して
乗算型のＤＡ変換を実現する構造の乗算器を試作してあ
る程度の性能を確認している。［（U.S.Pat.NO.4,464,7
26 CHARGE DOMAIN PARALLEL PROCESSING NETWORK ( A.
M. CHIANG 1984 ) 或いは、U.S.Pat.NO.5,089,983 CHAR
GE DOMAIN VECTOR-MATRIX PRODUCT PROCESSINGSYSTEM
( A.M.CHIANG 1992 )を参照されたい。］
努力も一部ではなされている。例えば、図１３に示され
ている如く、Ｃｈｉａｎｇらは、ビット数に対応した数
の電荷入力ゲートを用意し、電荷領域で信号を加算して
乗算型のＤＡ変換を実現する構造の乗算器を試作してあ
る程度の性能を確認している。［（U.S.Pat.NO.4,464,7
26 CHARGE DOMAIN PARALLEL PROCESSING NETWORK ( A.
M. CHIANG 1984 ) 或いは、U.S.Pat.NO.5,089,983 CHAR
GE DOMAIN VECTOR-MATRIX PRODUCT PROCESSINGSYSTEM
( A.M.CHIANG 1992 )を参照されたい。］
【０００９】又、図１４に示されている如く、本発明者
は電荷入力を直接分割してディジタル信号ビットに従い
選択的に累積する操作によって、Ｃｈｉａｎｇらのシス
テムと同様の乗算型ＤＡ変換器を構成する方法を提案し
ており、さらに類似の構成を有するＡＤ変換器も提案し
ている。［特開平６−２３７１７３号「電荷転送素子を
用いたＤＡ変換器または乗算器」、特願平５−１５４５
１３号「電荷信号のためのＡＤ変換装置」、特願平５−
１５４５１４号「電荷信号２等分装置」、特願平５−３
１２６４０号「シストリックアレイプロセサー」、特願
平６−１５１５４４号「電荷転送素子を用いた電荷信号
の２等分装置」、特願平６−２００２５５号「電荷転送
素子を用いた乗算器」を参照されたい。］
は電荷入力を直接分割してディジタル信号ビットに従い
選択的に累積する操作によって、Ｃｈｉａｎｇらのシス
テムと同様の乗算型ＤＡ変換器を構成する方法を提案し
ており、さらに類似の構成を有するＡＤ変換器も提案し
ている。［特開平６−２３７１７３号「電荷転送素子を
用いたＤＡ変換器または乗算器」、特願平５−１５４５
１３号「電荷信号のためのＡＤ変換装置」、特願平５−
１５４５１４号「電荷信号２等分装置」、特願平５−３
１２６４０号「シストリックアレイプロセサー」、特願
平６−１５１５４４号「電荷転送素子を用いた電荷信号
の２等分装置」、特願平６−２００２５５号「電荷転送
素子を用いた乗算器」を参照されたい。］
【００１０】上記の例は、全て単一の機能を実現する特
化された構成を有し、乗算器を加算器に転用できるとい
った柔軟性はないが、このうち本発明者の提案するシス
テムは、構成の単純さから規格化を適用するのが比較的
に容易である。
化された構成を有し、乗算器を加算器に転用できるとい
った柔軟性はないが、このうち本発明者の提案するシス
テムは、構成の単純さから規格化を適用するのが比較的
に容易である。
【００１１】
【発明が解決しようとする課題】本発明は、回路上の有
限個の資源である電荷転送素子を、異なる演算機能に選
択的に利用することを通じて有効に利用し、より複雑か
つ柔軟な総合機能を実現できる基準化された回路構造と
した汎用電荷モードアナログ演算回路を得ようとするも
のである。
限個の資源である電荷転送素子を、異なる演算機能に選
択的に利用することを通じて有効に利用し、より複雑か
つ柔軟な総合機能を実現できる基準化された回路構造と
した汎用電荷モードアナログ演算回路を得ようとするも
のである。
【００１２】又、このシステムによれば、専用の演算機
能部分にデータを運搬して演算を行なう従来の演算装置
の基本的考え方とは異なり、データが存在する場所で希
望の演算機能を実行できる（データを固定したまま演算
機能の方が移動してくる）ことから、局在するデータを
基に処理を行なう種類の演算ではデータの運搬に必要な
時間を節約できるため、この種の演算を効率化すること
ができる汎用電荷モードアナログ演算回路を得ようとす
るものである。
能部分にデータを運搬して演算を行なう従来の演算装置
の基本的考え方とは異なり、データが存在する場所で希
望の演算機能を実行できる（データを固定したまま演算
機能の方が移動してくる）ことから、局在するデータを
基に処理を行なう種類の演算ではデータの運搬に必要な
時間を節約できるため、この種の演算を効率化すること
ができる汎用電荷モードアナログ演算回路を得ようとす
るものである。
【００１３】
【課題を解決するための手段】本発明は上記の如き観点
に鑑みてなされたものであって、電荷転送素子で構成さ
れた２次元格子状回路で、それぞれの素子を駆動する電
荷転送電極のすべて、又は、一部が独立して制御可能な
構成を有し、回路上の隣接した複数の電荷転送素子を連
動的に制御して回路上のアナログ電荷信号に対して加
算、乗算、除算、記憶、遅延、符号反転などの演算機能
を実行する汎用電荷モードアナログ演算回路を提供しよ
うとするものである。
に鑑みてなされたものであって、電荷転送素子で構成さ
れた２次元格子状回路で、それぞれの素子を駆動する電
荷転送電極のすべて、又は、一部が独立して制御可能な
構成を有し、回路上の隣接した複数の電荷転送素子を連
動的に制御して回路上のアナログ電荷信号に対して加
算、乗算、除算、記憶、遅延、符号反転などの演算機能
を実行する汎用電荷モードアナログ演算回路を提供しよ
うとするものである。
【００１４】
【作用及び実施例】以下、本発明一実施例の構成を図面
を参照しながら作用と共に説明する。図１は、本発明に
よる最も単純なＣＣＤ演算装置の例を示している。図に
おいて、ストーレージゲートＳijは、正方格子の格子点
に配置されており、制御ゲートＣij、Ｃ'ijが隣接する
ストーレージゲートを格子に沿って接続している。ここ
で、ストーレージゲート、制御ゲートは共に印加された
電位にしたがって、その下の半導体基板中にポテンシャ
ル井戸を形成する機能を有し、制御ゲートは隣接する２
個のストーレージゲートのポテンシャル井戸を接続、分
離する機能を果たしている。
を参照しながら作用と共に説明する。図１は、本発明に
よる最も単純なＣＣＤ演算装置の例を示している。図に
おいて、ストーレージゲートＳijは、正方格子の格子点
に配置されており、制御ゲートＣij、Ｃ'ijが隣接する
ストーレージゲートを格子に沿って接続している。ここ
で、ストーレージゲート、制御ゲートは共に印加された
電位にしたがって、その下の半導体基板中にポテンシャ
ル井戸を形成する機能を有し、制御ゲートは隣接する２
個のストーレージゲートのポテンシャル井戸を接続、分
離する機能を果たしている。
【００１５】図２は、やや複雑な格子形態を有するＣＣ
Ｄ演算装置の例を示しているが、この例では、格子構造
が基本的にストーレージゲートで構成されており、これ
らの間に少数の制御ゲートが配置されている。これらの
ゲートは、この例の場合、すべて独立した入力端子を通
じて駆動制御回路Ｄに接続されており、目的の機能はＤ
の動作形態ですべて選択される。尚、図では煩雑を避け
るため、一部の接続のみが示されている。
Ｄ演算装置の例を示しているが、この例では、格子構造
が基本的にストーレージゲートで構成されており、これ
らの間に少数の制御ゲートが配置されている。これらの
ゲートは、この例の場合、すべて独立した入力端子を通
じて駆動制御回路Ｄに接続されており、目的の機能はＤ
の動作形態ですべて選択される。尚、図では煩雑を避け
るため、一部の接続のみが示されている。
【００１６】図１、図２の演算装置は、その制御態様に
よって以下に示す各種の演算を実行する目的で利用でき
る。 （１）ＤＡ変換、２象限乗算、４象限乗算 （２）ＡＤ変換、浮動少数点除算 （３）ブロック加算 （４）２N等分器 （５）インバーター （６）データ転送路、ディレイライン （７）空間データの並列再配置
よって以下に示す各種の演算を実行する目的で利用でき
る。 （１）ＤＡ変換、２象限乗算、４象限乗算 （２）ＡＤ変換、浮動少数点除算 （３）ブロック加算 （４）２N等分器 （５）インバーター （６）データ転送路、ディレイライン （７）空間データの並列再配置
【００１７】以下に、様々な機能のアナログ演算装置を
具体的に埋め込む例を挙げて説明する。図３は、図１４
の２象限ＤＡ変換器を格子回路に埋め込んで構成した各
種の変換器を示している。図において、ハッチングされ
た領域は不作動ゲートを示し、常にポテンシャル井戸の
形成が阻止される部分で、ハッチング領域内部に囲まれ
た部分が各種の演算を実行する領域となる。
具体的に埋め込む例を挙げて説明する。図３は、図１４
の２象限ＤＡ変換器を格子回路に埋め込んで構成した各
種の変換器を示している。図において、ハッチングされ
た領域は不作動ゲートを示し、常にポテンシャル井戸の
形成が阻止される部分で、ハッチング領域内部に囲まれ
た部分が各種の演算を実行する領域となる。
【００１８】以下、図１１までに示す各例にもこの表現
方法を適用する。図中、（Ａ）（Ｂ）（Ｃ）の３種は図
１４とトポロジカルに等価な変換器で、（Ｄ）（Ｅ）は
これを若干変形した形態の変換器である。
方法を適用する。図中、（Ａ）（Ｂ）（Ｃ）の３種は図
１４とトポロジカルに等価な変換器で、（Ｄ）（Ｅ）は
これを若干変形した形態の変換器である。
【００１９】この装置の作動については、特開平６−２
３７１７３号「電荷転送素子を用いたＤＡ変換器または
乗算器出願」、特願平５−１５４５１４号「電荷信号２
等分装置」、特願平６−２００２５５号「電荷転送素子
を用いた乗算器」に詳細に記載されているので、ここで
は説明を省略する。
３７１７３号「電荷転送素子を用いたＤＡ変換器または
乗算器出願」、特願平５−１５４５１４号「電荷信号２
等分装置」、特願平６−２００２５５号「電荷転送素子
を用いた乗算器」に詳細に記載されているので、ここで
は説明を省略する。
【００２０】図４は、特願平６−１５１５４４号「電荷
転送素子を用いた電荷信号の２等分装置」に基づく２等
分装置で構成された２象限ＤＡ変換器を図２の格子に並
列に埋め込む場合の構成を示しているが、機能的には図
３と同様であるので、これも詳細な説明は省略する。
転送素子を用いた電荷信号の２等分装置」に基づく２等
分装置で構成された２象限ＤＡ変換器を図２の格子に並
列に埋め込む場合の構成を示しているが、機能的には図
３と同様であるので、これも詳細な説明は省略する。
【００２１】図５は、同様に、特願平６−２００２５５
号「電荷転送素子を用いた乗算器」に基づく４象限ＤＡ
変換器の埋め込み例を示している。図に示す３種類の変
換器のうち、（Ａ）（Ｂ）は図３に示されている（Ａ）
（Ｃ）の変換器を２個組み合わせて、特開平６−２３７
１７３号「電荷転送素子を用いたＤＡ変換器または乗算
器出願」、特願平６−２００２５５号「電荷転送素子を
用いた乗算器」に示す４象限ＤＡ変換器を構成したもの
で、（Ｃ）は特願平６−２００２５５号「電荷転送素子
を用いた乗算器」の図６に示した構成をそのまま埋め込
んだ例である。
号「電荷転送素子を用いた乗算器」に基づく４象限ＤＡ
変換器の埋め込み例を示している。図に示す３種類の変
換器のうち、（Ａ）（Ｂ）は図３に示されている（Ａ）
（Ｃ）の変換器を２個組み合わせて、特開平６−２３７
１７３号「電荷転送素子を用いたＤＡ変換器または乗算
器出願」、特願平６−２００２５５号「電荷転送素子を
用いた乗算器」に示す４象限ＤＡ変換器を構成したもの
で、（Ｃ）は特願平６−２００２５５号「電荷転送素子
を用いた乗算器」の図６に示した構成をそのまま埋め込
んだ例である。
【００２２】図６は、浮動少数点式除算型ＡＤ変換器を
埋め込む場合を示している。この例は特願平５−１５４
５１３号「電荷信号のためのＡＤ変換装置」に示す例と
基本的な作動は同じであるが、入力信号に対しても循環
ディバイダを設置し、変換開始直後に入力信号と基準信
号の双方に対して１／２動作を加え、指数部分を形成す
る機能が追加されている。
埋め込む場合を示している。この例は特願平５−１５４
５１３号「電荷信号のためのＡＤ変換装置」に示す例と
基本的な作動は同じであるが、入力信号に対しても循環
ディバイダを設置し、変換開始直後に入力信号と基準信
号の双方に対して１／２動作を加え、指数部分を形成す
る機能が追加されている。
【００２３】図７の上段及び下段は共に差動信号用の４
×４ブロック加算器を埋め込む例を示している。
×４ブロック加算器を埋め込む例を示している。
【００２４】図７の上段において、左端の３２個のゲー
トは、初期状態で１６組の差動入力信号を保持するゲー
トで、i=1,2,・・・8 ; j=1,2,・・・8 としてＳi,2j-1、Ｓi,
2jはそれぞれ差動信号の正負成分を分担している。
トは、初期状態で１６組の差動入力信号を保持するゲー
トで、i=1,2,・・・8 ; j=1,2,・・・8 としてＳi,2j-1、Ｓi,
2jはそれぞれ差動信号の正負成分を分担している。
【００２５】また、図７の右端に示す融合した２個のポ
テンシャル井戸は、正負両成分をそれぞれ累積する出力
バファーを形成している。３２個の入力信号パケット
は、右方向のシフト動作によって融合した加算ゲート
（Ｓ1,9;Ｓ2,9;Ｓ3,9;Ｓ4,9）において４個ずつ加算さ
れる。この電荷信号は、２個の融合したゲート（Ｓ1,1
0;Ｓ1,11;Ｓ2,10;Ｓ2,11），（Ｓ3,10;Ｓ3,11;Ｓ4,10;
Ｓ4,11）の片方に交互に転送され、２個の出力バファー
に累積されていく。この結果、１６組の差動信号は成分
ごとに加算され、２個の出力バファーに出力される。
テンシャル井戸は、正負両成分をそれぞれ累積する出力
バファーを形成している。３２個の入力信号パケット
は、右方向のシフト動作によって融合した加算ゲート
（Ｓ1,9;Ｓ2,9;Ｓ3,9;Ｓ4,9）において４個ずつ加算さ
れる。この電荷信号は、２個の融合したゲート（Ｓ1,1
0;Ｓ1,11;Ｓ2,10;Ｓ2,11），（Ｓ3,10;Ｓ3,11;Ｓ4,10;
Ｓ4,11）の片方に交互に転送され、２個の出力バファー
に累積されていく。この結果、１６組の差動信号は成分
ごとに加算され、２個の出力バファーに出力される。
【００２６】図７の下段は、図７の上段の入出力部分を
シフトレジスタで置き換え、パイプライン演算が実行で
きる構成としたものである。
シフトレジスタで置き換え、パイプライン演算が実行で
きる構成としたものである。
【００２７】図８は、電荷パケットを４、８、６４等分
するための回路を埋め込んだ場合の例を示している。
するための回路を埋め込んだ場合の例を示している。
【００２８】図８の（Ａ）は並列形式の４等分装置を示
している。Ｓ11,Ｓ12,Ｓ21,Ｓ22；Ｓ13,Ｓ14,Ｓ23,Ｓ2
4；Ｓ15,Ｓ16,Ｓ25,Ｓ26 の４個づつのストーレージゲ
ートで形成された３個の２等分装置は、トリー構造で連
結されており、Ｓ13＋Ｓ14に入力された入力電荷は中央
の２等分装置で分割され、その出力は左右の２等分装置
で再度分割され、最終的にＳ11,Ｓ12,Ｓ15,Ｓ16 の各ゲ
ートに４等分されて出力される。
している。Ｓ11,Ｓ12,Ｓ21,Ｓ22；Ｓ13,Ｓ14,Ｓ23,Ｓ2
4；Ｓ15,Ｓ16,Ｓ25,Ｓ26 の４個づつのストーレージゲ
ートで形成された３個の２等分装置は、トリー構造で連
結されており、Ｓ13＋Ｓ14に入力された入力電荷は中央
の２等分装置で分割され、その出力は左右の２等分装置
で再度分割され、最終的にＳ11,Ｓ12,Ｓ15,Ｓ16 の各ゲ
ートに４等分されて出力される。
【００２９】この方式の等分装置は、２N等分のために
（２N−１）×４個ストーレージゲートを必要とするた
め、分割数が大であると広い回路面積が必要になるが、
パイプライン型の処理であるため、実質的な処理速度は
最も高速である。
（２N−１）×４個ストーレージゲートを必要とするた
め、分割数が大であると広い回路面積が必要になるが、
パイプライン型の処理であるため、実質的な処理速度は
最も高速である。
【００３０】図８の（Ｂ）は半並列形式の８等分装置を
示している。この例は３種類の２等分動作を順次おこな
うことで実行される。まず、最初はＳ31,Ｓ32,Ｓ41,Ｓ4
2； Ｓ33,Ｓ34,Ｓ43,Ｓ44； Ｓ51,Ｓ52,Ｓ61,Ｓ62； Ｓ
53,Ｓ54,Ｓ63,Ｓ64のそれぞれ４個のストーレージゲー
トがそれぞれ連続して４個の大きなポテンシャル井戸を
形成するモードで動作を開始する。このモードでの２等
分が終了すると、分割結果は、例えば、Ｓ31,Ｓ32,Ｓ4
1,Ｓ42；Ｓ51,Ｓ52,Ｓ61,Ｓ62 の２個の大きなポテンシ
ャル井戸に配置されることになる。
示している。この例は３種類の２等分動作を順次おこな
うことで実行される。まず、最初はＳ31,Ｓ32,Ｓ41,Ｓ4
2； Ｓ33,Ｓ34,Ｓ43,Ｓ44； Ｓ51,Ｓ52,Ｓ61,Ｓ62； Ｓ
53,Ｓ54,Ｓ63,Ｓ64のそれぞれ４個のストーレージゲー
トがそれぞれ連続して４個の大きなポテンシャル井戸を
形成するモードで動作を開始する。このモードでの２等
分が終了すると、分割結果は、例えば、Ｓ31,Ｓ32,Ｓ4
1,Ｓ42；Ｓ51,Ｓ52,Ｓ61,Ｓ62 の２個の大きなポテンシ
ャル井戸に配置されることになる。
【００３１】次に、Ｃ'41-44の操作によって、はじめの
半分の容量を持つ上下２個の２等分装置に分離される。
その一方は２個づつ連結された４個のポテンシャル井戸
Ｓ31,Ｓ32；Ｓ41,Ｓ42； Ｓ33,Ｓ34；Ｓ43,Ｓ44 で、も
う一方はＳ51,Ｓ52；Ｓ61,Ｓ62；Ｓ53,Ｓ54；Ｓ63,Ｓ64
でそれぞれ構成され、２個のストーレージゲートは結合
した形でポテンシャル井戸を形成する。この分割によっ
て、４等分された電荷信号は、最後にＳ31,Ｓ32,Ｓ41,
Ｓ42；Ｓ33,Ｓ34,Ｓ43,Ｓ44； Ｓ51,Ｓ52,Ｓ61,Ｓ62；
Ｓ53,Ｓ54,Ｓ63,Ｓ64で構成された４個の２等分装置で
それぞれ２等分され、最終的に合計８個の部分に分かれ
る。この方式では２N等分を実現するために、２N+1個の
ストーレージゲートを占領するため、並列方式の約半分
の回路サイズを必要とするが、分割の試行と並行して実
質的なゲート容量が減少するので、信号電荷の各ゲート
における電荷密度の変動が少なくなる利点がある。但
し、パイプライン処理でないために並列型よりは処理速
度が遅い。
半分の容量を持つ上下２個の２等分装置に分離される。
その一方は２個づつ連結された４個のポテンシャル井戸
Ｓ31,Ｓ32；Ｓ41,Ｓ42； Ｓ33,Ｓ34；Ｓ43,Ｓ44 で、も
う一方はＳ51,Ｓ52；Ｓ61,Ｓ62；Ｓ53,Ｓ54；Ｓ63,Ｓ64
でそれぞれ構成され、２個のストーレージゲートは結合
した形でポテンシャル井戸を形成する。この分割によっ
て、４等分された電荷信号は、最後にＳ31,Ｓ32,Ｓ41,
Ｓ42；Ｓ33,Ｓ34,Ｓ43,Ｓ44； Ｓ51,Ｓ52,Ｓ61,Ｓ62；
Ｓ53,Ｓ54,Ｓ63,Ｓ64で構成された４個の２等分装置で
それぞれ２等分され、最終的に合計８個の部分に分かれ
る。この方式では２N等分を実現するために、２N+1個の
ストーレージゲートを占領するため、並列方式の約半分
の回路サイズを必要とするが、分割の試行と並行して実
質的なゲート容量が減少するので、信号電荷の各ゲート
における電荷密度の変動が少なくなる利点がある。但
し、パイプライン処理でないために並列型よりは処理速
度が遅い。
【００３２】図８の（Ｃ）は直列形式の６４等分装置を
示している。この回路は、Ｓ36,Ｓ37,Ｓ46,Ｓ47,Ｃ36,
Ｃ46,Ｃ’36,Ｃ’37の８個のゲートで構成された２等分
装置にＳ57,Ｓ56,Ｓ55,Ｓ45,Ｓ35,Ｃ56,Ｃ55,Ｃ’47,
Ｃ’45,Ｃ’35 の１０個のゲートでできたアナログデー
タスタックを接続したものであり、初期にＳ37,Ｓ47 に
入力された電荷信号は、２等分結果が１／６４となるま
で分割結果の半分の電荷信号を順次スタックに押し込ん
でいき、１／６４となったら、その分割結果の２個のパ
ケットを矢印に沿って外部に放出し、スタックから最後
に押し込んだデータを２等分装置に戻す操作を繰り返す
ことで、６４等分を実行するものである。
示している。この回路は、Ｓ36,Ｓ37,Ｓ46,Ｓ47,Ｃ36,
Ｃ46,Ｃ’36,Ｃ’37の８個のゲートで構成された２等分
装置にＳ57,Ｓ56,Ｓ55,Ｓ45,Ｓ35,Ｃ56,Ｃ55,Ｃ’47,
Ｃ’45,Ｃ’35 の１０個のゲートでできたアナログデー
タスタックを接続したものであり、初期にＳ37,Ｓ47 に
入力された電荷信号は、２等分結果が１／６４となるま
で分割結果の半分の電荷信号を順次スタックに押し込ん
でいき、１／６４となったら、その分割結果の２個のパ
ケットを矢印に沿って外部に放出し、スタックから最後
に押し込んだデータを２等分装置に戻す操作を繰り返す
ことで、６４等分を実行するものである。
【００３３】この方式は、４等分から６４等分まで操作
の手順により機能を変更できる上、極めてコンパクトな
回路構成となる利点があるが、直列動作であるために速
度が低く、出力のタイミングが不等間隔になる欠点があ
る。
の手順により機能を変更できる上、極めてコンパクトな
回路構成となる利点があるが、直列動作であるために速
度が低く、出力のタイミングが不等間隔になる欠点があ
る。
【００３４】図９は、遅延回路でもある単純なデータ転
送用シフトレジスタを埋め込む場合の例を示している。
当然であるが、シフトレジスターを途中で逆方向に駆動
すれば、図８に示されている（Ｃ）の回路と同様にアナ
ログデータスタックとしても利用できる。
送用シフトレジスタを埋め込む場合の例を示している。
当然であるが、シフトレジスターを途中で逆方向に駆動
すれば、図８に示されている（Ｃ）の回路と同様にアナ
ログデータスタックとしても利用できる。
【００３５】図１０は、２個の電荷信号の配置を入れ換
える回路で、２個の電荷信号が差動形式であれば符号反
転を実行するインバータとして動作するし、２個の信号
がファジー変数の１要素とメンバーシップ関数の１要素
であれば、ファジーアンド、ファジーオアを計算するた
めの基本論理要素にも利用できる。［詳細はU.S.Pat.N
O. 5,247,472 FUZZY LOGIC OPERATION CIRCUIT UTILI
ZING CHARGE COUPLEDDEVICES. 特公平５−３２７９２
号「ファジー演算回路および該回路を用いたファジー計
算機」を参照されたい。］
える回路で、２個の電荷信号が差動形式であれば符号反
転を実行するインバータとして動作するし、２個の信号
がファジー変数の１要素とメンバーシップ関数の１要素
であれば、ファジーアンド、ファジーオアを計算するた
めの基本論理要素にも利用できる。［詳細はU.S.Pat.N
O. 5,247,472 FUZZY LOGIC OPERATION CIRCUIT UTILI
ZING CHARGE COUPLEDDEVICES. 特公平５−３２７９２
号「ファジー演算回路および該回路を用いたファジー計
算機」を参照されたい。］
【００３６】図１１は、特開平５−１４３５６７号「空
間情報の再配置装置」に基づく空間データの再配置機構
を埋め込んだ場合の例を示している。この例では、各制
御ゲートＣ，Ｃ’は隣接するストーレージゲートのどち
らかに従属して作動し、全体としては３相のＣＣＤとし
て高速でデータの転送を実行することを可能にしてお
り、転送クロックの位相を変更するだけで逆方向の信号
転送も可能である。
間情報の再配置装置」に基づく空間データの再配置機構
を埋め込んだ場合の例を示している。この例では、各制
御ゲートＣ，Ｃ’は隣接するストーレージゲートのどち
らかに従属して作動し、全体としては３相のＣＣＤとし
て高速でデータの転送を実行することを可能にしてお
り、転送クロックの位相を変更するだけで逆方向の信号
転送も可能である。
【００３７】図１２ａ，ｂ，ｃ，ｄは、ＣＣＤの格子回
路と制御回路の関係を示している。ＣＣＤを用いた格子
回路上では、上述の如く、多様な機能を実現できるが、
これらの機能は、主として、ＣＣＤを駆動する制御信号
によって決定されている。従って、ＤＳＰなどディジタ
ル信号処理で既に一般化している各種の方法でその決定
を行なうことによって、素子の汎用性はさらに高度化す
る。
路と制御回路の関係を示している。ＣＣＤを用いた格子
回路上では、上述の如く、多様な機能を実現できるが、
これらの機能は、主として、ＣＣＤを駆動する制御信号
によって決定されている。従って、ＤＳＰなどディジタ
ル信号処理で既に一般化している各種の方法でその決定
を行なうことによって、素子の汎用性はさらに高度化す
る。
【００３８】図１２ａは、ゲートアレイなどで一般に利
用されている方法と同様に、集積回路の製造工程の最後
のアルミ配線工程だけをユーザー指定可能な部分とし、
制御信号源と各ゲートの接続Ｎを目的に合わせて設定す
る構成を示している。
用されている方法と同様に、集積回路の製造工程の最後
のアルミ配線工程だけをユーザー指定可能な部分とし、
制御信号源と各ゲートの接続Ｎを目的に合わせて設定す
る構成を示している。
【００３９】一般にゲート数が増大した場合、配線量の
削減のために制御回路を分割して回路群Ｄ’として格子
回路の中に分散配置する形式が必要となるが、図１２ｂ
は、このような場合の構成を示している。
削減のために制御回路を分割して回路群Ｄ’として格子
回路の中に分散配置する形式が必要となるが、図１２ｂ
は、このような場合の構成を示している。
【００４０】図１２ｃは、接続Ｎの代わりにＥＰＲＯＭ
などのメモリー装置Ｒを備えたスイッチ機構Ｓによっ
て、制御回路と各ゲートの接続をプログラムする場合の
例を示している。
などのメモリー装置Ｒを備えたスイッチ機構Ｓによっ
て、制御回路と各ゲートの接続をプログラムする場合の
例を示している。
【００４１】図１２ｄは、外部から電気的に制御可能な
スイッチ機構Ｓで制御回路と各ゲートの接続を実現する
例で、この場合は、回路全体の機能を外部信号（矢印）
によって任意に設定することが可能になる。
スイッチ機構Ｓで制御回路と各ゲートの接続を実現する
例で、この場合は、回路全体の機能を外部信号（矢印）
によって任意に設定することが可能になる。
【００４２】
【発明の効果】以上の説明により明らかな如く、本発明
によれば、アナログ演算プロセサー、ＡＤ変換、ＤＡ変
換、並列処理などに適用でき、規格化されたＣＣＤゲー
トの配列上で、多様なアナログ演算処理を実行できる汎
用のアナログ信号処理プロセサーを構築することができ
る。これによって、ディジタル技術では、既に普及して
いるユーザープログラマブルなデバイスを提供できるよ
うになる他、適切な構成によってデータの移動なしに演
算機能を移動する従来にない概念の演算を実行できるた
め、超並列型の演算処理の能率改善が図れるから、イメ
ージデータの処理などに極めて効果的に利用できる。
によれば、アナログ演算プロセサー、ＡＤ変換、ＤＡ変
換、並列処理などに適用でき、規格化されたＣＣＤゲー
トの配列上で、多様なアナログ演算処理を実行できる汎
用のアナログ信号処理プロセサーを構築することができ
る。これによって、ディジタル技術では、既に普及して
いるユーザープログラマブルなデバイスを提供できるよ
うになる他、適切な構成によってデータの移動なしに演
算機能を移動する従来にない概念の演算を実行できるた
め、超並列型の演算処理の能率改善が図れるから、イメ
ージデータの処理などに極めて効果的に利用できる。
【図１】本発明の一実施例による最も単純なＣＣＤ演算
装置を示す回路図である。
装置を示す回路図である。
【図２】本発明の他の実施例によるやや複雑な格子形態
を持つＣＣＤ演算装置を示す回路図である。
を持つＣＣＤ演算装置を示す回路図である。
【図３】本発明の各種の変換器を示すもので、従来の２
象限ＤＡ変換器を格子回路に埋め込んで構成した回路図
である。
象限ＤＡ変換器を格子回路に埋め込んで構成した回路図
である。
【図４】図２の格子に対して、特願平６−１５１５４４
号「電荷転送素子を用いた電荷信号の２等分装置」にも
とづく２等分装置で構成された２象限ＤＡ変換器を並列
に埋め込む場合の構成を示す回路図である。
号「電荷転送素子を用いた電荷信号の２等分装置」にも
とづく２等分装置で構成された２象限ＤＡ変換器を並列
に埋め込む場合の構成を示す回路図である。
【図５】図２の格子に対して、特願平６−２００２５５
号「電荷転送素子を用いた乗算器」にもとづく４象限Ｄ
Ａ変換器を並列に埋め込む場合の構成を示す回路図であ
る。
号「電荷転送素子を用いた乗算器」にもとづく４象限Ｄ
Ａ変換器を並列に埋め込む場合の構成を示す回路図であ
る。
【図６】本発明の浮動少数点式除算型ＡＤ変換器の一例
を埋め込む場合を示す回路図である。
を埋め込む場合を示す回路図である。
【図７】本発明の差動信号用の４×４ブロック加算器の
一例を埋め込む場合を示す回路図である。
一例を埋め込む場合を示す回路図である。
【図８】本発明の電荷パケットを４、８、６４等分する
ための回路の一例を埋め込んだ場合を示す回路図であ
る。
ための回路の一例を埋め込んだ場合を示す回路図であ
る。
【図９】本発明の遅延回路でもある単純なデータ転送用
シフトレジスタの一例を埋め込む場合を示す回路図であ
る。
シフトレジスタの一例を埋め込む場合を示す回路図であ
る。
【図１０】本発明の２個の電荷信号の配置を入れ換える
一実施例を示す回路図である。
一実施例を示す回路図である。
【図１１】本発明の特開平５−１４３５６７号「空間情
報の再配置装置」に基づく空間データの再配置機構を埋
め込んだ場合を示す回路図である。
報の再配置装置」に基づく空間データの再配置機構を埋
め込んだ場合を示す回路図である。
【図１２】本発明のＣＣＤの格子回路と制御回路の関係
を示す説明図である。
を示す説明図である。
【図１３】従来のビット数に対応した数の電荷入力ゲー
トを用意し、電荷領域で信号を加算して乗算型のＤＡ変
換を実現する構造の乗算器を示す回路図である。
トを用意し、電荷領域で信号を加算して乗算型のＤＡ変
換を実現する構造の乗算器を示す回路図である。
【図１４】従来の電荷入力を直接分割してディジタル信
号ビットに従い選択的に累積する操作によって構成され
た乗算型ＤＡ変換器を示す回路図である。
号ビットに従い選択的に累積する操作によって構成され
た乗算型ＤＡ変換器を示す回路図である。
Claims (15)
- 【請求項１】 電荷転送素子で構成された２次元格子状
回路で、それぞれの素子を駆動する電荷転送電極のすべ
て、又は、一部が独立して制御可能な構成を有し、回路
上の隣接した複数の電荷転送素子を連動的に制御して回
路上のアナログ電荷信号に対して加算、乗算、除算、記
憶、遅延、符号反転などの演算機能を実行する汎用電荷
モードアナログ演算回路。 - 【請求項２】 ２次元格子に正方格子を用い、正方格子
の格子点に対応して配置された電荷転送素子群と、それ
らを格子に沿って接続する少なくも１個づつの電荷転送
素子群で構成された２次元格子状回路を用いた請求項１
記載の汎用電荷モードアナログ演算回路。 - 【請求項３】 電極の制御電圧を供給する順序回路など
の制御回路の一部、又は、全てを該格子状回路の内部又
は外部の同一チップ上の場所に分散配置した請求項１記
載の汎用電荷モードアナログ演算回路。 - 【請求項４】 少なくも一部のチップ上の領域内で、演
算機能とそのチップ上の配置を制御回路の制御態様によ
って変更する機能を有する請求項１記載の汎用電荷モー
ドアナログ演算回路。 - 【請求項５】 少なくも一部の電荷転送素子に対して、
その素子が保持する電荷信号のレベルを計測する計測手
段を備えた請求項１記載の汎用電荷モードアナログ演算
回路。 - 【請求項６】 計測手段の計測結果を電圧信号として記
憶するサンプルアンドホールド回路と、電圧信号の大小
比較を行なうコンパレータ手段を備えた請求項５記載の
汎用電荷モードアナログ演算回路。 - 【請求項７】 コンパレータ手段の出力信号を入力の一
部としてディジタル演算を実行するディジタル信号処理
回路を同一チップに備えた請求項６記載の汎用電荷モー
ドアナログ演算回路。 - 【請求項８】 格子点に位置する電荷転送素子をストレ
ージゲートとし、それらを各１個の制御ゲートで接続し
た請求項２記載の汎用電荷モードアナログ演算回路。 - 【請求項９】 各制御回路と各素子の接続、又は、各制
御回路間の接続を回路製造工程内での配線工程で選択的
に実施する請求項１又は３記載の汎用電荷モードアナロ
グ演算回路。 - 【請求項１０】各制御回路と各素子の接続、又は、各制
御回路間の接続をディジタルメモリなどプログラム可能
な半導体素子で実現し、回路完成後に機能の選択、配置
を決定する手段を備えた請求項１又は３記載の汎用電荷
モードアナログ演算回路。 - 【請求項１１】電荷信号の入力ゲート、出力ゲートなど
電荷信号の入出力手段を同一チップ上に有する請求項１
記載の汎用電荷モードアナログ演算回路。 - 【請求項１２】光学信号などの物理量を電荷信号に変換
するトランスデューサを同一チップ上に備え入力信号源
とする請求項１記載の汎用電荷モードアナログ演算回
路。 - 【請求項１３】複数の異なる演算機能を回路上の重複し
た領域で順次に実行し、Ｎ番目の演算出力をＮ＋１番目
の演算の入力として用いる請求項４記載の汎用電荷モー
ドアナログ演算回路。 - 【請求項１４】処理に際して取り扱う電荷信号の量に対
応して、複数のゲートの制御を連動させ、巨視的にポテ
ンシャル井戸の容量を調整し電荷信号のオーバーフロー
を防止する請求項１記載の汎用電荷モードアナログ演算
回路。 - 【請求項１５】連動する複数のゲートの駆動タイミング
に適切な時間差を意図的に与え、各ゲートのポテンシャ
ルの不均一に起因する転送洩れを削減する請求項１４記
載の汎用電荷モードアナログ演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290537A JP2563090B2 (ja) | 1994-10-31 | 1994-10-31 | 汎用電荷モードアナログ演算回路 |
| EP95307711A EP0711039B1 (en) | 1994-10-31 | 1995-10-30 | General purpose charge mode analog operation circuit |
| DE69517131T DE69517131D1 (de) | 1994-10-31 | 1995-10-30 | Mehrzweck-Analogverarbeitungsschaltung aus ladungsgekoppelten Elementen |
| US08/550,653 US5987491A (en) | 1994-10-31 | 1995-10-31 | General purpose charge mode analog operation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290537A JP2563090B2 (ja) | 1994-10-31 | 1994-10-31 | 汎用電荷モードアナログ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129596A JPH08129596A (ja) | 1996-05-21 |
| JP2563090B2 true JP2563090B2 (ja) | 1996-12-11 |
Family
ID=17757314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290537A Expired - Fee Related JP2563090B2 (ja) | 1994-10-31 | 1994-10-31 | 汎用電荷モードアナログ演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5987491A (ja) |
| EP (1) | EP0711039B1 (ja) |
| JP (1) | JP2563090B2 (ja) |
| DE (1) | DE69517131D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4750313B2 (ja) * | 2001-05-31 | 2011-08-17 | キヤノン株式会社 | 信号処理回路 |
| NL1026598C2 (nl) * | 2004-07-07 | 2006-01-10 | Univ Eindhoven Tech | Programmeerbare analoog-naar-digitaal-(A/D)-conversieschakeling. |
| EP2496560B1 (en) | 2009-11-05 | 2015-04-22 | Basf Se | Process for preparing 1,3-disubstituted pyrazole compounds |
| WO2019155239A1 (en) * | 2018-02-12 | 2019-08-15 | Know Moore Ltd | A transistor device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4464726A (en) * | 1981-09-08 | 1984-08-07 | Massachusetts Institute Of Technology | Charge domain parallel processing network |
| US5247472A (en) * | 1989-02-09 | 1993-09-21 | G.D.S. Co., Ltd. | Fuzzy logic operation circuit utilizing charge coupled devices |
| US5113365A (en) * | 1989-05-16 | 1992-05-12 | Massachusetts Institute Of Technology | Method and charge coupled apparatus for algorithmic computations |
| US5089983A (en) * | 1990-02-02 | 1992-02-18 | Massachusetts Institute Of Technology | Charge domain vector-matrix product processing system |
| JP3196274B2 (ja) * | 1991-02-20 | 2001-08-06 | 出光石油化学株式会社 | ポリマー粒状体の製造方法 |
| JPH07120347B2 (ja) * | 1991-11-15 | 1995-12-20 | 株式会社ジーデイーエス | 空間情報の再配置装置 |
| JPH06200255A (ja) * | 1993-01-07 | 1994-07-19 | Tajima Roofing Co Ltd | アスファルト溶解装置 |
| US5539404A (en) * | 1993-02-08 | 1996-07-23 | Yasuo Nagazumi | Digital to analog converter using recursive signal dividing charge coupled devices |
| JP2955734B2 (ja) * | 1993-06-02 | 1999-10-04 | 株式会社 ジーディーエス | 電荷信号二等分装置 |
| JP2599679B2 (ja) * | 1993-02-08 | 1997-04-09 | 株式会社ジーデイーエス | 電荷領域で作動する多象限乗算装置 |
| US5508538A (en) * | 1993-04-19 | 1996-04-16 | California Institute Of Technology | Signal processing applications of massively parallel charge domain computing devices |
| JP2955733B2 (ja) * | 1993-06-02 | 1999-10-04 | 株式会社 ジーディーエス | 電荷信号のためのａｄ変換装置 |
| JPH0823874B2 (ja) * | 1993-11-18 | 1996-03-06 | 株式会社ジーデイーエス | シストリックアレイプロセサー |
| US5506801A (en) * | 1994-02-14 | 1996-04-09 | California Institute Of Technology | High-performance ultra-low power VLSI analog processor for data compression |
-
1994
- 1994-10-31 JP JP6290537A patent/JP2563090B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-30 DE DE69517131T patent/DE69517131D1/de not_active Expired - Lifetime
- 1995-10-30 EP EP95307711A patent/EP0711039B1/en not_active Expired - Lifetime
- 1995-10-31 US US08/550,653 patent/US5987491A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08129596A (ja) | 1996-05-21 |
| EP0711039B1 (en) | 2000-05-24 |
| DE69517131D1 (de) | 2000-06-29 |
| EP0711039A2 (en) | 1996-05-08 |
| EP0711039A3 (en) | 1997-09-17 |
| US5987491A (en) | 1999-11-16 |
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