JPH0823874B2 - シストリックアレイプロセサー - Google Patents
シストリックアレイプロセサーInfo
- Publication number
- JPH0823874B2 JPH0823874B2 JP5312640A JP31264093A JPH0823874B2 JP H0823874 B2 JPH0823874 B2 JP H0823874B2 JP 5312640 A JP5312640 A JP 5312640A JP 31264093 A JP31264093 A JP 31264093A JP H0823874 B2 JPH0823874 B2 JP H0823874B2
- Authority
- JP
- Japan
- Prior art keywords
- analog
- shift register
- shift
- array processor
- arithmetic
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Image Processing (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＣＤなどのアナログ
シフトレジスターアレイ上に並列的に作動する多数のア
ナログ式のパイプラインプロセサーを疑似的に構成する
ことができるようにしたシストリックアレイプロセサー
に関するものである。
シフトレジスターアレイ上に並列的に作動する多数のア
ナログ式のパイプラインプロセサーを疑似的に構成する
ことができるようにしたシストリックアレイプロセサー
に関するものである。
【０００２】
【従来の技術】従来、ＤＳＰなどを用いたアナログ信号
の処理にあっては、処理の高速化を目的として、パイプ
ライン処理が広く採用されており、音声信号など比較的
に低い周波数の領域では、純粋なアナログ処理との比較
においてはるかに高精度の演算を加えることが可能とな
っている。
の処理にあっては、処理の高速化を目的として、パイプ
ライン処理が広く採用されており、音声信号など比較的
に低い周波数の領域では、純粋なアナログ処理との比較
においてはるかに高精度の演算を加えることが可能とな
っている。
【０００３】しかしながら、映像信号の実時間処理など
膨大なデータの処理では処理の並列化といった別の手段
による高速化が不可欠であるが、演算装置のコストアッ
プなど主として経済的な理由から、現実には、あまり高
度の処理を期待することができない。
膨大なデータの処理では処理の並列化といった別の手段
による高速化が不可欠であるが、演算装置のコストアッ
プなど主として経済的な理由から、現実には、あまり高
度の処理を期待することができない。
【０００４】他方、ビジョンチップ（人工網膜）などの
分野で研究が進んでいる「抵抗ネットワークを用いた並
列アナログ演算」の場合、演算をアナログ信号のまま抵
抗ネットワーク上で実行することによって小規模のハー
ドウェアで、より高度の演算を高速で処理できる利点は
あるが、機能は限定される傾向にあり、ＤＳＰほど自由
に特性の設定ができないことが欠点とみられる。
分野で研究が進んでいる「抵抗ネットワークを用いた並
列アナログ演算」の場合、演算をアナログ信号のまま抵
抗ネットワーク上で実行することによって小規模のハー
ドウェアで、より高度の演算を高速で処理できる利点は
あるが、機能は限定される傾向にあり、ＤＳＰほど自由
に特性の設定ができないことが欠点とみられる。
【０００５】また、フーリエ変換など特定用途の信号処
理を目的として、多数のディジタル演算手段をメッシュ
状に配置し、２次元的にパイプライン処理を実行するデ
ィジタル型のシストリックアレイも実用化されている
が、並列度の高いアナログ入力信号に対応するために
は、当然多数のＡＤ変換手段が必要とされ、その性能向
上を経済的に実現する上で障害となっており、さらに応
用面での柔軟性の不足も重大な問題となっている。
理を目的として、多数のディジタル演算手段をメッシュ
状に配置し、２次元的にパイプライン処理を実行するデ
ィジタル型のシストリックアレイも実用化されている
が、並列度の高いアナログ入力信号に対応するために
は、当然多数のＡＤ変換手段が必要とされ、その性能向
上を経済的に実現する上で障害となっており、さらに応
用面での柔軟性の不足も重大な問題となっている。
【０００６】
【発明が解決しようとする課題】本発明は、映像情報な
ど並列度の高い信号をアナログ信号のままディジタル信
号との間で乗算などの演算処理を行い、アナログシフト
レジスタ上を移動する加算ノードに適切なタイミングで
順次加算する処理によって、アナログレベルで積和演算
などの演算を並列実行する２次元パイプラインプロセサ
ーを実現するシストリックアレイプロセサーを得ようと
するものである。
ど並列度の高い信号をアナログ信号のままディジタル信
号との間で乗算などの演算処理を行い、アナログシフト
レジスタ上を移動する加算ノードに適切なタイミングで
順次加算する処理によって、アナログレベルで積和演算
などの演算を並列実行する２次元パイプラインプロセサ
ーを実現するシストリックアレイプロセサーを得ようと
するものである。
【０００７】
【課題を解決するための手段】本発明は、上記の如き観
点に鑑みてなされたものであって、アナログ信号を含む
複数の信号を入力として演算を実行しアナログ出力を決
定する複数個の演算手段と、上記アナログ出力のそれぞ
れを片方の入力信号として、加算を実行する機能を有す
るアナログシフトレジスタを含み、複数のシフトレジス
タで構成されたシフトレジスタ列又はシフトレジスタメ
ッシュと、上記シフトレジスタの演算、加算、シフト動
作、シフト方向制御の時間的な順序を制御するタイミン
グ制御装置とによって構成されたシストリックアレイプ
ロセサーを提供しようとするものである。
点に鑑みてなされたものであって、アナログ信号を含む
複数の信号を入力として演算を実行しアナログ出力を決
定する複数個の演算手段と、上記アナログ出力のそれぞ
れを片方の入力信号として、加算を実行する機能を有す
るアナログシフトレジスタを含み、複数のシフトレジス
タで構成されたシフトレジスタ列又はシフトレジスタメ
ッシュと、上記シフトレジスタの演算、加算、シフト動
作、シフト方向制御の時間的な順序を制御するタイミン
グ制御装置とによって構成されたシストリックアレイプ
ロセサーを提供しようとするものである。
【０００８】
【作用及び実施例】以下、本発明の一実施例を図面を参
照しながら作用と共に説明する。図１は本発明一実施例
の基本構成を示す説明図である。図１において、Ｑiは
アナログ入力信号、ｄiはディジタル入力信号、Ｕiは演
算手段、Ｔiはアナログシフトレジスタ段、Ｍiはディジ
タル信号メモリーをそれぞれ表している。また、ＴＣは
上記の各要素を動作させるタイミングを制御する制御手
段を示している。
照しながら作用と共に説明する。図１は本発明一実施例
の基本構成を示す説明図である。図１において、Ｑiは
アナログ入力信号、ｄiはディジタル入力信号、Ｕiは演
算手段、Ｔiはアナログシフトレジスタ段、Ｍiはディジ
タル信号メモリーをそれぞれ表している。また、ＴＣは
上記の各要素を動作させるタイミングを制御する制御手
段を示している。
【０００９】図２は、図１の構成によって、演算手段Ｕ
として、例えば本願出願人により出願された特願平５−
４３２６２号の発明に開示されているような乗算手段を
配置し、式（１）に示す積和演算を実現する場合の各要
素の作動タイミングを示すチャート図である。 式中、ｄmaxはディジタルデータの最大値で例えばディ
ジタルデータが４ビットデータの場合は、「２の４
乗」、即ち、１６となる。
として、例えば本願出願人により出願された特願平５−
４３２６２号の発明に開示されているような乗算手段を
配置し、式（１）に示す積和演算を実現する場合の各要
素の作動タイミングを示すチャート図である。 式中、ｄmaxはディジタルデータの最大値で例えばディ
ジタルデータが４ビットデータの場合は、「２の４
乗」、即ち、１６となる。
【００１０】上記は、積和演算の場合を示すが、Ｕiの
演算手段がそれぞれ任意の関数Ｆiにしたがった出力を
発生する場合は、式（１）は式（１’）の形で表現され
る。
演算手段がそれぞれ任意の関数Ｆiにしたがった出力を
発生する場合は、式（１）は式（１’）の形で表現され
る。
【００１１】図３は上記の例を２次元のシフトレジスタ
メッシュの上で実現し、メッシュ上にＡ，Ｂで示す全て
の演算手段が並列的に動作しながら、パイプライン処理
を加える装置の構成を示す説明図である。図中、Ａ，Ｂ
はそのアナログ入力を、それぞれに併設された光学入力
手段を介して独立して直接外部から取り込む構成となっ
ている。また、この例ではディジタル入力信号を全ての
演算手段に共通のディジタル信号線（図示しない）から
供給するＳＩＭＤ（Single Instruction Multiple Data
Stream）構成を採用している。
メッシュの上で実現し、メッシュ上にＡ，Ｂで示す全て
の演算手段が並列的に動作しながら、パイプライン処理
を加える装置の構成を示す説明図である。図中、Ａ，Ｂ
はそのアナログ入力を、それぞれに併設された光学入力
手段を介して独立して直接外部から取り込む構成となっ
ている。また、この例ではディジタル入力信号を全ての
演算手段に共通のディジタル信号線（図示しない）から
供給するＳＩＭＤ（Single Instruction Multiple Data
Stream）構成を採用している。
【００１２】この装置を説明する前に図３に沿ってメッ
シュ状のシフトレジスタアレイの動作を簡単に説明す
る。図３から分かる通り、この例ではメッシュは直線配
列のシフトレジスタ群２組を直交配置して、その交差部
分でレジスタを共用させる構成を採っている。それぞれ
の直線状のシフトレジスタのシフト方向は欄外に示す矢
印の方向で示している。同一の群に属する全てのシフト
レジスタは、シフトレジスタ外との入出力動作時を除い
て同時にシフト動作を実行する。Ｘ軸に並行したシフト
レジスタ群のシフト動作を＜０＞、Ｙ軸に並行したシフ
トレジスタ群のシフト動作を＜１＞でそれぞれ表すこと
にすると、このアレイの動作は、０、１の数字の列で表
現することができる。
シュ状のシフトレジスタアレイの動作を簡単に説明す
る。図３から分かる通り、この例ではメッシュは直線配
列のシフトレジスタ群２組を直交配置して、その交差部
分でレジスタを共用させる構成を採っている。それぞれ
の直線状のシフトレジスタのシフト方向は欄外に示す矢
印の方向で示している。同一の群に属する全てのシフト
レジスタは、シフトレジスタ外との入出力動作時を除い
て同時にシフト動作を実行する。Ｘ軸に並行したシフト
レジスタ群のシフト動作を＜０＞、Ｙ軸に並行したシフ
トレジスタ群のシフト動作を＜１＞でそれぞれ表すこと
にすると、このアレイの動作は、０、１の数字の列で表
現することができる。
【００１３】ここで重要な点は、メッシュの外周部分を
除けば、各レジスター上の信号はシフト動作によって消
滅したり干渉しあうことはないので、シフト前に保持さ
れていたデータはシフト後もメッシュ上のレジスターの
どこかには確実に存在していることである。
除けば、各レジスター上の信号はシフト動作によって消
滅したり干渉しあうことはないので、シフト前に保持さ
れていたデータはシフト後もメッシュ上のレジスターの
どこかには確実に存在していることである。
【００１４】いま、Ａ＊で示す演算部の右に位置するレ
ジスタに着目し、式（２）にしたがった５６回のシフト
シークェンスが実行された場合の、このレジスタがシフ
ト開始時点に保持していた信号が移動する経路を示す
と、ＰＡのようになる。 （ 10011111 10000001 11111111 10000000 00011111 11111000 00011111 ）・・（２）
ジスタに着目し、式（２）にしたがった５６回のシフト
シークェンスが実行された場合の、このレジスタがシフ
ト開始時点に保持していた信号が移動する経路を示す
と、ＰＡのようになる。 （ 10011111 10000001 11111111 10000000 00011111 11111000 00011111 ）・・（２）
【００１５】図３から分かる通り、経路ＰＡは閉じた曲
線となり、出発点に戻って来るが、その間、出発点とし
た演算部Ａを含む２４個の演算部の近傍を通過する。従
って、これら２４個の演算部からそれぞれの出力がＰＡ
に加算される構成を採れば、図１と同様の積和演算が実
行できる。メッシュの構造が有する周期性からＡで示す
他の全ての演算部の右に位置するレジスターについても
全て同時にＰＡと全く同様の信号移動経路が実現され
る。
線となり、出発点に戻って来るが、その間、出発点とし
た演算部Ａを含む２４個の演算部の近傍を通過する。従
って、これら２４個の演算部からそれぞれの出力がＰＡ
に加算される構成を採れば、図１と同様の積和演算が実
行できる。メッシュの構造が有する周期性からＡで示す
他の全ての演算部の右に位置するレジスターについても
全て同時にＰＡと全く同様の信号移動経路が実現され
る。
【００１６】また、メッシュの対称性から、Ｂで示す全
ての演算部の右に位置するレジスターについては、ＰＡ
とは対称形状の移動経路ＰＢが実現され、ＰＡ同様に２
４個の演算部からの出力信号を受容することができる。
即ち、図示するＡ，Ｂすべての演算部の数と同数の独立
した信号転送経路がメッシュ上に仮想的に実現されるた
め、それぞれに沿って独立した積和演算を実行すること
ができ、さらにそれぞれの積和演算の結果は受容野の中
心に戻ってくることになる。
ての演算部の右に位置するレジスターについては、ＰＡ
とは対称形状の移動経路ＰＢが実現され、ＰＡ同様に２
４個の演算部からの出力信号を受容することができる。
即ち、図示するＡ，Ｂすべての演算部の数と同数の独立
した信号転送経路がメッシュ上に仮想的に実現されるた
め、それぞれに沿って独立した積和演算を実行すること
ができ、さらにそれぞれの積和演算の結果は受容野の中
心に戻ってくることになる。
【００１７】ひとつの演算部についてみると、演算の開
始時点から２回のシフトごとに周囲の４個のレジスタの
いづれか１個に自己の出力データを加算する動作を必要
回数繰り返すことになるが、Ａ，Ｂそれぞれの演算部に
ついてその出力方向を表すコードを図４のように定める
と、ＰＡ、ＰＢの経路で目的の並列に積和演算を実行す
るためには、表１のような出力方向制御を適用すればよ
い。
始時点から２回のシフトごとに周囲の４個のレジスタの
いづれか１個に自己の出力データを加算する動作を必要
回数繰り返すことになるが、Ａ，Ｂそれぞれの演算部に
ついてその出力方向を表すコードを図４のように定める
と、ＰＡ、ＰＢの経路で目的の並列に積和演算を実行す
るためには、表１のような出力方向制御を適用すればよ
い。
【００１８】 表１ シフトシークェンスＳｉに対応した演算部出力方向Ｄの選択 Ｓｉ 10011111 10000001 11111111 10000000 00011111 11111000 00011111 Ｄ ________ _1_1_1_0 _2_0_2_0 _3_3_3_3 _3_2_0_2 _0_2_1_1 _1_0_2_0 この例の場合、出力信号は出発点に戻っているので、そ
のまま、又は、結果に演算部Ａ，Ｂでシグモイド変換な
どの変換を加えてからもとのシフトレジスター上に戻
し、繰り返し同種のシフトシークェンスを実行すれば、
例えば階層型ニューラルネットワークなどを構成できる
し、結果をＣに示す光学出力手段に転送すれば、入力パ
ターンの幾何学的な相対関係を保存したままで出力パタ
ーンを直接外部に伝達することもできる。
のまま、又は、結果に演算部Ａ，Ｂでシグモイド変換な
どの変換を加えてからもとのシフトレジスター上に戻
し、繰り返し同種のシフトシークェンスを実行すれば、
例えば階層型ニューラルネットワークなどを構成できる
し、結果をＣに示す光学出力手段に転送すれば、入力パ
ターンの幾何学的な相対関係を保存したままで出力パタ
ーンを直接外部に伝達することもできる。
【００１９】また、シークェンス終了直後に式（３）に
示すシークェンスを実行すれば、全ての出力データは、
ＣＣＤ撮像素子と同様にそれぞれ経路ＰＡＸ，ＰＢＸに
沿って図３のアレイの左端から順次外部に出力すること
もできる。 （ 10000000 0000000 ・・・・・・・ ） ・・・・・（３）
示すシークェンスを実行すれば、全ての出力データは、
ＣＣＤ撮像素子と同様にそれぞれ経路ＰＡＸ，ＰＢＸに
沿って図３のアレイの左端から順次外部に出力すること
もできる。 （ 10000000 0000000 ・・・・・・・ ） ・・・・・（３）
【００２０】なお、ＰＡの経路設計は上記以外にもさま
ざまな態様があり、例えば式（４）に示す１３６回のシ
フトシークェンスでは、６０個の演算部を経由するそれ
ぞれ独立した転送経路が実現できる。 （ 10011111 10000001 11111111 10000000 00011111 11111111 10000000 00000001 11111111 11111111 10000000 00000000 00011111 11111111 11111000 00000001 11111111 ） ・・・（４）
ざまな態様があり、例えば式（４）に示す１３６回のシ
フトシークェンスでは、６０個の演算部を経由するそれ
ぞれ独立した転送経路が実現できる。 （ 10011111 10000001 11111111 10000000 00011111 11111111 10000000 00000001 11111111 11111111 10000000 00000000 00011111 11111111 11111000 00000001 11111111 ） ・・・（４）
【００２１】すなわち、図３のハードウェアーは、その
運用方法の変更のみでデータ参照範囲（受容野）を任意
に選択することを可能にし、柔軟な対応を実現できるの
で、この点もきわめて大きな利点である。
運用方法の変更のみでデータ参照範囲（受容野）を任意
に選択することを可能にし、柔軟な対応を実現できるの
で、この点もきわめて大きな利点である。
【００２２】以上は、全てシフトレジスターとしてアナ
ログ式を採用する場合に関する説明であったが、基本的
な技術思想はディジタル型のシフトレジスターにも適用
可能であり、図１乃至図４と同様の機能をディジタル的
に実現することは特願平３−３５２７８９号、特願平５
−８７９３８号に示すごとく極めて容易である。
ログ式を採用する場合に関する説明であったが、基本的
な技術思想はディジタル型のシフトレジスターにも適用
可能であり、図１乃至図４と同様の機能をディジタル的
に実現することは特願平３−３５２７８９号、特願平５
−８７９３８号に示すごとく極めて容易である。
【００２３】
【発明の効果】以上の説明により明らかなように、本発
明によれば、ＣＣＤなどのアナログシフトレジスターア
レイ上に、並列的に作動する多数のアナログ式のパイプ
ラインプロセサーを疑似的に構成することができ、並列
度の高い入力信号を高速で処理するのに適したプロセサ
ーを構築できるようになる。
明によれば、ＣＣＤなどのアナログシフトレジスターア
レイ上に、並列的に作動する多数のアナログ式のパイプ
ラインプロセサーを疑似的に構成することができ、並列
度の高い入力信号を高速で処理するのに適したプロセサ
ーを構築できるようになる。
【００２４】また、シフトレジスターアレイのシフト順
序の選択によって、データアクセスの範囲を自在に調整
でき用途に応じた柔軟な利用が可能となる。
序の選択によって、データアクセスの範囲を自在に調整
でき用途に応じた柔軟な利用が可能となる。
【００２５】本発明は、画像処理、ニューラルネットワ
ーク、ビジョンチップ、空間フィルタなどの分野に応用
することができる。
ーク、ビジョンチップ、空間フィルタなどの分野に応用
することができる。
【図１】本発明の一実施例の基本構成を示す説明図であ
る。
る。
【図２】本発明の基本構成によって、演算手段Ｕとし
て、例えば乗算手段を配置し、積和演算を実現する場合
の各要素の作動タイミングを示すチャート図である。
て、例えば乗算手段を配置し、積和演算を実現する場合
の各要素の作動タイミングを示すチャート図である。
【図３】本発明を構成する２次元のシフトレジスタメッ
シュの上に演算手段Ａ，Ｂが並列的に動作しながらパイ
プライン処理を加える装置の構成を示す説明図である。
シュの上に演算手段Ａ，Ｂが並列的に動作しながらパイ
プライン処理を加える装置の構成を示す説明図である。
【図４】本発明を構成する演算手段Ａ，Ｂそれぞれの演
算部についてその出力方向を表すコードである。
算部についてその出力方向を表すコードである。
Claims (5)
- 【請求項１】 アナログ信号を含む複数の信号を入力と
して演算を実行しアナログ出力を決定する複数個の演算
手段と、 上記アナログ出力のそれぞれを片方の入力信号として加
算を実行する機能を有するアナログシフトレジスタを含
み、複数のシフトレジスタで構成されたシフトレジスタ
列又はシフトレジスタメッシュと、 上記シフトレジスタの演算、加算、シフト動作、シフト
方向制御の時間的な順序を制御するタイミング制御装置
とによって構成されることを特徴とするシストリックア
レイプロセサー。 - 【請求項２】 上記アナログシフトレジスタを、主とし
てＣＣＤなど電荷転送素子で構成した請求項１記載のシ
ストリックアレイプロセサー。 - 【請求項３】 上記複数個の演算手段の少なくもひとつ
の入力信号を各演算手段の近傍に設置されたフォトトラ
ンジスタなどのトランスデューサ手段から供給する請求
項１又は２のいずれかに記載のシストリックアレイプロ
セサー。 - 【請求項４】 上記複数個の演算手段の少なくもひとつ
の入力信号を装置外部又は内部に設置されたディジタル
信号源から供給する請求項１又は２のいずれかに記載の
シストリックアレイプロセサー。 - 【請求項５】 上記アナログシフトレジスタ上で順次移
動を繰り返し形成された出力信号をＬＥＤなどの出力手
段で光学的に外部に伝達する光学出力手段を備えた請求
項１又は２のいずれかに記載のシストリックアレイプロ
セサー。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312640A JPH0823874B2 (ja) | 1993-11-18 | 1993-11-18 | シストリックアレイプロセサー |
| US08/344,650 US5634067A (en) | 1993-11-18 | 1994-11-18 | Systolic array processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312640A JPH0823874B2 (ja) | 1993-11-18 | 1993-11-18 | シストリックアレイプロセサー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141454A JPH07141454A (ja) | 1995-06-02 |
| JPH0823874B2 true JPH0823874B2 (ja) | 1996-03-06 |
Family
ID=18031646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5312640A Expired - Fee Related JPH0823874B2 (ja) | 1993-11-18 | 1993-11-18 | シストリックアレイプロセサー |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5634067A (ja) |
| JP (1) | JPH0823874B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2563090B2 (ja) * | 1994-10-31 | 1996-12-11 | 株式会社ジーデイーエス | 汎用電荷モードアナログ演算回路 |
| JP3084668B2 (ja) * | 1996-06-13 | 2000-09-04 | 株式会社ジーデイーエス | 電荷信号を用いたフィルター装置 |
| US7015966B1 (en) | 1999-03-15 | 2006-03-21 | Canon Kabushiki Kaisha | Reducing discontinuities in segmented imaging sensors |
| US6731338B1 (en) | 2000-01-10 | 2004-05-04 | Canon Kabushiki Kaisha | Reducing discontinuities in segmented SSAs |
| US7340644B2 (en) * | 2002-12-02 | 2008-03-04 | Marvell World Trade Ltd. | Self-reparable semiconductor and method thereof |
| US20060001669A1 (en) * | 2002-12-02 | 2006-01-05 | Sehat Sutardja | Self-reparable semiconductor and method thereof |
| US7185225B2 (en) * | 2002-12-02 | 2007-02-27 | Marvell World Trade Ltd. | Self-reparable semiconductor and method thereof |
| US8755515B1 (en) | 2008-09-29 | 2014-06-17 | Wai Wu | Parallel signal processing system and method |
| TW201037529A (en) * | 2009-03-02 | 2010-10-16 | David Reynolds | Belief propagation processor |
| US8718079B1 (en) | 2010-06-07 | 2014-05-06 | Marvell International Ltd. | Physical layer devices for network switches |
| US8775341B1 (en) | 2010-10-26 | 2014-07-08 | Michael Lamport Commons | Intelligent control with hierarchical stacked neural networks |
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Family Cites Families (4)
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