JP2565103B2 - 出力回路 - Google Patents
出力回路Info
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- JP2565103B2 JP2565103B2 JP5219359A JP21935993A JP2565103B2 JP 2565103 B2 JP2565103 B2 JP 2565103B2 JP 5219359 A JP5219359 A JP 5219359A JP 21935993 A JP21935993 A JP 21935993A JP 2565103 B2 JP2565103 B2 JP 2565103B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えばシングルチップ
マイクロコンピュータなどのような、複数のクロックを
持つ半導体集積回路（ＬＳＩ）に用いられる出力回路に
関し、特に、１つの出力端子から、立下りの同期クロッ
クと立上りの同期クロックとが同相のデータ信号と、立
下りの同期クロックの相と立上りの同期クロックの相と
が異なるストローブ信号とを、モード信号によって切り
替えて出力する型の出力回路に関する。
マイクロコンピュータなどのような、複数のクロックを
持つ半導体集積回路（ＬＳＩ）に用いられる出力回路に
関し、特に、１つの出力端子から、立下りの同期クロッ
クと立上りの同期クロックとが同相のデータ信号と、立
下りの同期クロックの相と立上りの同期クロックの相と
が異なるストローブ信号とを、モード信号によって切り
替えて出力する型の出力回路に関する。
【０００２】
【従来の技術】この種の従来の出力回路について、その
一例をブロック図で示す図４を参照して説明する。図４
を参照するとこの出力回路は、バッファ１、ＲＳフリッ
プフロップ（以下、ＲＳ−ＦＦと記す）２と、２入力Ａ
ＮＤゲート４１及び４２と、マルチプレクサ５と、出力
端子７と、ラッチ８とからなり、出力データ信号ＤＡＴ
Ａ、ストローブ立上げ信号ＳＴＢＵ、ストローブ立下げ
信号ＳＴＢＤ、クロック信号ＣＬＫ１及びＣＬＫ２、モ
ード信号ＭＯＤＥを入力とする。
一例をブロック図で示す図４を参照して説明する。図４
を参照するとこの出力回路は、バッファ１、ＲＳフリッ
プフロップ（以下、ＲＳ−ＦＦと記す）２と、２入力Ａ
ＮＤゲート４１及び４２と、マルチプレクサ５と、出力
端子７と、ラッチ８とからなり、出力データ信号ＤＡＴ
Ａ、ストローブ立上げ信号ＳＴＢＵ、ストローブ立下げ
信号ＳＴＢＤ、クロック信号ＣＬＫ１及びＣＬＫ２、モ
ード信号ＭＯＤＥを入力とする。
【０００３】モード信号ＭＯＤＥはモード設定レジスタ
（図示省略）から、出力データ信号ＤＡＴＡは出力デー
タラッチ（図示省略）から、ストローブ立上げ信号ＳＴ
ＢＵとストローブ立下げ信号ＳＴＢＤとはＣＰＵ（図示
省略）から、クロック信号ＣＬＫ１とＣＬＫ２とは発振
回路（図示省略）から入力する。
（図示省略）から、出力データ信号ＤＡＴＡは出力デー
タラッチ（図示省略）から、ストローブ立上げ信号ＳＴ
ＢＵとストローブ立下げ信号ＳＴＢＤとはＣＰＵ（図示
省略）から、クロック信号ＣＬＫ１とＣＬＫ２とは発振
回路（図示省略）から入力する。
【０００４】バッファ１は、入力端がマルチプレクサ５
の出力端に接続され、出力端が出力端子７に接続され
て、マルチプレクサ５のデータを出力端子７に出力す
る。
の出力端に接続され、出力端が出力端子７に接続され
て、マルチプレクサ５のデータを出力端子７に出力す
る。
【０００５】ＲＳ−ＦＦ２は、ＡＮＤゲート４１の出力
をリセット入力としＡＮＤゲート４２の出力をセット入
力として、出力をマルチプレクサ５の一つの入力として
与える。このＲＳ−ＦＦ２は、ＡＮＤゲート４１の出力
が“１”のときに“０”を、ＡＮＤゲート４２の出力が
“１”のとき“１”をマルチプレクサ５に出力する。Ａ
ＮＤゲート４１、ＡＮＤゲート４２の出力が共に“０”
のとき、データを保持する。ＡＮＤゲート４１、ＡＮＤ
ゲート４２の出力が共に“１”の状態は禁止である。
をリセット入力としＡＮＤゲート４２の出力をセット入
力として、出力をマルチプレクサ５の一つの入力として
与える。このＲＳ−ＦＦ２は、ＡＮＤゲート４１の出力
が“１”のときに“０”を、ＡＮＤゲート４２の出力が
“１”のとき“１”をマルチプレクサ５に出力する。Ａ
ＮＤゲート４１、ＡＮＤゲート４２の出力が共に“０”
のとき、データを保持する。ＡＮＤゲート４１、ＡＮＤ
ゲート４２の出力が共に“１”の状態は禁止である。
【０００６】マルチプレクサ５は、出力端がバッファ１
の入力端に接線され、二つの入力端はそれぞれラッチ８
及びＲＳ−ＦＦ２の出力端に接続される。そして、モー
ド信号ＭＯＤＥが“０”のとき、ラッチ８のデータをバ
ッファ１に出力し、モード信号ＭＯＤＥが“１”のとき
は、ＲＳ−ＦＦ２から入力したデータをバッファ１に出
力する。
の入力端に接線され、二つの入力端はそれぞれラッチ８
及びＲＳ−ＦＦ２の出力端に接続される。そして、モー
ド信号ＭＯＤＥが“０”のとき、ラッチ８のデータをバ
ッファ１に出力し、モード信号ＭＯＤＥが“１”のとき
は、ＲＳ−ＦＦ２から入力したデータをバッファ１に出
力する。
【０００７】ラッチ８は、出力端がマルチプレクサ５の
一つの入力端に接続され、出力データ信号ＤＡＴＡを入
力とする。そして、クロック信号ＣＬＫ２が“１”のと
き出力データ信号ＤＡＴＡの値をラッチし、クロック信
号ＣＬＫ２が“０”のときデータを保持する。ラッチ８
のデータはマルチプレクサ５の一つの入力として、出力
される。
一つの入力端に接続され、出力データ信号ＤＡＴＡを入
力とする。そして、クロック信号ＣＬＫ２が“１”のと
き出力データ信号ＤＡＴＡの値をラッチし、クロック信
号ＣＬＫ２が“０”のときデータを保持する。ラッチ８
のデータはマルチプレクサ５の一つの入力として、出力
される。
【０００８】ＡＮＤゲート４１は、出力端がＲＳ−ＦＦ
２のリセット端子に接続され、クロック信号ＣＬＫ１と
ストローブ立下げ信号ＳＴＢＤとを入力される。そし
て、クロック信号ＣＬＫ１とストローブ立下げ信号ＳＴ
ＢＤの論理積をＲＳ−ＦＦ２に出力する。
２のリセット端子に接続され、クロック信号ＣＬＫ１と
ストローブ立下げ信号ＳＴＢＤとを入力される。そし
て、クロック信号ＣＬＫ１とストローブ立下げ信号ＳＴ
ＢＤの論理積をＲＳ−ＦＦ２に出力する。
【０００９】ＡＮＤゲート４２は、出力端がＲＳ−ＦＦ
２のセット入力端子に接続され、クロック信号ＣＬＫ２
とストローブ立上げ信号ＳＴＢＵとを入力とする。そし
て、クロック信号ＣＬＫ２とストローブ立上げ信号ＳＴ
ＢＵの論理積をＲＳ−ＦＦ２に出力する。
２のセット入力端子に接続され、クロック信号ＣＬＫ２
とストローブ立上げ信号ＳＴＢＵとを入力とする。そし
て、クロック信号ＣＬＫ２とストローブ立上げ信号ＳＴ
ＢＵの論理積をＲＳ−ＦＦ２に出力する。
【００１０】以下に、この出力回路において、出力端子
７に信号を出力する動作を図５に示すタイミングチャー
トを用いて説明する。図５において、ストローブ立下げ
信号ＳＴＢＤはクロック信号ＣＬＫ２の立上りのタイミ
ングで変化する。出力データ信号ＤＡＴＡとストローブ
立上げ信号ＳＴＢＵとはクロック信号ＣＬＫ１の立上り
タイミングで変化する。
７に信号を出力する動作を図５に示すタイミングチャー
トを用いて説明する。図５において、ストローブ立下げ
信号ＳＴＢＤはクロック信号ＣＬＫ２の立上りのタイミ
ングで変化する。出力データ信号ＤＡＴＡとストローブ
立上げ信号ＳＴＢＵとはクロック信号ＣＬＫ１の立上り
タイミングで変化する。
【００１１】先ず、図５中の期間Ｔ１ではストローブ立
下げ信号ＳＴＢＤが“１”、ストローブ立上げ信号ＳＴ
ＢＵが“０”である。クロック信号ＣＬＫ１が“１”の
タイミングでＡＮＤゲート４１は“１”になり、ＡＮＤ
ゲート４２は“０”である。ＲＳ−ＦＦ２はクリア信号
が“１”、セット信号が“０”であるので、“０”をマ
ルチプレクサ５に出力する。
下げ信号ＳＴＢＤが“１”、ストローブ立上げ信号ＳＴ
ＢＵが“０”である。クロック信号ＣＬＫ１が“１”の
タイミングでＡＮＤゲート４１は“１”になり、ＡＮＤ
ゲート４２は“０”である。ＲＳ−ＦＦ２はクリア信号
が“１”、セット信号が“０”であるので、“０”をマ
ルチプレクサ５に出力する。
【００１２】ここで、モード信号ＭＯＤＥが“１”であ
るので、マルチプレクサ５はＲＳ−ＦＦ２の出力データ
“０”をバッファ１に出力し、端子７は“０”になる。
尚、このとき、データ信号ＤＡＴＡが変化することによ
り、クロック信号ＣＬＫ２の立上りでラッチ８が変化す
るが、モード信号ＭＯＤＥが“１”の間はマルチプレク
サ５の出力としてＲＳ−ＦＦ２が選択されるので、ここ
では、ＲＳ−ＦＦ２の動作についてのみ着目する。
るので、マルチプレクサ５はＲＳ−ＦＦ２の出力データ
“０”をバッファ１に出力し、端子７は“０”になる。
尚、このとき、データ信号ＤＡＴＡが変化することによ
り、クロック信号ＣＬＫ２の立上りでラッチ８が変化す
るが、モード信号ＭＯＤＥが“１”の間はマルチプレク
サ５の出力としてＲＳ−ＦＦ２が選択されるので、ここ
では、ＲＳ−ＦＦ２の動作についてのみ着目する。
【００１３】図５中の期間Ｔ２では、ストローブ立下げ
信号ＳＴＢＤが“０”、ストローブ立上げ信号ＳＴＢＵ
が“１”である。クロック信号ＣＬＫ１が“１”のタイ
ミングでＡＮＤゲート４１は“０”になり、ＡＮＤゲー
ト４２は“１”である。従ってＲＳ−ＦＦ２はクリア信
号が“０”、セット信号が“１”であるので、“１”を
マルチプレクサ５に出力する。モード信号ＭＯＤＥが
“１”であるので、マルチプレクサ５はＲＳ−ＦＦ２の
出力データ“１”をバッファ１に出力し、端子７は
“１”になる。
信号ＳＴＢＤが“０”、ストローブ立上げ信号ＳＴＢＵ
が“１”である。クロック信号ＣＬＫ１が“１”のタイ
ミングでＡＮＤゲート４１は“０”になり、ＡＮＤゲー
ト４２は“１”である。従ってＲＳ−ＦＦ２はクリア信
号が“０”、セット信号が“１”であるので、“１”を
マルチプレクサ５に出力する。モード信号ＭＯＤＥが
“１”であるので、マルチプレクサ５はＲＳ−ＦＦ２の
出力データ“１”をバッファ１に出力し、端子７は
“１”になる。
【００１４】更に図５中の期間Ｔ３で、モード信号ＭＯ
ＤＥが“０”になるため、マルチプレクサ５はラッチ８
の出力データ“０”をバッファ１に出力し、端子７は
“０”になる。尚、モード信号ＭＯＤＥが“０”の間は
ラッチ８のデータがバッファ１に出力されるため、以降
はラッチ８の動作にのみ着目する。
ＤＥが“０”になるため、マルチプレクサ５はラッチ８
の出力データ“０”をバッファ１に出力し、端子７は
“０”になる。尚、モード信号ＭＯＤＥが“０”の間は
ラッチ８のデータがバッファ１に出力されるため、以降
はラッチ８の動作にのみ着目する。
【００１５】図５中の期間Ｔ４で、出力データ信号ＤＡ
ＴＡが“１”であるので、ラッチ８はクロック信号ＣＬ
Ｋ２の立上りタイミングで“１”をマルチプレクサ５に
出力する。モード信号ＭＯＤＥが“０”であるため、マ
ルチプレクサ５はラッチ８の出力データ“１”をバッフ
ァ１に出力し、端子７は“１”になる。
ＴＡが“１”であるので、ラッチ８はクロック信号ＣＬ
Ｋ２の立上りタイミングで“１”をマルチプレクサ５に
出力する。モード信号ＭＯＤＥが“０”であるため、マ
ルチプレクサ５はラッチ８の出力データ“１”をバッフ
ァ１に出力し、端子７は“１”になる。
【００１６】次に、図５中の期間Ｔ５で、出力データ信
号ＤＡＴＡが“０”であるので、ラッチ８はクロック信
号ＣＬＫ２の立上りタミイングで“０”をマルチプレク
サ５に出力する。モード信号ＭＯＤＥが“０”であるの
で、マルチプレクサ５はラッチ８の出力データ“０”を
バッファ１に出力し、端子７は“０”になる。
号ＤＡＴＡが“０”であるので、ラッチ８はクロック信
号ＣＬＫ２の立上りタミイングで“０”をマルチプレク
サ５に出力する。モード信号ＭＯＤＥが“０”であるの
で、マルチプレクサ５はラッチ８の出力データ“０”を
バッファ１に出力し、端子７は“０”になる。
【００１７】以上説明したように、出力端子７は、モー
ド信号ＭＯＤＥが“１”のときは、立下りはクロック信
号ＣＬＫ１の立上りに同期し、立上りはクロック信号Ｃ
ＬＫ２の立上りに同期して変化するストローブ信号を出
力し、モード信号ＭＯＤＥが“０”のときは、立上り・
立下りともにクロック信号ＣＬＫ２の立上りに同期して
変化するデータ信号を出力する。
ド信号ＭＯＤＥが“１”のときは、立下りはクロック信
号ＣＬＫ１の立上りに同期し、立上りはクロック信号Ｃ
ＬＫ２の立上りに同期して変化するストローブ信号を出
力し、モード信号ＭＯＤＥが“０”のときは、立上り・
立下りともにクロック信号ＣＬＫ２の立上りに同期して
変化するデータ信号を出力する。
【００１８】
【発明が解決しようとする課題】以上説明した従来の出
力回路では、ラッチやフリップフロップのあとにマルチ
プレクサが入るので、クロック信号ＣＬＫ１、クロック
信号ＣＬＫ２が変化してから出力端子にデータが出力さ
れるまでに５〜１０ｎｓ程度の遅延を生ずる。従来、マ
イクロコンピュータの動作速度は１０ＭＨｚ程度であっ
たので、１０ｎｓの遅延が有っても支障無かったが、最
近は動作速度が２５ＭＨｚなどに上がっている。従っ
て、１０ｎｓ程度の遅延はマイクロコンピュータの高速
化に大きな障害となる。
力回路では、ラッチやフリップフロップのあとにマルチ
プレクサが入るので、クロック信号ＣＬＫ１、クロック
信号ＣＬＫ２が変化してから出力端子にデータが出力さ
れるまでに５〜１０ｎｓ程度の遅延を生ずる。従来、マ
イクロコンピュータの動作速度は１０ＭＨｚ程度であっ
たので、１０ｎｓの遅延が有っても支障無かったが、最
近は動作速度が２５ＭＨｚなどに上がっている。従っ
て、１０ｎｓ程度の遅延はマイクロコンピュータの高速
化に大きな障害となる。
【００１９】したがって本発明は、クロック信号から出
力信号が出力されるまでの遅延の少い、高速化に適した
出力回路を提供することを目的とするものである。
力信号が出力されるまでの遅延の少い、高速化に適した
出力回路を提供することを目的とするものである。
【００２０】
【課題を解決するための手段】本発明の出力回路は、複
数相数のクロックを用いて信号処理を行う半導体集積回
路に用いられる出力回路であって、第１のクロック信号
に同期して立ち下り第２のクロック信号に同期して立ち
上る第１の出力信号と、立上り及び立下りが共に前記第
２のクロック信号に同期する第２の出力信号とを、二値
状態をとるモード信号により同一の出力端子から切り替
えて出力するように構成された出力回路において、前記
モード信号が第１の状態にあるとき前記第１の出力信号
の立上げ用入力信号を選択して出力し、前記モード信号
が第２の状態にあるとき前記第２の出力信号のレベル設
定用入力信号を選択して出力する第１の切替回路と、前
記モード信号が前記第１の状態にあるとき前記第１の出
力信号の立下げ用入力信号を選択して出力し、前記モー
ド信号が前記第２の状態にあるとき前記レベル設定用入
力信号の反転信号を選択して出力する第２の切替回路
と、前記モード信号が前記第１の状態のとき前記第１の
クロック信号と前記第２の切替回路の出力の論理積を出
力し、前記モード信号が前記第２の状態のとき前記第２
のクロック信号と前記第２の切替回路の出力の論理積を
出力する第３の切替回路と、前記第１の切替回路の出力
と前記第２のクロック信号との論理積をとるＡＮＤゲー
トと、前記第３の切替回路の出力をクリア信号とし、前
記ＡＮＤゲートの出力をセット信号とするＲＳフリップ
フロップとを含み、前記ＲＳフリップフロップの出力端
子から出力信号を取り出すように構成したことを特徴と
する。
数相数のクロックを用いて信号処理を行う半導体集積回
路に用いられる出力回路であって、第１のクロック信号
に同期して立ち下り第２のクロック信号に同期して立ち
上る第１の出力信号と、立上り及び立下りが共に前記第
２のクロック信号に同期する第２の出力信号とを、二値
状態をとるモード信号により同一の出力端子から切り替
えて出力するように構成された出力回路において、前記
モード信号が第１の状態にあるとき前記第１の出力信号
の立上げ用入力信号を選択して出力し、前記モード信号
が第２の状態にあるとき前記第２の出力信号のレベル設
定用入力信号を選択して出力する第１の切替回路と、前
記モード信号が前記第１の状態にあるとき前記第１の出
力信号の立下げ用入力信号を選択して出力し、前記モー
ド信号が前記第２の状態にあるとき前記レベル設定用入
力信号の反転信号を選択して出力する第２の切替回路
と、前記モード信号が前記第１の状態のとき前記第１の
クロック信号と前記第２の切替回路の出力の論理積を出
力し、前記モード信号が前記第２の状態のとき前記第２
のクロック信号と前記第２の切替回路の出力の論理積を
出力する第３の切替回路と、前記第１の切替回路の出力
と前記第２のクロック信号との論理積をとるＡＮＤゲー
トと、前記第３の切替回路の出力をクリア信号とし、前
記ＡＮＤゲートの出力をセット信号とするＲＳフリップ
フロップとを含み、前記ＲＳフリップフロップの出力端
子から出力信号を取り出すように構成したことを特徴と
する。
【００２１】
【実施例】次に本発明の好適な実施例を図を用いて説明
する。図１は本発明の第１の実施例のブロック図であ
る。図１を参照すると本実施例は、バッファ１、ＲＳ−
ＦＦ２１、クロック切替回路３、２入力ＡＮＤゲート
４、マルチプレクサ５１及び５２、インバータ６、出力
端子７からなり、出力データ信号ＤＡＴＡ、ストローブ
立上げ信号ＳＴＢＵ、ストローブ立下げ信号ＳＴＢＤ、
クロック信号ＣＬＫ１及びＣＬＫ２、モード信号ＭＯＤ
Ｅを入力とする。ここで、モード信号ＭＯＤＥはモード
設定レジスタ（図示省略）から、出力データ信号ＤＡＴ
Ａは出力データラッチ（図示省略）から、ストローブ立
上げ信号ＳＴＢＵとストローブ立下げ信号ＳＴＢＤとは
ＣＰＵ（図示省略）から、クロック信号ＣＬＫ１及びＣ
ＬＫ２は発振回路（図示省略）から入力する。
する。図１は本発明の第１の実施例のブロック図であ
る。図１を参照すると本実施例は、バッファ１、ＲＳ−
ＦＦ２１、クロック切替回路３、２入力ＡＮＤゲート
４、マルチプレクサ５１及び５２、インバータ６、出力
端子７からなり、出力データ信号ＤＡＴＡ、ストローブ
立上げ信号ＳＴＢＵ、ストローブ立下げ信号ＳＴＢＤ、
クロック信号ＣＬＫ１及びＣＬＫ２、モード信号ＭＯＤ
Ｅを入力とする。ここで、モード信号ＭＯＤＥはモード
設定レジスタ（図示省略）から、出力データ信号ＤＡＴ
Ａは出力データラッチ（図示省略）から、ストローブ立
上げ信号ＳＴＢＵとストローブ立下げ信号ＳＴＢＤとは
ＣＰＵ（図示省略）から、クロック信号ＣＬＫ１及びＣ
ＬＫ２は発振回路（図示省略）から入力する。
【００２２】バッファ１は、入力端がＲＳ−ＦＦ２１の
出力端に接続され、出力端が出力端子７に接続されて、
ＲＳ−ＦＦ２１のデータを出力端子７に出力する。
出力端に接続され、出力端が出力端子７に接続されて、
ＲＳ−ＦＦ２１のデータを出力端子７に出力する。
【００２３】ＲＳ−ＦＦ２１は、ＡＮＤゲート４の出力
をセット入力とし、クロック切替回路３の出力をリセッ
ト入力とする。出力端は、出力バッファ１に接続され
る。そして、クロック切替回路３の出力が“１”のとき
に“０”を、ＡＮＤゲート４の出力が“１”のとき
“１”をバッファ１に出力する。クロック切替回路３、
ＡＮＤゲート４の出力が共に“０”のときデータを保持
する。クロック切替回路３、ＡＮＤゲート４２の出力が
共に“１”の状態は禁止である。
をセット入力とし、クロック切替回路３の出力をリセッ
ト入力とする。出力端は、出力バッファ１に接続され
る。そして、クロック切替回路３の出力が“１”のとき
に“０”を、ＡＮＤゲート４の出力が“１”のとき
“１”をバッファ１に出力する。クロック切替回路３、
ＡＮＤゲート４の出力が共に“０”のときデータを保持
する。クロック切替回路３、ＡＮＤゲート４２の出力が
共に“１”の状態は禁止である。
【００２４】マルチプレクサ５１は、出力端がクロック
切替回路３の入力端に接続され、インバータ６の出力と
ストローブ立下げ信号ＳＴＢＤとを入力とする。そし
て、モード信号ＭＯＤＥが“０”のときインバータ６の
データをクロック切替回路３に出力し、モード信号ＭＯ
ＤＥが“１”のときはクロック立下げ信号ＳＴＢＤをク
ロック切替回路３に出力する。
切替回路３の入力端に接続され、インバータ６の出力と
ストローブ立下げ信号ＳＴＢＤとを入力とする。そし
て、モード信号ＭＯＤＥが“０”のときインバータ６の
データをクロック切替回路３に出力し、モード信号ＭＯ
ＤＥが“１”のときはクロック立下げ信号ＳＴＢＤをク
ロック切替回路３に出力する。
【００２５】マルチプレクサ５２は出力端がＡＮＤゲー
ト４の入力端に接続され、データ信号ＤＡＴＡとストロ
ーブ立上げ信号ＳＴＢＵとを入力とする。そして、モー
ド信号ＭＯＤＥが“０”のときデータ信号ＤＡＴＡをＡ
ＮＤゲート４に出力し、モード信号ＭＯＤＥが“１”の
ときはクロック立上げ信号ＳＴＢＵをＡＮＤゲート４に
出力する。
ト４の入力端に接続され、データ信号ＤＡＴＡとストロ
ーブ立上げ信号ＳＴＢＵとを入力とする。そして、モー
ド信号ＭＯＤＥが“０”のときデータ信号ＤＡＴＡをＡ
ＮＤゲート４に出力し、モード信号ＭＯＤＥが“１”の
ときはクロック立上げ信号ＳＴＢＵをＡＮＤゲート４に
出力する。
【００２６】インバータ６は、出力端がマルチプレクサ
５１の一つの入力端に接続され、データ信号ＤＡＴＡを
入力されてそのデータ信号ＤＡＴＡの反転信号をマルチ
プレクサ５１に出力する。
５１の一つの入力端に接続され、データ信号ＤＡＴＡを
入力されてそのデータ信号ＤＡＴＡの反転信号をマルチ
プレクサ５１に出力する。
【００２７】ＡＮＤゲート４はマルチプレクサ５２の出
力とクロック信号ＣＬＫ２とを２つの入力とし、これら
クロック信号ＣＬＫ２とマルチプレクサ５２の出力の論
理積をＲＳ−ＦＦ２１のセット入力として出力する。
力とクロック信号ＣＬＫ２とを２つの入力とし、これら
クロック信号ＣＬＫ２とマルチプレクサ５２の出力の論
理積をＲＳ−ＦＦ２１のセット入力として出力する。
【００２８】クロック切替回路３は、マルチプレクサ５
１の出力と、クロック信号ＣＬＫ１と、クロック信号Ｌ
ＣＫ２と、モード信号ＭＯＤＥとを入力とする。そし
て、モード信号ＭＯＤＥが“１”のとき、マルチプレク
サ５１の出力とクロック信号ＣＬＫ１の論理積をＲＳ−
ＦＦ２１のリセット入力として出力し、モード信号ＭＯ
ＤＥが“０”のとき、マルチプレクサ５１の出力とクロ
ック信号ＣＬＫ２との論理積をＲＳ−ＦＦ２１のリセッ
ト入力として出力する。
１の出力と、クロック信号ＣＬＫ１と、クロック信号Ｌ
ＣＫ２と、モード信号ＭＯＤＥとを入力とする。そし
て、モード信号ＭＯＤＥが“１”のとき、マルチプレク
サ５１の出力とクロック信号ＣＬＫ１の論理積をＲＳ−
ＦＦ２１のリセット入力として出力し、モード信号ＭＯ
ＤＥが“０”のとき、マルチプレクサ５１の出力とクロ
ック信号ＣＬＫ２との論理積をＲＳ−ＦＦ２１のリセッ
ト入力として出力する。
【００２９】このクロック切替回路３は、２入力ＯＲゲ
ート３１と、３入力ＡＮＤゲート３２及び３３と、イン
バータ３４とで構成される。ＯＲゲート３１は、２つの
入力端がそれぞれＡＮＤゲート３２及びＡＮＤゲート３
３の出力端に接続され、出力端がＲＳ−ＦＦ２１のリセ
ット入力端に接続されて、ＡＮＤゲート３２の出力とＡ
ＮＤゲート３３の出力との論理和をＲＳ−ＦＦ２１に出
力する。ＡＮＤゲート３２はクロック信号ＣＬＫ１と、
マルチプレクサ５１の出力とモード信号ＭＯＤＥを入力
とし、これらクロック信号ＣＬＫ１とマルチプレクサ５
１の出力とモード信号ＭＯＤＥとの論理積をＯＲゲート
３１に出力する。ＡＮＤゲート３３は、クロック信号Ｃ
ＬＫ２と、マルチプレクサ５１の出力と、インバータ３
４の出力とを入力とし、これらクロック信号ＣＬＫ２と
マルチプレクサ５１の出力とインバータ３４の出力との
論理積をＯＲゲート３１に出力する。インバータ３４は
モード信号ＭＯＤＥを入力とし、このモード信号ＭＯＤ
Ｅの反転信号をＡＮＤゲート３３に出力する。
ート３１と、３入力ＡＮＤゲート３２及び３３と、イン
バータ３４とで構成される。ＯＲゲート３１は、２つの
入力端がそれぞれＡＮＤゲート３２及びＡＮＤゲート３
３の出力端に接続され、出力端がＲＳ−ＦＦ２１のリセ
ット入力端に接続されて、ＡＮＤゲート３２の出力とＡ
ＮＤゲート３３の出力との論理和をＲＳ−ＦＦ２１に出
力する。ＡＮＤゲート３２はクロック信号ＣＬＫ１と、
マルチプレクサ５１の出力とモード信号ＭＯＤＥを入力
とし、これらクロック信号ＣＬＫ１とマルチプレクサ５
１の出力とモード信号ＭＯＤＥとの論理積をＯＲゲート
３１に出力する。ＡＮＤゲート３３は、クロック信号Ｃ
ＬＫ２と、マルチプレクサ５１の出力と、インバータ３
４の出力とを入力とし、これらクロック信号ＣＬＫ２と
マルチプレクサ５１の出力とインバータ３４の出力との
論理積をＯＲゲート３１に出力する。インバータ３４は
モード信号ＭＯＤＥを入力とし、このモード信号ＭＯＤ
Ｅの反転信号をＡＮＤゲート３３に出力する。
【００３０】次に、本実施例において、出力端子７に信
号を出力するときの動作を、図２に示すタイミングチャ
ートを用いて説明する。図２を参照すると本実施例で
は、ストローブ立下げ信号ＳＴＢＤはクロック信号ＣＬ
Ｋ２の立上りのタイミングで変化する。出力データ信号
ＤＡＴＡとストローブ立上げ信号ＳＴＢＵとはクロック
信号ＣＬＫ１の立上りタイミングで変化する。
号を出力するときの動作を、図２に示すタイミングチャ
ートを用いて説明する。図２を参照すると本実施例で
は、ストローブ立下げ信号ＳＴＢＤはクロック信号ＣＬ
Ｋ２の立上りのタイミングで変化する。出力データ信号
ＤＡＴＡとストローブ立上げ信号ＳＴＢＵとはクロック
信号ＣＬＫ１の立上りタイミングで変化する。
【００３１】今、図２中の期間Ｔ１では、ストローブ立
下げ信号ＳＴＢＤが“１”、ストローブ立上げ信号ＳＴ
ＢＵが“０”、データ信号ＤＡＴＡが“０”である。モ
ード信号ＭＯＤＥが“１”であるので、マルチプレクサ
５１ではストローブ立下げ信号ＳＴＢＤが選択されてそ
の出力は“１”になる。又、マルチプレクサ５２におい
てはストローブ立上げ信号ＳＴＢＵが選択されてその出
力は“０”になる。マルチプレクサ５１の出力が
“１”、モード信号ＭＯＤＥが“１”であるので、クロ
ック信号ＣＬＫ１が“１”のタイミングでＡＮＤゲート
３２の出力は“１”になり、ＯＲゲート３１の出力も
“１”になる。一方、マルチプレクサ５２の出力は
“０”であり、ＡＮＤゲート４も“０”になる。この結
果ＲＳ−ＦＦ２１は、クリア信号が“１”、セット信号
が“０”となるので、出力は“０”になり、出力バッフ
ァ１を介してこの“０”信号が出力端子７に出力され
る。
下げ信号ＳＴＢＤが“１”、ストローブ立上げ信号ＳＴ
ＢＵが“０”、データ信号ＤＡＴＡが“０”である。モ
ード信号ＭＯＤＥが“１”であるので、マルチプレクサ
５１ではストローブ立下げ信号ＳＴＢＤが選択されてそ
の出力は“１”になる。又、マルチプレクサ５２におい
てはストローブ立上げ信号ＳＴＢＵが選択されてその出
力は“０”になる。マルチプレクサ５１の出力が
“１”、モード信号ＭＯＤＥが“１”であるので、クロ
ック信号ＣＬＫ１が“１”のタイミングでＡＮＤゲート
３２の出力は“１”になり、ＯＲゲート３１の出力も
“１”になる。一方、マルチプレクサ５２の出力は
“０”であり、ＡＮＤゲート４も“０”になる。この結
果ＲＳ−ＦＦ２１は、クリア信号が“１”、セット信号
が“０”となるので、出力は“０”になり、出力バッフ
ァ１を介してこの“０”信号が出力端子７に出力され
る。
【００３２】図２中の期間Ｔ２では、ストローブ立下げ
信号ＳＴＢＤが“０”、ストローブ立上げ信号ＳＴＢＵ
が“１”、データ信号ＤＡＴＡが“０”である。モード
信号ＭＯＤＥが“１”であるので、マルチプレクサ５１
ではストローブ立下げ信号ＳＴＢＤが選択されてその出
力は“０”になる。又、マルチプレクサ５２ではストロ
ーブ立上げ信号ＳＴＢＵが選択されてその出力は“１”
になる。マルチプレクサ５１の出力が“０”、モード信
号ＭＯＤＥが“１”であるので、ＡＮＤゲート３２の出
力は“０”、ＡＮＤゲート３３の出力も“０”である。
従って、ＯＲゲート３１の出力も“０”である。一方、
マルチプレクサ５２の出力が“１”であるので、クロッ
ク信号ＣＬＫ１が“１”のタイミングでＡＮＤゲート４
は“１”を出力する。この結果、ＲＳ−ＦＦ２１は、ク
リア信号が“０”、セット信号が“１”であるので出力
は“１”になり、出力バッファ１を介してその“１”信
号を出力端子７に出力する。
信号ＳＴＢＤが“０”、ストローブ立上げ信号ＳＴＢＵ
が“１”、データ信号ＤＡＴＡが“０”である。モード
信号ＭＯＤＥが“１”であるので、マルチプレクサ５１
ではストローブ立下げ信号ＳＴＢＤが選択されてその出
力は“０”になる。又、マルチプレクサ５２ではストロ
ーブ立上げ信号ＳＴＢＵが選択されてその出力は“１”
になる。マルチプレクサ５１の出力が“０”、モード信
号ＭＯＤＥが“１”であるので、ＡＮＤゲート３２の出
力は“０”、ＡＮＤゲート３３の出力も“０”である。
従って、ＯＲゲート３１の出力も“０”である。一方、
マルチプレクサ５２の出力が“１”であるので、クロッ
ク信号ＣＬＫ１が“１”のタイミングでＡＮＤゲート４
は“１”を出力する。この結果、ＲＳ−ＦＦ２１は、ク
リア信号が“０”、セット信号が“１”であるので出力
は“１”になり、出力バッファ１を介してその“１”信
号を出力端子７に出力する。
【００３３】図２中の期間Ｔ３では、ストローブ立下げ
信号ＳＴＢＤが“０”、ストローブ立上げ信号ＳＴＢＵ
が“０”、データ信号ＤＡＴＡが“０”である。モード
信号ＭＯＤＥが“０”であるので、マルチプレクサ５１
ではデータ信号ＤＡＴＡの反転信号が選択されてその出
力が“１”になる。又、マルチプレクサ５２においては
データ信号ＤＡＴＡが選択されてその出力は“０”にな
る。マルチプレクサ５１の出力が“１”、モード信号Ｍ
ＯＤＥが“０”であるので、クロック信号ＣＬＫ２が
“１”のタイミングでＡＮＤゲート３２の出力は
“０”、ＡＮＤゲート３３の出力は“１”となり、ＯＲ
ゲート３１の出力も“１”となる。一方、マルチプレク
サ５２の出力は“０”であるのでＡＮＤゲート４は
“０”である。この結果、ＲＳ−ＦＦ２１は、クリア信
号が“１”、セット信号が“０”であるので出力は
“０”になり、出力バッファ１を介してその“０”信号
を出力端子７に出力する。
信号ＳＴＢＤが“０”、ストローブ立上げ信号ＳＴＢＵ
が“０”、データ信号ＤＡＴＡが“０”である。モード
信号ＭＯＤＥが“０”であるので、マルチプレクサ５１
ではデータ信号ＤＡＴＡの反転信号が選択されてその出
力が“１”になる。又、マルチプレクサ５２においては
データ信号ＤＡＴＡが選択されてその出力は“０”にな
る。マルチプレクサ５１の出力が“１”、モード信号Ｍ
ＯＤＥが“０”であるので、クロック信号ＣＬＫ２が
“１”のタイミングでＡＮＤゲート３２の出力は
“０”、ＡＮＤゲート３３の出力は“１”となり、ＯＲ
ゲート３１の出力も“１”となる。一方、マルチプレク
サ５２の出力は“０”であるのでＡＮＤゲート４は
“０”である。この結果、ＲＳ−ＦＦ２１は、クリア信
号が“１”、セット信号が“０”であるので出力は
“０”になり、出力バッファ１を介してその“０”信号
を出力端子７に出力する。
【００３４】図２中の期間Ｔ４では、ストローブ立下げ
信号ＳＴＢＤが“１”、ストローブ立上げ信号ＳＴＢＵ
が“０”、データ信号ＤＡＴＡが“１”である。モード
信号ＭＯＤＥが“０”であるので、マルチプレクサ５１
ではデータ信号ＤＡＴＡの反転信号が選択されてその出
力が“０”になり、又、マルチプレクサ５２においては
データ信号ＤＡＴＡが選択されてその出力は“１”にな
る。マルチプレクサ５１の出力が“０”、モード信号Ｍ
ＯＤＥが“０”であるので、ＡＮＤゲート３２の出力は
“０”となり、ＡＮＤゲート３３の出力も“０”とな
る。したがってＯＲゲート３１の出力も“０”である。
一方、マルチプレクサ５２の出力は“１”であるので、
ＡＮＤゲート４は、クロック信号ＣＬＫ２が“１”のタ
イミングで“１”となる。この結果、ＲＳ−ＦＦ２１
は、クリア信号が“０”、セット信号が“１”であるの
で出力は“１”になり、出力バッファ１を介してその
“１”信号を出力端子７に出力する。
信号ＳＴＢＤが“１”、ストローブ立上げ信号ＳＴＢＵ
が“０”、データ信号ＤＡＴＡが“１”である。モード
信号ＭＯＤＥが“０”であるので、マルチプレクサ５１
ではデータ信号ＤＡＴＡの反転信号が選択されてその出
力が“０”になり、又、マルチプレクサ５２においては
データ信号ＤＡＴＡが選択されてその出力は“１”にな
る。マルチプレクサ５１の出力が“０”、モード信号Ｍ
ＯＤＥが“０”であるので、ＡＮＤゲート３２の出力は
“０”となり、ＡＮＤゲート３３の出力も“０”とな
る。したがってＯＲゲート３１の出力も“０”である。
一方、マルチプレクサ５２の出力は“１”であるので、
ＡＮＤゲート４は、クロック信号ＣＬＫ２が“１”のタ
イミングで“１”となる。この結果、ＲＳ−ＦＦ２１
は、クリア信号が“０”、セット信号が“１”であるの
で出力は“１”になり、出力バッファ１を介してその
“１”信号を出力端子７に出力する。
【００３５】図２中の期間Ｔ５においては、ストローブ
立下げ信号ＳＴＢＤが“０”、ストローブ立上げ信号Ｓ
ＴＢＵが“０”、データ信号ＤＡＴＡが“０”である。
モード信号ＭＯＤＥが“０”であるので、マルチプレク
サ５１ではデータ信号ＤＡＴＡの反転信号が選択されて
その出力は“１”になる。又、マルチプレクサ５２では
データ信号ＤＡＴＡが選択されて出力が“０”になる。
マルチプレクサ５１の出力が“１”、モード信号ＭＯＤ
Ｅが“０”であるので、クロック信号ＣＬＫ２が“１”
のタイミングでＡＮＤゲート３２は“０”を出力し、Ａ
ＮＤゲート３３は“１”を出力する。従って、ＯＲゲー
ト３１の出力も“１”である。一方、マルチプレクサ５
２の出力は“０”であるので、ＡＮＤゲート４は“１”
である。この結果、ＲＳ−ＦＦ２１は、クリア信号が
“１”、セット信号が“０”であるので出力は“０”に
なり、出力バッファ１を介してその“０”信号を出力端
子７に出力する。
立下げ信号ＳＴＢＤが“０”、ストローブ立上げ信号Ｓ
ＴＢＵが“０”、データ信号ＤＡＴＡが“０”である。
モード信号ＭＯＤＥが“０”であるので、マルチプレク
サ５１ではデータ信号ＤＡＴＡの反転信号が選択されて
その出力は“１”になる。又、マルチプレクサ５２では
データ信号ＤＡＴＡが選択されて出力が“０”になる。
マルチプレクサ５１の出力が“１”、モード信号ＭＯＤ
Ｅが“０”であるので、クロック信号ＣＬＫ２が“１”
のタイミングでＡＮＤゲート３２は“０”を出力し、Ａ
ＮＤゲート３３は“１”を出力する。従って、ＯＲゲー
ト３１の出力も“１”である。一方、マルチプレクサ５
２の出力は“０”であるので、ＡＮＤゲート４は“１”
である。この結果、ＲＳ−ＦＦ２１は、クリア信号が
“１”、セット信号が“０”であるので出力は“０”に
なり、出力バッファ１を介してその“０”信号を出力端
子７に出力する。
【００３６】以上の回路動作の説明から、本実施例で
は、モード信号ＭＯＤＥが“１”のときは、立下りはク
ロック信号ＣＬＫ１の立上りに同期し、立上りはクロッ
ク信号ＣＬＫ２の立上りで変化するストローブ信号が出
力端子７から出力され、一方、モード信号ＭＯＤＥが
“０”のときは立上り・立下りともにクロック信号ＣＬ
Ｋ２の立上りで変化するデータ信号が出力されることが
分る。すなわち、本実施例は図４に示す従来の出力回路
と同じ働きをすることが分る。しかも、ＲＳ−ＦＦ２１
の出力信号がそのままバッファ１に入力されている。つ
まり、ＲＳ−ＦＦ２１から出力端子７までのゲート数が
従来の出力回路に較べて少いので、クロック信号の変化
から出力端子が変化するまでの遅延が少く、高速化に適
した出力回路であると言える。
は、モード信号ＭＯＤＥが“１”のときは、立下りはク
ロック信号ＣＬＫ１の立上りに同期し、立上りはクロッ
ク信号ＣＬＫ２の立上りで変化するストローブ信号が出
力端子７から出力され、一方、モード信号ＭＯＤＥが
“０”のときは立上り・立下りともにクロック信号ＣＬ
Ｋ２の立上りで変化するデータ信号が出力されることが
分る。すなわち、本実施例は図４に示す従来の出力回路
と同じ働きをすることが分る。しかも、ＲＳ−ＦＦ２１
の出力信号がそのままバッファ１に入力されている。つ
まり、ＲＳ−ＦＦ２１から出力端子７までのゲート数が
従来の出力回路に較べて少いので、クロック信号の変化
から出力端子が変化するまでの遅延が少く、高速化に適
した出力回路であると言える。
【００３７】以上の説明は、出力端子７から出力される
データ信号が、立上り・立下り共にクロック信号ＣＬＫ
２の立上りに同期する型の出力回路について行ったが、
図３に示す第２の実施例のブロック図のように接続変更
することにより、出力データ信号の状態変化をクロック
信号ＣＬＫ１に同期させることもできる。すなわち、図
１に示す第１の実施例では、クロック切替回路３内のＡ
ＮＤゲート３２が、クロック信号ＣＬＫ１とモード信号
ＭＯＤＥとマルチプレクサ５１の出力とを入力とし、Ａ
ＮＤゲート３３が、クロック信号ＣＬＫ２とモード信号
ＭＯＤＥの反転信号とマルチプレクサ５１の出力とを入
力とし、ＡＮＤゲート４がクロック信号ＣＬＫ２とマル
チプレクサ５２の出力とを入力とし、ＲＳーＦＦ２１が
クロック切替回路３の出力をリセット入力としＡＮＤゲ
ート４の出力をセット入力としていたのに替えて、ＡＮ
Ｄゲート３２には、クロック信号ＣＬＫ１とモード信号
ＭＯＤＥの反転信号とマルチプレクサ５２の出力とを入
力し、ＡＮＤゲート３３には、クロック信号ＣＬＫ２と
モード信号ＭＯＤＥとマルチプレクサ５２の出力とを入
力し、ＡＮＤゲート４に、クロック信号ＣＬＫ１とマル
チプレクサ５１の出力とを入力する。そして、ＲＳーＦ
Ｆ２１が、クロック切替回路３の出力をセット入力と
し、ＡＮＤゲート４の出力をリセット入力とするように
接続する。この構成によって、本実施例では、出力スト
ローブ信号は、立下りがクロック信号ＣＬＫ１の立上り
に同期し、立上りがクロック信号ＣＬＫ２の立上りに同
期すると共に、出力データ信号は、立上り・立下り共に
クロック信号ＣＬＫ１に同期する信号となる。
データ信号が、立上り・立下り共にクロック信号ＣＬＫ
２の立上りに同期する型の出力回路について行ったが、
図３に示す第２の実施例のブロック図のように接続変更
することにより、出力データ信号の状態変化をクロック
信号ＣＬＫ１に同期させることもできる。すなわち、図
１に示す第１の実施例では、クロック切替回路３内のＡ
ＮＤゲート３２が、クロック信号ＣＬＫ１とモード信号
ＭＯＤＥとマルチプレクサ５１の出力とを入力とし、Ａ
ＮＤゲート３３が、クロック信号ＣＬＫ２とモード信号
ＭＯＤＥの反転信号とマルチプレクサ５１の出力とを入
力とし、ＡＮＤゲート４がクロック信号ＣＬＫ２とマル
チプレクサ５２の出力とを入力とし、ＲＳーＦＦ２１が
クロック切替回路３の出力をリセット入力としＡＮＤゲ
ート４の出力をセット入力としていたのに替えて、ＡＮ
Ｄゲート３２には、クロック信号ＣＬＫ１とモード信号
ＭＯＤＥの反転信号とマルチプレクサ５２の出力とを入
力し、ＡＮＤゲート３３には、クロック信号ＣＬＫ２と
モード信号ＭＯＤＥとマルチプレクサ５２の出力とを入
力し、ＡＮＤゲート４に、クロック信号ＣＬＫ１とマル
チプレクサ５１の出力とを入力する。そして、ＲＳーＦ
Ｆ２１が、クロック切替回路３の出力をセット入力と
し、ＡＮＤゲート４の出力をリセット入力とするように
接続する。この構成によって、本実施例では、出力スト
ローブ信号は、立下りがクロック信号ＣＬＫ１の立上り
に同期し、立上りがクロック信号ＣＬＫ２の立上りに同
期すると共に、出力データ信号は、立上り・立下り共に
クロック信号ＣＬＫ１に同期する信号となる。
【００３８】尚、以上の説明は、本発明の出力回路が２
相クロックで動作するＬＳＩ（一例として、シングルチ
ップマイクロコンピュータ）に用いられた場合を例にし
て行なったが、ＬＳＩのクロック相数は何相であっても
構わない。例えば、クロック信号ＣＬＫ１、ＣＬＫ２、
ＣＬＫ３及びＣＬＫ４の４相クロックを用いるＬＳＩに
おいて、出力ストローブ信号がクロック信号ＣＬＫ３同
期で立上り、クロック信号ＣＬＫ１同期で立下り、デー
タ信号がクロック信号ＣＬＫ３同期で変化するようにす
る場合には、図１に示す回路において、クロック信号Ｃ
ＬＫ２をクロック信号ＣＬＫ３で置き換えることによ
り、目的を達することができる。ＬＳＩのクロック相数
がさらに６相、８相と増えた場合でも同期に、ストロー
ブ信号、データ信号の同期のさせ方に応じて所望のクロ
ック信号を組み合せればよい。
相クロックで動作するＬＳＩ（一例として、シングルチ
ップマイクロコンピュータ）に用いられた場合を例にし
て行なったが、ＬＳＩのクロック相数は何相であっても
構わない。例えば、クロック信号ＣＬＫ１、ＣＬＫ２、
ＣＬＫ３及びＣＬＫ４の４相クロックを用いるＬＳＩに
おいて、出力ストローブ信号がクロック信号ＣＬＫ３同
期で立上り、クロック信号ＣＬＫ１同期で立下り、デー
タ信号がクロック信号ＣＬＫ３同期で変化するようにす
る場合には、図１に示す回路において、クロック信号Ｃ
ＬＫ２をクロック信号ＣＬＫ３で置き換えることによ
り、目的を達することができる。ＬＳＩのクロック相数
がさらに６相、８相と増えた場合でも同期に、ストロー
ブ信号、データ信号の同期のさせ方に応じて所望のクロ
ック信号を組み合せればよい。
【００３９】
【発明の効果】以上説明したように、本発明の出力回路
を使用することでＲＳフリップフロップから出力端子ま
でのゲート数を減らすことができるので、クロック信号
から出力端子が変化するまでの遅延を減少することが可
能となり、高速化に適した出力回路を提供することが出
来る。
を使用することでＲＳフリップフロップから出力端子ま
でのゲート数を減らすことができるので、クロック信号
から出力端子が変化するまでの遅延を減少することが可
能となり、高速化に適した出力回路を提供することが出
来る。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示す回路の動作を説明するためのタイミ
ングチャート図である。
ングチャート図である。
【図３】本発明の第２の実施例の回路図でる。
【図４】従来の出力回路の一例のブロック図である。
【図５】図４に示す回路の動作を説明するためのタイミ
ングチャート図である。
ングチャート図である。
１ バッファ ２ ＲＳフリップフロップ ３ クロック切替回路 ４ ＡＮＤゲート ５ マルチプレクサ ６ インバータ ７ 出力端子 ８ ラッチ ２１ ＲＳフリップフロップ ３１ ＯＲゲート ３２，３３ ＡＮＤゲート ３４ インバータ ４１，４２ ＡＮＤゲート ５１，５２ マルチプレクサ
Claims (4)
- 【請求項１】 複数相数のクロックを用いて信号処理を
行う半導体集積回路に用いられる出力回路であって、第
１のクロック信号に同期して立ち下り第２のクロック信
号に同期して立ち上る第１の出力信号と、立上り及び立
下りが共に前記第２のクロック信号に同期する第２の出
力信号とを、二値状態をとるモード信号により同一の出
力端子から切り替えて出力するように構成された出力回
路において、 前記モード信号が第１の状態にあるとき前記第１の出力
信号の立上げ用入力信号を選択して出力し、前記モード
信号が第２の状態にあるとき前記第２の出力信号のレベ
ル設定用入力信号を選択して出力する第１の切替回路
と、 前記モード信号が前記第１の状態にあるとき前記第１の
出力信号の立下げ用入力信号を選択して出力し、前記モ
ード信号が前記第２の状態にあるとき前記レベル設定用
入力信号の反転信号を選択して出力する第２の切替回路
と、 前記モード信号が前記第１の状態のとき前記第１のクロ
ック信号と前記第２の切替回路の出力の論理積を出力
し、前記モード信号が前記第２の状態のとき前記第２の
クロック信号と前記第２の切替回路の出力の論理積を出
力する第３の切替回路と、 前記第１の切替回路の出力と前記第２のクロック信号と
の論理積をとるＡＮＤゲートと、 前記第３の切替回路の出力をクリア信号とし、前記ＡＮ
Ｄゲートの出力をセット信号とするＲＳフリップフロッ
プとを含み、前記ＲＳフリップフロップの出力端子から
出力信号を取り出すように構成したことを特徴とする出
力回路。 - 【請求項２】 請求項１記載の出力回路において、前記
第３の切替回路を、 前記モード信号と、前記第１のクロック信号と、前記第
２の切替回路の出力の論理積をとる第２のＡＮＤゲート
と、 前記モード信号の反転信号と、前記第２のクロック信号
と、前記第２の切替回路の出力の論理積をとる第３のＡ
ＮＤゲートと、 前記第２のＡＮＤゲートの出力と前記第３のＡＮＤゲー
トの出力との論理和をとるＯＲゲートとで構成したこと
を特徴とする出力回路。 - 【請求項３】 複数相数のクロックを用いて信号処理を
行う半導体集積回路に用いられる出力回路であって、第
１のクロック信号に同期して立ち下り第２のクロック信
号に同期して立ち上る第１の出力信号と、立上り及び立
下りが共に前記第１のクロック信号に同期する第２の出
力信号とを、二値状態をとるモード信号により同一の出
力端子から切り替えて出力するように構成された出力回
路において、 前記モード信号が第１の状態にあるとき前記第１の出力
信号の立上げ用入力信号を選択して出力し、前記モード
信号が第２の状態にあるとき前記第２の出力信号のレベ
ル設定用入力信号を選択して出力する第１の切替回路
と、 前記モード信号が前記第１の状態にあるとき前記第１の
出力信号の立下げ用入力信号を選択して出力し、前記モ
ード信号が前記第２の状態にあるとき前記レベル設定用
入力信号の反転信号を選択して出力する第２の切替回路
と、 前記モード信号が前記第１の状態のとき前記第２のクロ
ック信号と前記第１の切替回路の出力の論理積を出力
し、前記モード信号が前記第２の状態のとき前記第１の
クロック信号と前記第１の切替回路の出力の論理積を出
力する第３の切替回路と、 前記第２の切替回路の出力と前記第１のクロック信号と
の論理積をとるＡＮＤゲートと、 前記第３の切替回路の出力をセット信号とし、前記ＡＮ
Ｄゲートの出力をクリア信号とするＲＳフリップフロッ
プとを含み、前記ＲＳフリップフロップの出力端子から
出力信号を取り出すように構成したことを特徴とする出
力回路。 - 【請求項４】 請求項３記載の出力回路において、前記
第３の切替回路を、 前記モード信号の反転信号と、前記第１のクロック信号
と、前記第１の切替回路の出力の論理積をとる第２のＡ
ＮＤゲートと、 前記モード信号と、前記第２のクロック信号と、前記第
１の切替回路の出力の論理積をとる第３のＡＮＤゲート
と、 前記第２のＡＮＤゲートの出力と前記第３のＡＮＤゲー
トの出力との論理和をとるＯＲゲートとで構成したこと
を特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219359A JP2565103B2 (ja) | 1993-09-03 | 1993-09-03 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219359A JP2565103B2 (ja) | 1993-09-03 | 1993-09-03 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0772950A JPH0772950A (ja) | 1995-03-17 |
| JP2565103B2 true JP2565103B2 (ja) | 1996-12-18 |
Family
ID=16734200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219359A Expired - Fee Related JP2565103B2 (ja) | 1993-09-03 | 1993-09-03 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565103B2 (ja) |
-
1993
- 1993-09-03 JP JP5219359A patent/JP2565103B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0772950A (ja) | 1995-03-17 |
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