JPH0795013A - エッジトリガ型フリップフロップ - Google Patents

Abstract

(57)【要約】 【目的】 用いる回路素子の高速化等によらず、フリッ
プフロップとしての動作の高速化を図る。 【構成】 第１ラッチ回路１１は、正論理のゲートイネ
ーブル入力端子Ｇを有する。第２ラッチ回路１２は、負
論理のゲートイネーブル入力端子（Ｇバー）を有する。
マルチプレクサ１３は、その選択入力端子Ｓが“１”の
時には、その入力端子１に接続された第２ラッチ回路１
２のＱ出力に従ってその出力端子Ｕの論理状態が定ま
り、一方、その選択入力端子Ｓが“０”の時には、その
入力端子０に接続された第１ラッチ回路１１のＱ出力に
従ってその出力端子Ｕの論理状態が定まる。クロック信
号ＣＬＫの立上がり時と立下がり時とに、保持される論
理状態や出力を切り替えることができる。動作速度を２
倍にすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、近年集積回路に広く用
いられるカウンタや、あるいはシフトレジスタ等に用い
るのに好適なエッジトリガ型フリップフロップに係り、
特に、用いる回路素子の高速化等によって生じてしまう
コスト上昇を抑えながら、フリップフロップとしての機
能の高速化を図ることが可能なエッジトリガ型フリップ
フロップに関する。

【０００２】

【従来の技術】集積回路に組み込まれる論理回路には、
カウンタやシフトレジスタは不可欠なものである。又、
これらカウンタやシフトレジスタには、エッジトリガ型
フリップフロップと称する、クロック入力を備えたフリ
ップフロップが用いられている。

【０００３】なお、マスタスレーブ型フリップフロップ
と、エッジトリガ型フリップフロップとを、その回路構
成の相違にて区別する場合がある。マスタスレーブ型フ
リップフロップは、前段のマスタフリップフロップと後
段のスレーブフリップフロップとの、合計２段の構成の
ものとされる。マスタスレーブ型フリップフロップは、
このように２つのフリップフロップを２段構成とするこ
とで、例えばシフトレジスタとして用いた場合に問題と
なるレーシングと称する誤動作を、より確実に防止する
ことができる。このようなマスタスレーブ型フリップフ
ロップは、そのクロック入力の厳密には立上がり時の直
前あるいは立下がり時の直前のいずれか一方に、その時
の入力データに従ってその出力を切り替える。一方、エ
ッジトリガ型フリップフロップは、厳密には、そのクロ
ック入力の立上がり時あるいは立下がり時のいずれか一
方に、その時の入力に従ってその出力を切り替えるもの
とされる場合がある。従って、厳密にはエッジトリガ型
フリップフロップとマスタスレーブ型フリップフロップ
とは異なるとする場合がある。しかしながら、本発明の
説明においては、前述のようなマスタスレーブ型フリッ
プフロップをも含め、エッジトリガ型フリップフロップ
と称する。

【０００４】図１２は、従来から用いられているエッジ
トリガ型フリップフロップの一例の論理回路図である。
この図１２では、合計２個のＤ型ラッチ回路７及び８を
用いたエッジトリガ型フリップフロップが示されてい
る。

【０００５】前記Ｄ型ラッチ回路７は、負論理のゲート
イネーブル入力端子（Ｇバー）を有している。該Ｄ型ラ
ッチ回路７は、前記ゲートイネーブル入力端子（Ｇバ
ー）へと“０”が入力されている時には、入力端子Ｄへ
と入力されている論理状態と同一の論理状態が、その出
力端子Ｑへとそのまま出力される。一方、前記ゲートイ
ネーブル入力端子（Ｇバー）へと“１”が入力される
と、該ゲートイネーブル入力端子（Ｇバー）へとこのよ
うに“１”が入力される直前の、その前記データ入力端
子Ｄの論理状態を保持し、又該論理状態をその前記デー
タ出力端子Ｑへと出力する。

【０００６】前記Ｄ型ラッチ回路８は、正論理のゲート
イネーブル入力端子Ｇを有する。該Ｄ型ラッチ回路８
は、その前記ゲートイネーブル入力端子Ｇへと“１”が
入力されている時には、そのデータ入力端子Ｄへと入力
されている論理状態が、そのデータ出力端子Ｑから出力
される。一方、該Ｄ型ラッチ回路８は、そのゲートイネ
ーブル入力端子Ｇへと“０”が入力されると、該ゲート
イネーブル入力端子Ｇへとこのように“０”が入力され
る直前の、その前記データ入力端子Ｄへと入力されてい
た論理状態を保持し、又該論理状態をその前記データ出
力端子Ｑから出力する。

【０００７】これら合計２個の前記Ｄ型ラッチ回路７及
び８について、この図１２に示されるエッジトリガ型フ
リップフロップでは、前記Ｄ型ラッチ回路７のデータ入
力端子Ｄが、当該エッジトリガ型フリップフロップのそ
のデータ入力端子Ｄとなっている。又、前記Ｄ型ラッチ
回路８の前記データ出力端子Ｑが、当該エッジトリガ型
フリップフロップのデータ出力端子Ｑとなっている。前
記Ｄ型ラッチ回路７の前記データ出力端子Ｑは、前記Ｄ
型ラッチ回路８の前記データ入力端子Ｄへと接続されて
いる。又、前記Ｄ型ラッチ回路７の前記ゲートイネーブ
ル入力端子（Ｇバー）と前記Ｄ型ラッチ回路８の前記ゲ
ートイネーブル入力端子Ｇとは互いに接続され、これら
は、当該エッジトリガ型フリップフロップのクロック入
力端子ＣＬＫとなっている。

【０００８】この図１２に示されるようなエッジトリガ
型フリップフロップによれば、前述のようなレーシング
の誤動作を防止することができる。又、このようなエッ
ジトリガ型フリップフロップは、前述のようなカウンタ
の構成部品として用いたり、シフトレジスタへと用いる
ことができる。

【０００９】

【発明が達成しようとする課題】近年、装置全体の性能
向上等を図るために、その装置に組み込まれる論理回路
の高速化が図られている。例えば、論理回路中に多く用
いられるシフトレジスタについても、より高速動作が可
能なものが求められている。又、前述のようなカウンタ
についても、これを用いた集積回路の動作をより速やか
に行うため、より高速動作が可能なものが求められてい
る。

【００１０】従来、前記図１２に示されるもの等、エッ
ジトリガ型フリップフロップの高速化は、用いる回路素
子の高速化によっていた。例えば、前記図１２の前記Ｄ
型ラッチ回路７や８に用いられるトランジスタの動作速
度を高速化することで、そのエッジトリガ型フリップフ
ロップの高速化が図られていた。しかしながら、このよ
うな用いる回路素子の高速化には限界があるものであ
り、又、コスト上昇等の問題もある。

【００１１】又、カウンタやシフトレジスタは、そのク
ロック周波数を２倍にすれば、その動作速度も２倍にで
きる。しかしながら、クロック周波数を高くすると、チ
ップ全体の消費電力が大きくなるという問題もある。

【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、用いる回路素子の高速化等によって
生じてしまうコスト上昇を抑えながら、フリップフロッ
プとしての機能の高速化を図ることが可能なエッジトリ
ガ型フリップフロップを提供することを目的とする。

【００１３】

【課題を達成するための手段】本発明のエッジトリガ型
フリップフロップは、正論理のゲートイネーブル入力端
子Ｇを有する第１ラッチ回路と、負論理のゲートイネー
ブル入力端子（Ｇバー）を有する第２ラッチ回路と、そ
の選択入力端子Ｓが“１”の時には、その入力端子１の
論理状態に従ってその出力の論理状態が定まり、一方、
その選択入力端子Ｓが“０”の時には、その入力端子０
の論理状態に従ってその出力の論理状態が定まるマルチ
プレクサとを備え、前記第１ラッチ回路のデータを設定
するための入力端子と前記第２ラッチ回路のデータを設
定するための入力端子とが、対応するもの同士で接続さ
れ、このように互いに接続されたものが、当該エッジト
リガ型フリップフロップ全体のデータを設定するための
入力端子となり、前記第１ラッチ回路の前記ゲートイネ
ーブル入力端子Ｇと、前記第２ラッチ回路の前記ゲート
イネーブル入力端子（Ｇバー）と、前記マルチプレクサ
の前記選択入力端子Ｓとが、互いに接続され、このよう
に互いに接続されたものが、当該エッジトリガ型フリッ
プフロップ全体のクロック入力端子ＣＬＫとなり、前記
第１ラッチ回路の出力と、前記マルチプレクサの前記入
力端子０とが接続され、前記第２ラッチ回路の出力と、
前記マルチプレクサの前記入力端子１とが接続され、前
記マルチプレクサの前記出力が、当該エッジトリガ型フ
リップフロップ全体の出力端子Ｑとなっていることによ
り、前記課題を達成したものである。

【００１４】又、前記エッジトリガ型フリップフロップ
において、前記第１ラッチ回路と前記第２ラッチ回路と
が、それぞれ、Ｄ型ラッチ回路としたことにより、同じ
く前記課題を達成したものである。

【００１５】又、前記エッジトリガ型フリップフロップ
において、前記第１ラッチ回路と前記第２ラッチ回路と
が、それぞれ、ダイナミック型ラッチ回路としたことに
より、前記課題を達成すると共に、その回路構成の簡素
化を図ったものである。

【００１６】又、前記エッジトリガ型フリップフロップ
において、前記マルチプレクサが、その選択入力端子Ｓ
が“１”の時には、その入力端子１の論理状態をその出
力端子Ｕから出力し、一方、その選択入力端子Ｓが
“０”の時には、その入力端子０の論理状態をその出力
端子Ｕから出力するものであり、該マルチプレクサの前
記入力端子０には、その保持する論理状態を出力する前
記第１ラッチ回路の出力端子Ｑが接続されており、該マ
ルチプレクサの前記入力端子１には、その保持する論理
状態を出力する前記第２ラッチ回路の出力端子Ｑが接続
されており、前記マルチプレクサの前記出力端子Ｕが、
当該エッジトリガ型フリップフロップ全体の出力端子Ｑ
となっていることにより、同じく前記課題を達成したも
のである。

【００１７】又、前記エッジトリガ型フリップフロップ
において、前記マルチプレクサが、その選択入力端子Ｓ
が“１”の時には、その入力端子１の論理状態を反転し
たものをその出力端子（Ｕバー）から出力し、一方、そ
の選択入力端子Ｓが“０”の時には、その入力端子０の
論理状態を反転したものをその出力端子（Ｕバー）から
出力するものであり、該マルチプレクサの前記入力端子
０には、その保持する論理状態を反転したものを出力す
る前記第１ラッチ回路の反転出力端子（Ｑバー）が接続
されており、該マルチプレクサの前記入力端子１には、
その保持する論理状態を反転したものを出力する前記第
２ラッチ回路の反転出力端子（Ｑバー）が接続されてお
り、前記マルチプレクサの前記出力端子（Ｕバー）が、
当該エッジトリガ型フリップフロップ全体の出力端子Ｑ
となっていることにより、同じく前記課題を達成したも
のである。

【００１８】又、前記エッジトリガ型フリップフロップ
において、前記第２ラッチ回路が、それ自体は正論理の
ゲートイネーブル入力端子Ｇを有するものであり、該ゲ
ートイネーブル入力端子Ｇには前記クロック入力端子Ｃ
ＬＫに入力される信号を反転したものが入力され、これ
により、負論理のゲートイネーブル入力端子（Ｇバー）
を有するものとして動作するものであり、前記マルチプ
レクサが、その選択入力端子Ｓが“１”の時には、その
入力端子１の論理状態をその出力端子Ｕから出力し、一
方、その選択入力端子Ｓが“０”の時には、その入力端
子０の論理状態をその出力端子Ｕから出力するものであ
り、該マルチプレクサの前記入力端子０には、その保持
する論理状態を出力する前記第１ラッチ回路の出力端子
Ｑが接続されており、該マルチプレクサの前記入力端子
１には、その保持する論理状態を出力する前記第２ラッ
チ回路の出力端子Ｑが接続されており、前記マルチプレ
クサの前記出力端子Ｕが、当該エッジトリガ型フリップ
フロップ全体の出力端子Ｑとなっていることにより、同
じく前記課題を達成したものである。

【００１９】又、前記エッジトリガ型フリップフロップ
において、前記第１ラッチ回路が、それ自体は負論理の
ゲートイネーブル入力端子（Ｇバー）を有するものであ
り、該ゲートイネーブル入力端子（Ｇバー）には前記ク
ロック入力端子ＣＬＫに入力される信号を反転したもの
が入力され、これにより、正論理のゲートイネーブル入
力端子Ｇを有するものとして動作するものであり、前記
マルチプレクサが、その選択入力端子Ｓが“１”の時に
は、その入力端子１の論理状態をその出力端子Ｕから出
力し、一方、その選択入力端子Ｓが“０”の時には、そ
の入力端子０の論理状態をその出力端子Ｕから出力する
ものであり、該マルチプレクサの前記入力端子０には、
その保持する論理状態を出力する前記第１ラッチ回路の
出力端子Ｑが接続されており、該マルチプレクサの前記
入力端子１には、その保持する論理状態を出力する前記
第２ラッチ回路の出力端子Ｑが接続されており、前記マ
ルチプレクサの前記出力端子Ｕが、当該エッジトリガ型
フリップフロップ全体の出力端子Ｑとなっていることに
より、同じく前記課題を達成したものである。

【００２０】又、前記エッジトリガ型フリップフロップ
において、前記第２ラッチ回路が、それ自体は正論理の
ゲートイネーブル入力端子Ｇを有するものであり、該ゲ
ートイネーブル入力端子Ｇには前記クロック入力端子Ｃ
ＬＫに入力される信号を反転したものが入力され、これ
により負論理のゲートイネーブル入力端子（Ｇバー）を
有するものとして動作するものであり、前記マルチプレ
クサが、その選択入力端子Ｓが“１”の時には、その入
力端子１の論理状態を反転したものをその出力端子（Ｕ
バー）から出力し、一方、その選択入力端子Ｓが“０”
の時には、その入力端子０の論理状態を反転したものを
その出力端子（Ｕバー）から出力するものであり、該マ
ルチプレクサの前記入力端子０には、その保持する論理
状態を反転したものを出力する前記第１ラッチ回路の反
転出力端子（Ｑバー）が接続されており、該マルチプレ
クサの前記入力端子１には、その保持する論理状態を反
転したものを出力する前記第２ラッチ回路の反転出力端
子（Ｑバー）が接続されており、前記マルチプレクサの
前記出力端子（Ｕバー）が、当該エッジトリガ型フリッ
プフロップ全体の出力端子Ｑとなっていることにより、
同じく前記課題を達成したものである。

【００２１】

【作用】本発明は、前述のようなエッジトリガ型フリッ
プフロップの高速化を、従来なされなかった、全く新し
い観点に基づいてなされたものである。

【００２２】即ち、本発明のエッジトリガ型フリップフ
ロップでは、これに保持されている論理状態、又、これ
から出力される論理状態を、これに入力されるクロック
信号の立上がり時にも、又該クロック信号の立下がり時
にも、これに入力されるデータ信号に従って切り替える
ようになっている。即ち、入力されるクロック信号の１
つのサイクル中で、２度、これに保持されている論理状
態、又、これから出力される論理状態を、これに入力さ
れるデータ信号に従って切り替えるようになっている。

【００２３】従って、本発明のエッジトリガ型フリップ
フロップは、同一の周波数（周期）のクロック信号を入
力したとしても、その動作を従来に比べ、ほぼ２倍にす
ることができる。従って、用いる回路素子の高速化を図
ることなく、フリップフロップとしての機能の高速化を
図ることが可能である。

【００２４】図１は、本発明の要旨を示す論理回路図で
ある。

【００２５】この図１に示される如く、本発明のエッジ
トリガ型フリップフロップは、第１ラッチ回路１１と、
第２ラッチ回路１２と、マルチプレクサ１３とにより構
成されている。

【００２６】前記第１ラッチ回路１１は、正論理のゲー
トイネーブル入力端子Ｇを有する。又、前記第２ラッチ
回路１２は、負論理のゲートイネーブル入力端子（Ｇバ
ー）を有する。前記マルチプレクサ１３は、その選択入
力端子Ｓが“１”の時には、その入力端子１の論理状態
に従ってその出力端子Ｕの論理状態が定まり、一方、そ
の選択入力端子Ｓが“０”の時には、その入力端子０の
論理状態に従ってその出力端子Ｕの論理状態が定まるも
のである。

【００２７】又、本発明のエッジトリガ型フリップフロ
ップでは、前記第１ラッチ回路１１の入力端子と前記第
２ラッチ回路１２の入力端子とが、対応するもの同士で
接続され、このように互いに接続されたものが、当該エ
ッジトリガ型フリップフロップ全体の入力端子となって
いる。又、該エッジトリガ型フリップフロップでは、前
記第１ラッチ回路の前記ゲートイネーブル入力端子Ｇ
と、前記第２ラッチ回路の前記ゲートイネーブル入力端
子（Ｇバー）と、前記マルチプレクサの前記選択入力端
子Ｓとが、互いに接続され、このように互いに接続され
たものが、当該エッジトリガ型フリップフロップ全体の
クロック入力端子ＣＬＫとなっている。又、該エッジト
リガ型フリップフロップでは、前記第１ラッチ回路１１
の出力端子Ｑと、前記マルチプレクサ１３の前記入力端
子０とが接続され、前記第２ラッチ回路１２の出力端子
Ｑと、前記マルチプレクサ１３の前記入力端子１とが接
続され、前記マルチプレクサの前記出力Ｕが、当該エッ
ジトリガ型フリップフロップ全体の出力端子Ｑとなって
いる。

【００２８】このような構成の本発明のエッジトリガ型
フリップフロップにおいて、前記クロック入力端子ＣＬ
Ｋに入力されるデータ信号が“０”となると、該信号の
立下がり時、あるいは該立下がり時の直前の前記データ
信号の論理状態が保持される。又、このように保持され
る論理状態に従った論理状態が、該第１ラッチ回路１１
の出力端子Ｑから出力される。又、このように前記クロ
ック入力端子ＣＬＫへと“０”が入力されている時に
は、これに保持されている論理状態や、該第２ラッチ回
路１２から出力される論理状態は、前記データ信号に従
って随時切り替えられる。即ち、該データ信号は保持さ
れない。

【００２９】一方、前記クロック入力端子ＣＬＫへと
“１”が入力されると、前記第２ラッチ回路１２は、前
記クロック入力端子ＣＬＫに入力されるデータ信号の立
上がり時、あるいは該立上がりの直前に入力されるデー
タ信号の論理状態を保持し、又保持された該論理状態に
従った論理状態をその出力端子Ｑから出力する。又、こ
のように前記クロック入力端子ＣＬＫへと“１”が入力
されている時には、前記第１ラッチ回路１１において
は、これに入力されるデータ信号は保持されず、入力さ
れる該データ信号に従って、随時その出力の論理状態が
変化する。

【００３０】このように動作する前記第１ラッチ回路１
１及び前記第２ラッチ回路１２に対して、前記マルチプ
レクサ１３は、その選択入力端子Ｓへと入力されるクロ
ック信号に従って、前記第１ラッチ回路１１の出力又は
前記第２ラッチ回路１２の出力のいずれか一方を選択
し、その前記出力Ｕから出力する。このような該マルチ
プレクサ１３の信号選択は、前記第１ラッチ回路１１と
前記第２ラッチ回路１２とのうち、入力されているデー
タ信号を保持しているものの出力を選択するというもの
である。例えば、前記クロック信号が“０”の時には、
前記第１ラッチ回路１１が前記データ信号を保持してい
るので、前記マルチプレクサ１３は、該第１ラッチ回路
１１の出力を選択する。又、例えば前記クロック信号が
“１”の時には、前記第２ラッチ回路１２が前記データ
信号を保持しているので、前記マルチプレクサ１３は該
第２ラッチ回路１２の出力を選択する。

【００３１】このような本発明のエッジトリガ型フリッ
プフロップでは、合計２個のラッチ回路を備え、一方の
ラッチ回路が前記クロック信号の立上がり時以降前記デ
ータ信号を保持し、他方の前記ラッチ回路が前記クロッ
ク信号の立下がり時以降前記データ信号を保持するよう
になっている。従って、本発明のエッジトリガ型フリッ
プフロップは、前記クロック信号の立上がり時も、又該
クロック信号の立下がり時も、これに保持されている論
理状態、又、これから出力される論理状態を、これに入
力される前記データ信号に従って切り替えることが可能
である。

【００３２】従って、このような本発明のエッジトリガ
型フリップフロップによれば、同一周波数（周期）の前
記クロック信号であっても、従来に比べ、フリップフロ
ップとしての動作速度を２倍にすることが可能である。
従って、本発明によれば、用いる回路素子の高速化等に
よらず、フリップフロップとしての機能の高速化を図る
ことが可能である。

【００３３】なお、前記第１ラッチ回路１１及び前記第
２ラッチ回路１２は、前記図１２において前出の対応す
る前記Ｄ型ラッチ回路７や８に限定されるものではな
い。例えば、前記第１ラッチ回路１１は、前記ゲートイ
ネーブル入力端子Ｇに入力されるクロック信号が“０”
の期間では、該クロック信号の立下がり時、あるいは該
立下がり時の直前での入力される前記データ信号の論理
状態を保持し、又保持される該論理状態に従った論理状
態を出力する機能を少なくとも備えたものであればよ
い。又、前記第２ラッチ回路１２についても、前記ゲー
トイネーブル入力端子（Ｇバー）へと入力されるクロッ
ク信号が“１”の期間には、該クロック信号の立上がり
時、あるいは該立上がり時の直前での入力される前記デ
ータ信号の論理状態を保持し、又保持される該論理状態
に従った論理状態を出力する機能を少なくとも備えたも
のであればよい。

【００３４】従って、これら第１ラッチ回路１１及び第
２ラッチ回路１２は、前述のような従来のエッジトリガ
型フリップフロップ（前記図１２に示されるもの等、従
来からあるマスタスレーブ型フリップフロップをも含
む）、即ち入力されるクロック信号の立上がり時、又
は、立下がり時のいずれか一方にのみ、その時入力され
るデータ信号の論理状態を取り込み、保持するものであ
ればよい。あるいは、立上がり時の直前、又は、立下が
り時の直前のいずれか一方にのみ、その時に入力される
データ信号の論理状態を取り込み、保持するものであっ
てもよい。

【００３５】又、前記第１ラッチ回路は、それ自体が正
論理のゲートイネーブル入力端子Ｇを有するものに限定
されるものではない。即ち、後述する第６実施例の図１
０の第１ラッチ回路１１c の如く、前記第１ラッチ回路
が、それ自体は負論理のゲートイネーブル入力端子（Ｇ
バー）を有するものであり、該ゲートイネーブル入力端
子（Ｇバー）には前記クロック入力端子ＣＬＫに入力さ
れる信号を反転したものが入力され、これにより、正論
理のゲートイネーブル入力端子Ｇを有するものとして動
作するものであってもよい。この第６実施例では、イン
バータゲートＩ６により、前記クロック信号入力端子Ｃ
ＬＫに入力される信号が反転され、前記第１ラッチ回路
１１c のゲートイネーブル入力端子（Ｇバー）へと入力
されている。

【００３６】又、前記第２ラッチ回路は、それ自体が負
論理のゲートイネーブル入力端子Ｇを有するものに限定
されるものではない。即ち、後述する第５実施例の図９
の第２ラッチ回路１２b の如く、前記第２ラッチ回路
が、それ自体は正論理のゲートイネーブル入力端子Ｇを
有するものであり、該ゲートイネーブル入力端子Ｇには
前記クロック入力端子ＣＬＫに入力される信号を反転し
たものが入力され、これにより、負論理のゲートイネー
ブル入力端子（Ｇバー）を有するものとして動作するも
のであってもよい。この第５実施例は、インバータゲー
トＩ６により、前記クロック信号入力端子ＣＬＫに入力
される信号が反転され、前記第２ラッチ回路１２b のゲ
ートイネーブル入力端子Ｇへと入力されている。

【００３７】なお、これら第１ラッチ回路１１及び第２
ラッチ回路１２は、Ｄ型ラッチあるいはＤ型フリップフ
ロップに限定されるものではなく、例えばＲＳフリップ
フロップや、ＪＫフリップフロップであってもよい。こ
のような場合、入力端子Ｒ及びＳ、あるいは入力端子Ｊ
及びＫが、前述のようなデータを設定するための入力端
子となる。従って、例えば、ＲＳフリップフロップを用
いた場合には、第１ラッチ回路１１と第２ラッチ回路１
２の入力端子Ｒ同士、又は入力端子Ｓ同士が接続され、
それぞれが、エッジトリガ型フリップフロップ全体の入
力端子ＳあるいはＲとなる。あるいは、ＪＫフリップフ
ロップを用いた場合には、入力端子Ｊ同士及び入力端子
Ｋ同士が接続され、それぞれが全体の入力端子Ｊあるい
はＫとなる。

【００３８】なお、これら第１ラッチ回路１１及び第２
ラッチ回路１２は、いずれも、この図１に示される如
く、その出力端子が正論理のものに限定されるものでは
ない。即ち、いずれの出力も、出力端子Ｑ（正論理）で
あってもよく、あるいは、出力端子（Ｑバー）（負論
理）であってもよい。前記第１ラッチ回路１１及び前記
第２ラッチ回路１２が、いずれも負論理の出力端子（Ｑ
バー）である場合にも、該第１ラッチ回路の該出力端子
（Ｑバー）と、前記マルチプレクサ１３の前記入力端子
０とが接続され、該第２ラッチ回路１２の該出力端子
（Ｑバー）と前記マルチプレクサ１３の前記入力端子１
とが接続される。

【００３９】又、これに限定されるものではないが、上
述の如く前記第１ラッチ回路１１及び前記第２ラッチ回
路１２がいずれもその出力端子が負論理の場合、前記マ
ルチプレクサ１３に論理を反転させる機能を持たせた
り、あるいは、該マルチプレクサ１３以降にインバータ
ゲートを備えるようにしてもよい。例えば、後述する第
４実施例の図８や第７実施例の図１１の如く、マルチプ
レクサ１３a や１３d に論理反転機能を備えるようにし
てもよい。このようなマルチプレクサ１３a や１３d の
論理反転機能、あるいは、該マルチプレクサ１３以降の
インバータゲートにより、該マルチプレクサ１３で選択
される負論理の信号を正論理の信号へと変換することが
できる。なお、前記第１ラッチ回路１１及び前記第２ラ
ッチ回路１２がいずれもその出力端子が負論理であっ
て、又、前記マルチプレクサ１３の出力が負論理であっ
ても問題とはならない場合、即ち、当該エッジトリガ型
フリップフロップの最終出力が負論理であっても問題と
はならない場合には、このような論理反転機能やインバ
ータゲートを備える必要はない。

【００４０】なお、本発明は、前述の如く前記第１ラッ
チ回路１１及び前記第２ラッチ回路１２を限定するもの
ではないが、これら第１ラッチ回路１１及び第２ラッチ
回路１２を前記図１２の符号７や符号８に示されるよう
なＤ型ラッチ回路とすることもできる。このようにＤ型
ラッチ回路とした場合には、例えばエッジトリガ型フリ
ップフロップを用いた場合に比べ、後述する第３実施例
の如く、一般的には用いる素子数を減らすことができ
る。又、これら第１ラッチ回路１１及び第２ラッチ回路
１２として、後述する第１実施例の如くダイナミック型
ラッチ回路を用いることも可能である。この場合には、
前述の如くＤ型ラッチ回路を用いたものに比べ、更に用
いる素子数を低減することが可能である。

【００４１】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４２】図２は、本発明が適用されたエッジトリガ
型フリップフロップの第１実施例に用いられる前記第１
ラッチ回路の回路図である。

【００４３】この図２に示される前記第１ラッチ回路
は、ＰチャネルＭＯＳトランジスタＴＰとＮチャネルＭ
ＯＳトランジスタＴＮと、コンデンサＣと、インバータ
ゲートＩ１及びＩ２とにより構成されている。

【００４４】前記ＰチャネルＭＯＳトランジスタＴＰと
前記ＮチャネルＭＯＳトランジスタＴＮとは、それぞれ
のソース及びドレンに関して相互に並列接続されてい
る。即ち、これらＰチャネルＭＯＳトランジスタ及びＮ
チャネルＭＯＳトランジスタは、いわゆるトランスファ
ゲートを構成している。

【００４５】このようなトランスファゲートのソース及
びドレンは、入力端子Ｄと出力端子Ｑ１との間に、直列
接続されている。又、前記ＰチャネルＭＯＳトランジス
タＴＰのゲートには、前記インバータＩ１を経て、その
ゲートイネーブル入力端子Ｇからクロック信号ＣＬＫが
入力されている。前記ＮチャネルＭＯＳトランジスタＴ
Ｎのゲートには、前記インバータゲートＩ１及びＩ２を
経て、前記クロック信号ＣＬＫが入力されている。

【００４６】このような本実施例の第１ラッチ回路は、
前記クロック信号ＣＬＫが“１”となると、前述のよう
なトランスファゲートがオンとなり、前記入力端子Ｄの
論理状態は前記出力端子Ｑ１へと出力される。又、該論
理状態に従った電荷が前記コンデンサＣに蓄積される。

【００４７】一方、前記クロック信号ＣＬＫが“０”と
なると、前述のようなトランスファゲートはオフとな
る。従って、前記出力端子Ｑ１の論理状態は、前記コン
デンサＣに蓄積されている電荷に従ったものとなる。従
って、該出力端子Ｑ１のこのときの論理状態は、前記ク
ロック信号ＣＬＫの立下がりの直前の、前記入力端子Ｄ
の論理状態に従ったものとなる。

【００４８】なお、本第１実施例で用いられる前記第２
ラッチ回路は、前記図２に示される前記ＰチャネルＭＯ
ＳトランジスタＴＰのゲートに入力される前記クロック
信号ＣＬＫの位相、及び前記ＮチャネルＭＯＳトランジ
スタＴＮのゲートに入力される前記クロック信号ＣＬＫ
の位相が、いずれも反転されたものとなっている。即
ち、インバータゲートＩ１及びＩ２が前記図２の如く接
続されているとして、本実施例の第２ラッチ回路では、
前記ＰチャネルＭＯＳトランジスタＴＰのゲートへは、
前記インバータゲートＩ１及びＩ２を経て、前記クロッ
ク信号ＣＬＫが入力されている。一方、前記Ｎチャネル
ＭＯＳトランジスタＴＮのゲートへは、前記インバータ
ゲートＩ１を経て、前記クロック信号ＣＬＫが入力され
ている。

【００４９】又、本実施例において用いられるマルチプ
レクサは、図１を用いて前述したものと同様の一般的な
ものである。又、前記第１ラッチ回路及び前記第２ラッ
チ回路及び前記マルチプレクサは、本実施例においても
前記図１の如く接続されている。

【００５０】図３は、前記第１実施例の動作を示すタイ
ムチャートである。

【００５１】この図３のタイムチャートでは、前記図１
や前記図２に示された、クロック信号ＣＬＫ、データ信
号Ｄ、出力信号Ｑ１、出力信号Ｑ２及び出力信号Ｑが示
されている。又、以下の説明の都合上、前記クロック信
号ＣＬＫが“１”となっているときの各パルスには、前
記図３上で“１”から“６”までの番号が記入されてい
る。以降、これらを、クロックパルス１〜クロックパル
ス６と称する。

【００５２】まず、前記クロックパルス２の立上がり時
以前までには、継続して前記データ信号Ｄは“１”とな
っている。又、前記第１ラッチ回路１１にも前記第２ラ
ッチ回路１２にも、“１”の論理状態が保持されてい
る。従って、前記出力信号Ｑ１も前記出力信号Ｑ２も、
いずれも論理状態が“１”である。又、前記クロック信
号ＣＬＫの“０”あるいは“１”に従って前記マルチプ
レクサ１３にて選択される前記出力信号Ｑ１及び前記出
力信号Ｑ２に従った前記出力信号Ｑは、“１”となって
いる。

【００５３】この後、前記クロックパルス２の期間に、
前記データ信号Ｄが立下がり、“０”となる。この立下
がり時、前記クロックパルス２の“１”に従ってイネー
ブル状態となっている前記第１ラッチ回路１１の前記出
力信号Ｑ１は、“０”となる。一方、前記第２ラッチ回
路１２については、その前記ゲートイネーブル入力端子
（Ｇバー）は負論理であり、イネーブル状態ではないた
め、その出力信号Ｑ２の論理状態は変化せず、“１”の
ままとなる。前記クロックパルス２の“１”に従って、
前記マルチプレクサ１３は前記第２ラッチ回路１２の前
記出力信号Ｑ２を選択するため、前記出力信号Ｑは
“１”のままとなる。

【００５４】この後、前記クロックパルス２の立下がり
から前記クロックパルス３の立上がりまでの期間では、
前記第２ラッチ回路１２がイネーブル状態となり、前記
データ信号Ｄの“０”に従って、前記出力信号Ｑ２も
“０”となる。この時、前記マルチプレクサ１３は前記
第１ラッチ回路１１が出力する前記出力信号Ｑ１を選択
し、前記出力信号Ｑは“０”となる。

【００５５】次に、前記クロックパルス３の“１”の期
間では、前記マルチプレクサ１３は前記第２ラッチ回路
１２の前記出力信号Ｑ２を選択し、前記出力信号Ｑは該
出力信号Ｑ２の論理状態と同じ“０”となる。

【００５６】この後、前記クロックパルス３の立下がり
から前記クロックパルス４の立上がりまでの期間におい
て、前記データ信号Ｄが立上がり、“１”の論理状態と
なる。この期間においては、前記第１ラッチ回路１１は
イネーブル状態ではないので、これが出力する前記出力
信号Ｑ１は“０”のままである。一方、この期間に、前
記第２ラッチ回路１２がイネーブル状態であるので、こ
れが出力する前記出力信号Ｑ２は、前記データ信号Ｄの
立上がりと共に、“１”となる。又、この期間では、前
記マルチプレクサ１３は前記第１ラッチ回路１１の前記
出力信号Ｑ１を選択するため、前記出力信号Ｑは該出力
信号Ｑ１と同じ“０”となる。

【００５７】この後、前記クロックパルス４が“１”の
期間には、前記第１ラッチ回路１１がイネーブル状態と
なり、これが出力する前記出力信号Ｑ１は“１”とな
る。この期間において、前記マルチプレクサ１３は、前
記第２ラッチ回路１２が出力する前記出力信号Ｑ２を選
択し、前記出力信号Ｑは該出力信号Ｑ２と同じ“１”と
なる。

【００５８】以上説明した通り、前記第１ラッチ回路や
前記第２ラッチ回路としてダイナミック型ラッチ回路を
用いた本第１実施例においても、入力されるクロック信
号ＣＬＫの立上がり時にも、又該クロック信号ＣＬＫの
立下がり時にも、これに保持される論理状態、又これか
ら出力される論理状態を、これに入力されるデータ信号
に従って切り替えることは可能である。従って、本実施
例においても、同一の前記クロック信号ＣＬＫについ
て、従来のものに比べ２倍の速度でフリップフロップと
しての機能を動作させることが可能である。

【００５９】図４は、本発明が適用されたエッジトリガ
型フリップフロップを用いた第２実施例の集積回路の回
路図である。

【００６０】この第２実施例の集積回路では、前記第１
実施例のエッジトリガ型フリップフロップ１０が、カウ
ンタあるいはパイプラインレジスタとして用いられてい
る。又、符号１４a 及び１４b は、ユーザの所望の論理
回路の、それぞれ組合せ回路となっている。

【００６１】本実施例では、クロック信号ＣＬＫに従っ
て、外部からのデータ信号Ｄが前記エッジトリガ型フリ
ップフロップ１０a に入力され、該フリップフロップ１
０aに保持されている論理状態は前記組合せ回路１４a
へと出力され、該組合せ回路１４a から所定のデータ信
号が前記エッジトリガ型フリップフロップ１０b へと入
力される。又、該フリップフロップ１０b で保持された
論理状態は前記組合せ回路１４b に入力され、該組合せ
回路１４b からの所定のデータ信号は前記エッジトリガ
型フリップフロップ１０c へと入力される。該エッジト
リガ型フリップフロップ１０c に保持されていた論理状
態は、右端から出力信号Ｑとして出力される。

【００６２】従って、このように前記バウンダリスキャ
ンレジスタ１０a 〜１０c を用いることで、前記組合せ
回路１４a や１４b への入力を設定したり、これら組合
せ回路１４a や１４b の出力を観測することも可能であ
る。

【００６３】図５は、前記第２実施例の動作を示すタイ
ムチャートである。

【００６４】この図５においては、前記図４の左端に示
された前記データ信号Ｄと、前記図４のクロック信号Ｃ
ＬＫに対応するクロック信号ＣＬＫ１と、前記図４の右
端に示された前記出力信号Ｑとが示されている。この図
５に示される如く、前記図４の右端から出力される前記
出力信号Ｑは、前記組合せ回路１４b から前記エッジト
リガ型フリップフロップ１０c への入力に従って、前記
クロック信号ＣＬＫ１（即ち前記クロック信号ＣＬＫ）
の立上がりにも、立下がりにも変化している。

【００６５】なお、この図５のクロック信号ＣＬＫ２
は、前記図４に示されるエッジトリガ型フリップフロッ
プ１０a 〜１０c を前記図８に示される従来のものと
し、本第２実施例と同一速度で動作させるのに必要な周
波数のクロック信号ＣＬＫである。これらエッジトリガ
型フリップフロップ１０a 〜１０c は、前記クロック信
号ＣＬＫの立上がり時にのみ、これに保持されている論
理状態、又、これから出力される論理状態を、これに入
力されるデータ信号に従って切り替えるものである。こ
のように立上がり時にのみ動作する従来のエッジトリガ
型フリップフロップを用いた場合には、この図５の前記
クロック信号ＣＬＫ２に示される如く、前記クロック信
号ＣＬＫ１に比べて、その周波数を２倍にしなければな
らない。即ち、本発明によれば、クロック信号に関する
回路等に用いられる回路素子の高速化等によらず、フリ
ップフロップとしての機能の高速化を図ることが可能で
ある。

【００６６】図６は、本発明の適用されたエッジトリガ
型フリップフロップの第３実施例に用いる前記第１ラッ
チ回路の回路図である。又、図７は、前記第３実施例に
用いられる前記第２ラッチ回路の回路図である。

【００６７】本第３実施例は、前記図１に示される前記
第１ラッチ回路１１へと前記図６に示されるものを用
い、前記図１の前記第２ラッチ回路１２へと前記図７に
示されるものを用いるというものである。本第３実施例
の前記マルチプレクサ１３は、前記第１実施例と同じも
のである。

【００６８】まず、前記図６において、前記第１ラッチ
回路１１は、それぞれ１つのＰチャネルＭＯＳトランジ
スタと１つのＮチャネルＭＯＳトランジスタとを組合せ
たトランスファゲートＴＧ１及びＴＧ２と、インバータ
ゲートＩ１〜Ｉ５とにより構成されている。

【００６９】そのゲートイネーブル入力端子Ｇから入力
される前記クロック信号ＣＬＫが“１”となると、前記
トランスファゲートＴＧ１がオンとなり、前記トランス
ファゲートＴＧ２がオフとなる。従って、入力されるデ
ータ信号Ｄの論理状態は、出力信号Ｑとして出力され
る。

【００７０】一方、前記クロック信号ＣＬＫが“０”と
なると、前記トランスファゲートＴＧ１はオフとなり、
前記トランスファゲートＴＧ２はオンとなる。従って、
該クロック信号ＣＬＫの立下がり時における前記データ
信号Ｄの論理状態が、前記インバータゲートＩ３及びＩ
４によって保持され、保持された該論理状態は出力信号
Ｑとして出力される。

【００７１】一方、前記図７に示される本実施例の第２
ラッチ回路１２は、それぞれ１つのＰチャネルＭＯＳト
ランジスタと１つのＮチャネルＭＯＳトランジスタとに
より構成されるトランスファゲートＴＧ１及びＴＧ２
と、インバータゲートＩ１〜Ｉ５とにより構成されてい
る。

【００７２】この第２ラッチ回路１２は、前記図７に示
した前記第１ラッチ回路１１と比べ、前記トランスファ
ゲートＴＧ１及びＴＧ２の前記ＰチャネルＭＯＳトラン
ジスタ及び前記ＮチャネルＭＯＳトランジスタの対応す
るものに入力される、そのゲートイネーブル入力端子
（Ｇバー）から入力される前記クロック信号ＣＬＫの位
相が異なるものとなっている。これによって、前記図６
の前記第１ラッチ回路１１に比べ、この図７の前記第２
ラッチ回路１２は、そのゲートイネーブル入力の論理が
逆となっている。

【００７３】以上説明した第３実施例においても、前記
第１実施例と同様に、入力されるクロック信号ＣＬＫの
立上がり時にも、又該クロック信号ＣＬＫの立下がり時
にも、これに保持されている論理状態、又、これから出
力される論理状態は、これに入力されるデータ信号Ｄに
従って切り替えることができる。従って、用いる回路素
子の高速化等によらず、フリップフロップとしての機能
の高速化を図ることが可能である。

【００７４】図８は、本発明が適用されたエッジトリガ
型フロップフロップの第４実施例の回路図である。

【００７５】この図８に示される如く、本第４実施例の
エッジトリガ型フリップフロップは、第１ラッチ回路１
１a と、第２ラッチ回路１２a と、マルチプレクサ１３
a とにより構成されている。

【００７６】まず、前記第１ラッチ回路１１a は、正論
理のゲートイネーブル入力端子Ｇと、負論理の出力端子
（Ｑバー）とを有する。又、前記第２ラッチ回路１２a
は、負論理のゲートイネーブル入力端子（Ｇバー）と、
負論理の出力端子（Ｑバー）を有する。又、前記マルチ
プクサ１３a は、信号切替え機能と共に、論理状態を反
転する機能をも有している。即ち、該マルチプレクサ１
３a は、その選択入力端子Ｓが“１”のときには、その
入力端子１の論理状態を反転したものを、その出力端子
（Ｕバー）から出力する。一方、その選択入力端子Ｓが
“０”のときには、その入力端子０の論理状態を反転し
たものを、その出力端子（Ｕバー）から出力するもので
ある。このように前記マルチプレクサ１３a が論理反転
機能を備えていることで、前記第１ラッチ回路１１a や
前記第２ラッチ回路１２a から出力される負論理の信号
を、正論理の信号へと変換し、変換後の信号を当該エッ
ジトリガ型フリップフロップ全体の出力端子Ｑから出力
するようになっている。

【００７７】このように、本第４実施例については、前
記図１に示したものと比較して、前記第１ラッチ回路１
１a や前記第２ラッチ回路１２a から出力される信号が
負論理であること、又前記マルチプレクサ１３a が論理
反転機能を有している点が異なる。しかしながら、本第
４実施例においても、入力されるクロック信号の１つの
サイクル中で、２度、これら第１ラッチ回路１１a 又は
第２ラッチ回路１２aへと保持されている論理状態、
又、これらから出力される論理状態を、入力されるデー
タ信号Ｄに従って切替えられるようになっている。従っ
て、本第４実施例においても、同一の周波数（周期）の
クロック信号を入力したとしても、その動作を従来に比
べ、ほぼ２倍とすることができる。従って、用いる回路
素子の高速化を図ることなく、フロップフロップとして
の機能の高速化を図ることが可能となっている。

【００７８】図９は、本発明が適用されたエッジトリガ
型フリップフロップの第５実施例の回路図である。

【００７９】本第５実施例は、第１ラッチ回路１１b
と、第２ラッチ回路１２b と、マルチプレクサ１３とに
より構成されている。更に、本第５実施例は、インバー
タゲートＩ６を有する。

【００８０】この第５実施例については、前記図１に示
されるものに比べ、特に、第２ラッチ回路１２b のゲー
トイネーブル入力端子が正論理であること、及び該第２
ラッチ回路１２b のゲートイネーブル入力端子Ｇの入力
側にインバータゲートＩ６を有している点が異なる。即
ち、本第５実施例においては、前記第２ラッチ回路１２
b は、それ自体については正論理の前記ゲートイネーブ
ル入力端子Ｇを有するものであり、この点で、前記図１
に示される前記第２ラッチ回路１２とが異なる。

【００８１】しかしながら、前記第２ラッチ回路１２b
の前記ゲートイネーブル入力端子Ｇには、論理を反転さ
せる前記インバータゲートＩ６が接続されている。この
ため、前記第２ラッチ回路１２b と前記インバータゲー
トＩ６とによって、全体的には、負論理のゲートイネー
ブル入力端子（Ｇバー）を有するものとして動作するこ
ととなる。従って、本第５実施例についても、前記図１
に示したものと同様の作用効果を得ることが可能であ
る。

【００８２】図１０は、本発明が適用されたエッジトリ
ガ型フリップフロップの第６実施例の回路図である。

【００８３】本第６実施例は、第１ラッチ回路１１c
と、第２ラッチ回路１２と、マルチプレクサ１３とによ
り構成されている。更に、本第５実施例は、インバータ
ゲートＩ６を有する。

【００８４】本第６実施例については、前記図１に示さ
れるものと比較して、特に、前記第１ラッチ回路１１c
のゲートイネーブル入力端子が負論理であること、及び
該第１ラッチ回路のゲートイネーブル入力端子（Ｇバ
ー）に接続される前記インバータゲートＩ６を有してい
る点が異なる。

【００８５】しかしながら、該ゲートイネーブル入力端
子（Ｇバー）には、前記インバータゲートＩ６が接続さ
れている。従って、前記第１ラッチ回路１１c と前記イ
ンバータゲートＩ６とは、全体として、正論理のゲート
イネーブル入力端子Ｇを有するラッチ回路として動作す
ることとなる。従って、本第６実施例についても、その
作用効果は前記図１に示されるものと同様のものとな
る。

【００８６】図１１は、本発明が適用されたエッジトリ
ガ型フリップフロップの第７実施例の回路図ある。

【００８７】この図１１に示される如く、本第７実施例
のエッジトリガ型フリップフロップは、第１ラッチ回路
１１d と、第２ラッチ回路１２d と、マルチプレクサ１
３dと、更にインバータゲートＩ６とによって構成され
る。

【００８８】本第７実施例については、前記図１に示さ
れるものと比較して、前記第２ラッチ回路１２d がそれ
自体が正論理のゲートイネーブル入力端子Ｇを有するも
のであって、該ゲートイネーブル入力端子Ｇに前記イン
バータゲートＩ６が接続されている点が異なる。又、前
記第１ラッチ回路１１d の出力端子が負論理であるこ
と、又前記第２ラッチ回路１２d の出力端子が負論理で
あること、更に、前記マルチプレクサ１３d が論理反転
機能を有することが異なる。

【００８９】このような本第７実施例にあっても、入力
されるクロック信号ＣＬＫの１つのサイクル中で、２
度、前記第１ラッチ回路１１d 又は前記第２ラッチ回路
１２dへと保持される論理状態、又、出力される論理状
態を、入力されるデータ信号Ｄに従って切替えることが
可能である。従って、同一の周波数（周期）のクロック
信号を入力したとしても、その動作を従来に比べ、ほぼ
２倍とすることができる。即ち、前記図１に示されるも
のと同様の作用効果を得ることができる。

【００９０】

【発明の効果】以上説明した通り、本発明によれば、用
いる回路素子の高速化等によって生じてしまうコスト上
昇を抑えながら、フリップフロップとしての機能の高速
化を図ることができるという優れた効果を得ることがで
きる。又、クロック周波数を変えることなく、回路動作
速度を２倍にすることができる。

【図面の簡単な説明】

【図１】本発明のエッジトリガ型フリップフロップの要
旨を示す論理回路図

【図２】本発明のエッジトリガ型フリップフロップが適
用された第１実施例に用いられる第１ラッチ回路の回路
図

【図３】前記第１実施例の動作を示すタイムチャート

【図４】本発明が適用されたエッジトリガ型フリップフ
ロップを用いた集積回路の第２実施例の回路図

【図５】前記第２実施例の動作を示すタイムチャート

【図６】本発明が適用されたエッジトリガ型フリップフ
ロップの第３実施例に用いられる第１ラッチ回路の回路
図

【図７】前記第３実施例に用いられる第２ラッチ回路の
回路図

【図８】本発明が適用されたエッジトリガ型フリップフ
ロップの第４実施例の回路図

【図９】本発明が適用されたエッジトリガ型フリップフ
ロップの第５実施例の回路図

【図１０】本発明が適用されたエッジトリガ型フリップ
フロップの第６実施例の回路図

【図１１】本発明が適用されたエッジトリガ型フリップ
フロップの第７実施例の回路図

【図１２】従来のエッジトリガ型フリップフロップ（マ
スタスレーブ型フリップフロップ）の論理回路図

【符号の説明】

７…Ｄ型ラッチ回路（負論理のゲートイネーブル入力端
子を有するもの） ８…Ｄ型ラッチ回路（正論理のゲートイネーブル入力端
子を有するもの） １０a 〜１０c …エッジトリガ型フリップフロップ １１、１１a 、１１c 、１１d …第１ラッチ回路 １２、１２a 、１２b 、１２d …第２ラッチ回路 １３、１３a 、１３d …マルチプレクサ １４a 、１４b …組合せ回路 ＴＰ…ＰチャネルＭＯＳトランジスタ ＴＮ…ＮチャネルＭＯＳトランジスタ ＴＧ１、ＴＧ２…トランスファゲート Ｃ…コンデンサ Ｉ１〜Ｉ６…インバータゲート Ｄ…入力端子（あるいはデータ信号） Ｑ、Ｑ１、Ｑ２、（Ｑ１バー）、（Ｑ２バー）…出力端
子（あるいは出力信号） ＣＬＫ…クロック入力端子（あるいはクロック信号） ＰＡ…クロック信号（クロック信号ＣＬＫと同位相のも
の） ＰＢ…クロック信号（クロック信号ＣＬＫと逆位相のも
の）

Claims (8)

【特許請求の範囲】
1. 【請求項１】正論理のゲートイネーブル入力端子Ｇを有
   する第１ラッチ回路と、 負論理のゲートイネーブル入力端子（Ｇバー）を有する
   第２ラッチ回路と、 その選択入力端子Ｓが“１”の時には、その入力端子１
   の論理状態に従ってその出力の論理状態が定まり、一
   方、その選択入力端子Ｓが“０”の時には、その入力端
   子０の論理状態に従ってその出力の論理状態が定まるマ
   ルチプレクサとを備え、 前記第１ラッチ回路のデータを設定するための入力端子
   と前記第２ラッチ回路のデータを設定するための入力端
   子とが、対応するもの同士で接続され、このように互い
   に接続されたものが、当該エッジトリガ型フリップフロ
   ップ全体のデータを設定するための入力端子となり、 前記第１ラッチ回路の前記ゲートイネーブル入力端子Ｇ
   と、前記第２ラッチ回路の前記ゲートイネーブル入力端
   子（Ｇバー）と、前記マルチプレクサの前記選択入力端
   子Ｓとが、互いに接続され、このように互いに接続され
   たものが、当該エッジトリガ型フリップフロップ全体の
   クロック入力端子ＣＬＫとなり、 前記第１ラッチ回路の出力と、前記マルチプレクサの前
   記入力端子０とが接続され、前記第２ラッチ回路の出力
   と、前記マルチプレクサの前記入力端子１とが接続さ
   れ、前記マルチプレクサの前記出力が、当該エッジトリ
   ガ型フリップフロップ全体の出力端子Ｑとなっているこ
   とを特徴とするエッジトリガ型フリップフロップ。
2. 【請求項２】請求項１において、前記第１ラッチ回路と
   前記第２ラッチ回路とが、それぞれ、Ｄ型ラッチ回路で
   あることを特徴とするエッジトリガ型フリップフロッ
   プ。
3. 【請求項３】請求項１において、前記第１ラッチ回路と
   前記第２ラッチ回路とが、それぞれ、ダイナミック型ラ
   ッチ回路であることを特徴とするエッジトリガ型フリッ
   プフロップ。
4. 【請求項４】請求項１〜３のいずれか１つにおいて、 前記マルチプレクサが、その選択入力端子Ｓが“１”の
   時には、その入力端子１の論理状態をその出力端子Ｕか
   ら出力し、一方、その選択入力端子Ｓが“０”の時に
   は、その入力端子０の論理状態をその出力端子Ｕから出
   力するものであり、 該マルチプレクサの前記入力端子０には、その保持する
   論理状態を出力する前記第１ラッチ回路の出力端子Ｑが
   接続されており、 該マルチプレクサの前記入力端子１には、その保持する
   論理状態を出力する前記第２ラッチ回路の出力端子Ｑが
   接続されており、 前記マルチプレクサの前記出力端子Ｕが、当該エッジト
   リガ型フリップフロップ全体の出力端子Ｑとなっている
   ことを特徴とするエッジトリガ型フリップフロップ。
5. 【請求項５】請求項１〜３のいずれか１つにおいて、 前記マルチプレクサが、その選択入力端子Ｓが“１”の
   時には、その入力端子１の論理状態を反転したものをそ
   の出力端子（Ｕバー）から出力し、一方、その選択入力
   端子Ｓが“０”の時には、その入力端子０の論理状態を
   反転したものをその出力端子（Ｕバー）から出力するも
   のであり、 該マルチプレクサの前記入力端子０には、その保持する
   論理状態を反転したものを出力する前記第１ラッチ回路
   の反転出力端子（Ｑバー）が接続されており、 該マルチプレクサの前記入力端子１には、その保持する
   論理状態を反転したものを出力する前記第２ラッチ回路
   の反転出力端子（Ｑバー）が接続されており、 前記マルチプレクサの前記出力端子（Ｕバー）が、当該
   エッジトリガ型フリップフロップ全体の出力端子Ｑとな
   っていることを特徴とするエッジトリガ型フリップフロ
   ップ。
6. 【請求項６】請求項１〜３のいずれか１つにおいて、 前記第２ラッチ回路が、それ自体は正論理のゲートイネ
   ーブル入力端子Ｇを有するものであり、該ゲートイネー
   ブル入力端子Ｇには前記クロック入力端子ＣＬＫに入力
   される信号を反転したものが入力され、これにより、負
   論理のゲートイネーブル入力端子（Ｇバー）を有するも
   のとして動作するものであり、 前記マルチプレクサが、その選択入力端子Ｓが“１”の
   時には、その入力端子１の論理状態をその出力端子Ｕか
   ら出力し、一方、その選択入力端子Ｓが“０”の時に
   は、その入力端子０の論理状態をその出力端子Ｕから出
   力するものであり、 該マルチプレクサの前記入力端子０には、その保持する
   論理状態を出力する前記第１ラッチ回路の出力端子Ｑが
   接続されており、 該マルチプレクサの前記入力端子１には、その保持する
   論理状態を出力する前記第２ラッチ回路の出力端子Ｑが
   接続されており、 前記マルチプレクサの前記出力端子Ｕが、当該エッジト
   リガ型フリップフロップ全体の出力端子Ｑとなっている
   ことを特徴とするエッジトリガ型フリップフロップ。
7. 【請求項７】請求項１〜３のいずれか１つにおいて、 前記第１ラッチ回路が、それ自体は負論理のゲートイネ
   ーブル入力端子（Ｇバー）を有するものであり、該ゲー
   トイネーブル入力端子（Ｇバー）には前記クロック入力
   端子ＣＬＫに入力される信号を反転したものが入力さ
   れ、これにより、正論理のゲートイネーブル入力端子Ｇ
   を有するものとして動作するものであり、 前記マルチプレクサが、その選択入力端子Ｓが“１”の
   時には、その入力端子１の論理状態をその出力端子Ｕか
   ら出力し、一方、その選択入力端子Ｓが“０”の時に
   は、その入力端子０の論理状態をその出力端子Ｕから出
   力するものであり、 該マルチプレクサの前記入力端子０には、その保持する
   論理状態を出力する前記第１ラッチ回路の出力端子Ｑが
   接続されており、 該マルチプレクサの前記入力端子１には、その保持する
   論理状態を出力する前記第２ラッチ回路の出力端子Ｑが
   接続されており、 前記マルチプレクサの前記出力端子Ｕが、当該エッジト
   リガ型フリップフロップ全体の出力端子Ｑとなっている
   ことを特徴とするエッジトリガ型フリップフロップ。
8. 【請求項８】請求項１〜３のいずれか１つにおいて、 前記第２ラッチ回路が、それ自体は正論理のゲートイネ
   ーブル入力端子Ｇを有するものであり、該ゲートイネー
   ブル入力端子Ｇには前記クロック入力端子ＣＬＫに入力
   される信号を反転したものが入力され、これにより負論
   理のゲートイネーブル入力端子（Ｇバー）を有するもの
   として動作するものであり、 前記マルチプレクサが、その選択入力端子Ｓが“１”の
   時には、その入力端子１の論理状態を反転したものをそ
   の出力端子（Ｕバー）から出力し、一方、その選択入力
   端子Ｓが“０”の時には、その入力端子０の論理状態を
   反転したものをその出力端子（Ｕバー）から出力するも
   のであり、 該マルチプレクサの前記入力端子０には、その保持する
   論理状態を反転したものを出力する前記第１ラッチ回路
   の反転出力端子（Ｑバー）が接続されており、 該マルチプレクサの前記入力端子１には、その保持する
   論理状態を反転したものを出力する前記第２ラッチ回路
   の反転出力端子（Ｑバー）が接続されており、 前記マルチプレクサの前記出力端子（Ｕバー）が、当該
   エッジトリガ型フリップフロップ全体の出力端子Ｑとな
   っていることを特徴とするエッジトリガ型フリップフロ
   ップ。