JP2566517B2

JP2566517B2 - ダイナミック型半導体記憶装置

Info

Publication number: JP2566517B2
Application number: JP5102621A
Authority: JP
Inventors: 博司宮本; 通裕山田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-04-28
Filing date: 1993-04-28
Publication date: 1996-12-25
Anticipated expiration: 2011-12-25
Also published as: JPH0644777A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミック型半導
体記憶装置に関し、特にＭＯＳプロセスで形成されたダ
イナミック・ランダム・アクセス・メモリに関する。

【０００２】

【従来の技術】通常、ダイナミック・ランダム・アクセ
ス・メモリ（ダイナミックＲＡＭ）では、１個のトラン
ジスタと１個のコンデンサによって構成されるメモリセ
ルが使用される。この場合、コンデンサ容量に対するビ
ット線容量の比率が小さいメモリセルほど、データ読出
時のビット線の電位変化が大きくなり、センスアンプに
対する入力電位差が大きくなって、読出動作が確実に行
なわれる。しかし、メモリが大容量化され、集積度が上
がるにつれて、メモリセルサイズは小さくなるため、コ
ンデンサ容量は小さくなる。反面、１本のビット線に接
続されるメモリセルの数が増加するため、ビット線が長
くなり、ビット線容量は大きくなる傾向にある。このた
め、コンデンサ容量に対するビット線容量の比率が大き
くなり、読出動作が確実に行なわれなくなるおそれが生
じてきている。

【０００３】この問題を解決するため、１本のビット線
を複数のブロックに分割し、コンデンサ容量とビット線
容量の比率を小さくする方法が試みられている。このよ
うな試みに関する２つの例を以下に説明する。

【０００４】図４は、ＩＳＳＣＣ８４、ダイジェスト・
オブ・テクニカル・ペーパーズの第２７８ないし２７９
頁に示される、従来のダイナミックＲＡＭの構成の一部
を示す図である。図４では、ビット線対がＢＬ１，／Ｂ
Ｌ１とＢＬ２，／ＢＬ２とに２分割され、各分割ビット
線対で共有するセンスアンプを設けた、いわゆるシェア
ードセンスアンプ構成がとられている。なお、上記文献
では、メモリセルのトランジスタはＰチャネルトランジ
スタで構成され、センスアンプはＰチャネルトランジス
タで構成され、リストア回路はＮチャネルトランジスタ
で構成された場合が記載されているが、図４では、簡単
化のため、これらのトランジスタの導電型を逆にした場
合について示す。

【０００５】図４を参照して、折返しビット線（folded
bit line ）を構成するビット線対は、それぞれ分割ビ
ット線ＢＬ１，ＢＬＮ，ＢＬ２および／ＢＬ１，／ＢＬ
Ｎ，／ＢＬ２に分割されている。分割ビット線ＢＬＮお
よび／ＢＬＮにはセンスアンプＳＡが接続され、分割ビ
ット線ＢＬ１および／ＢＬ１にはリストア回路ＲＥ１が
接続され、分割ビット線ＢＬ２および／ＢＬ２にはリス
トア回路ＲＥ２が接続されている。センスアンプＳＡ
は、前述したように、ＮチャネルトランジスタＱＮ１お
よびＱＮ２により構成され、リストア回路ＲＥ１および
ＲＥ２は、それぞれ、ＰチャネルトランジスタＱＰ１，
ＱＰ２およびＱＰ３，ＱＰ４によって構成されている。

【０００６】トランジスタＱＮ１およびＱＮ２のソース
は共通のセンスアンプ駆動トランジスタＱＮ５に接続さ
れている。該トランジスタＱＮ５のゲートにはセンスア
ンプ活性化信号ＳＮが与えられるようになっている。ト
ランジスタＱＰ１およびＱＰ２のソースは共通のリスト
ア回路駆動トランジスタＱＰ５に接続され、トランジス
タＱＰ３およびＱＰ４のソースは共通のリストア回路駆
動トランジスタＱＰ６に接続されている。これらトラン
ジスタＱＰ５およびＱＰ６のゲートには、それぞれ、リ
ストア回路活性化信号ＳＰ１およびＳＰ２が与えられる
ようになっている。

【０００７】分割ビット線ＢＬ１とＢＬＮおよびＢＬＮ
とＢＬ２は、それぞれ、トランスファーゲートトランジ
スタＱＴ１およびＱＴ３を介して接続され、分割ビット
線／ＢＬ１と／ＢＬＮおよび／ＢＬＮと／ＢＬ２は、そ
れぞれ、トランスファーゲートトランジスタＱＴ２およ
びＱＴ４を介して接続されている。トランスファーゲー
トトランジスタＱＴ１およびＱＴ２のゲートにはトラン
スファー信号Ｔ１が与えられ、トランスファーゲートト
ランジスタＱＴ３およびＱＴ４のゲートにはトランスフ
ァー信号Ｔ２が与えられるようになっている。

【０００８】分割ビット線ＢＬ１および／ＢＬ１は、そ
れぞれ、列ゲートトランジスタＱＹ１およびＱＹ２を介
してバス線ＢＵおよび／ＢＵに接続されている。列ゲー
トトランジスタＱＹ１およびＱＹ２のゲートには、列選
択信号Ｙが与えられるようになっている。

【０００９】各分割ビット線には、メモリ容量に応じて
複数のメモリセルが接続されているが、ここでは代表的
に、分割ビット線ＢＬ２に接続されたメモリセルＭＣ１
のみを示すことにする。メモリセルＭＣ１はコンデンサ
ＣＳおよびトランジスタＱＳで構成されている。トラン
ジスタＱＳのゲートはワード線ＷＬ１の一部を構成して
いる。また、コンデンサＣＳ一方の電極はＶＳＧに接続
されている。

【００１０】次に、図４の回路の動作を、分割ビット線
ＢＬ２に接続されたメモリセルＭＣ１のコンデンサＣＳ
が充電されていない状態、すなわち情報“０”がメモリ
セルＭＣ１に記憶されている場合について、動作波形図
である図５を参照しながら説明する。

【００１１】時刻ｔ０にトランスファー信号Ｔ１が
“Ｌ”になり、分割ビット線ＢＬＮとＢＬ１および／Ｂ
ＬＮと／ＢＬ１を、それぞれ、分離する。このときまで
に、分割ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ
２，ＢＬＮ，／ＢＬＮは図示しない手段により中間電位
（Ｖｃｃ−Ｖｓｓ）／２にプリチャージされている。

【００１２】時刻ｔ１において、選択されたワード線Ｗ
Ｌ１が“Ｈ”になると、トランジスタＱＳがオンして分
割ビット線ＢＬ２の電位が少し下がり、分割ビット線Ｂ
Ｌ２と／ＢＬ２との間に電位差が生じる。

【００１３】時刻ｔ２では、センスアンプ活性化信号Ｓ
Ｌが“Ｈ”になり、分割ビット線ＢＬ２と／ＢＬ２との
間の電位差が拡大される。すなわち、分割ビット線／Ｂ
Ｌ２の電位は前記中間電位付近に保たれるが、分割ビッ
ト線ＢＬ２の電位はトランスファーゲートトランジスタ
ＱＴ３およびセンスアンプＳＡを通して接地電位Ｖｓｓ
近くまで放電される。

【００１４】時刻ｔ３にリストア回路活性化信号ＳＰ２
が“Ｌ”になると、分割ビット線／ＢＬ２の電位が電源
電位Ｖｃｃ近くまで引上げられ、分割ビット線ＢＬ２と
／ＢＬ２の間の電位差はさらに拡大される。

【００１５】時刻ｔ４にトランスファー信号Ｔ１が再び
“Ｈ”になると、分割ビット線ＢＬＮおよび／ＢＬＮの
電位が分割ビット線ＢＬ１および／ＢＬ１に伝達され
る。この結果、分割ビット線ＢＬ１の電位は接地電位Ｖ
ｓｓ近くまで放電され、分割ビット線／ＢＬ１の電位は
逆に引上げられる。

【００１６】時刻ｔ５にリストア回路活性化信号ＳＰ１
が“Ｌ”になると、分割ビット線／ＢＬ１の電位は電源
電位Ｖｃｃ付近まで引上げられる。

【００１７】時刻ｔ６に列選択信号Ｙが“Ｈ”になり、
分割ビット線ＢＬ１および／ＢＬ１の電位がバス線ＢＵ
および／ＢＵに伝達されてメモリセルＭＣ１に記憶され
た情報“０”が読出される。

【００１８】上述のように、メモリセルＭＣ１のコンデ
ンサＣＳに記憶された情報は、まず、分割ビット線ＢＬ
２上に読出され、分割ビット線ＢＬ２と／ＢＬ２との間
の電位差がセンスアンプＳＡで増幅される。このとき、
分割ビット線ＢＬ２の電位はトランスファーゲートトラ
ンジスタＱＴ３を通してセンスアンプＳＡで放電され
る。通常、折返しビット線構成のダイナミックＲＡＭに
おいては、ビット線はアルミニウムまたは高融点金属の
珪化物等の低抵抗材料で形成される。このため、ビット
線抵抗を低くすることができ、ビット線の電位の放電を
速くすることができた。

【００１９】しかし、上述のように、シェアードセンス
アンプ構成のダイナミックＲＡＭでは、メモリセルが接
続される分割ビット線とセンスアンプとの間にトランス
ファーゲートトランジスタが入るため、このトランジス
タ部分では低抵抗材料でビット線を形成することができ
ない。

【００２０】また、図４に示すように、トランスファー
ゲートトランジスタは、ビット線のピッチごとに設ける
必要があり、そのため、トランジスタ幅はビット線のピ
ッチと同じかあるいはその２倍程度にしかできない。
今、ビット線のピッチを考えると、たとえば１Ｍビット
ダイナミックＲＡＭでは３μｍ程度になる。このため、
トランスファーゲートトランジスタのトランジスタ幅は
数μｍ程度以下に限られてしまう。したがって、トラン
スファーゲートトランジスタのコンダクタンスが小さく
なり、センスアンプ動作時に分割ビット線の電位の放電
が遅延するという問題があった。

【００２１】さらに、トランスファーゲートトランジス
タのソースおよびドレインは、基板またはウェル内に設
けられた拡散層により形成されているため、基板または
ウェルを介したノイズがビット線に伝達され、センスア
ンプの誤動作を引起こすおそれがあるという問題点もあ
った。

【００２２】図６は、本発明に興味ある他の従来例の構
成を示す図であり、たとえば特開昭５９−１０１０９３
号に示される。図６の回路は、Ｎチャネルトランジスタ
のみで構成されており、ビット線は３分割されている。
分割ビット線ＢＬ４および／ＢＬ４にはアクティブプル
アップ回路ＡＰおよびビット線プリチャージ回路ＢＣが
接続されている。各分割ビット線間にはトランスファー
ゲートトランジスタＱＴ１，ＱＴ２，ＱＴ３，ＱＴ４が
設けられており、分割ビット線ＢＬ４とバス線ＢＵとの
間および分割ビット線／ＢＬ４とバス線／ＢＵとの間に
は、それぞれ、列ゲートトランジスタＱＹ１およびＱＹ
２が設けられている。分割ビット線ＢＬ５および／ＢＬ
５にはセンスアンプＳＡ５が接続され、分割ビット線Ｂ
Ｌ６および／ＢＬ６にはセンスアンプＳＡ６が接続され
ている。

【００２３】さらに、各分割ビット線には、それぞれ、
複数のメモリセルが接続されているが、ここでは、各分
割ビット線に接続されたメモリセルのうち、分割ビット
線ＢＬ５に接続されたメモリセルＭＣ１のみを示してい
る。メモリセルＭＣ１はコンデンサＣＳおよびトランジ
スタＱＳで構成されており、トランジスタＱＳのゲート
はワード線ＷＬ１の一部を構成している。コンデンサＣ
Ｓの一方の電極はメモリセルプレート電位ＶＳＧに接続
されている。

【００２４】次に図６の回路の動作を、メモリセルＭＣ
１のコンデンサＣＳが充電されていない状態、すなわち
情報“０”がメモリセルＭＣ１に記憶されている場合に
ついて、動作波形図である図７を参照しながら説明す
る。

【００２５】時刻ｔ０以前においては、トランスファー
信号ＢＳＣおよびリセット信号ＲＳＴがともに“Ｈ”レ
ベルとなっており、トランスファーゲートトランジスタ
ＱＴ１，ＱＴ２，ＱＴ３およびＱＴ４がすべてオンして
いる。したがって、分割ビット線ＢＬ４，ＢＬ５，ＢＬ
６は互いに接続され、かつ、分割ビット線／ＢＬ４，／
ＢＬ５，／ＢＬ６も互いに接続されている。

【００２６】また、リセット信号ＲＳＴが“Ｈ”となる
ことにより、ビット線プリチャージ回路ＢＣが動作し
て、各分割ビット線の電位は中間電位（Ｖｃｃ−Ｖｓ
ｓ）／２にプリチャージされる。

【００２７】時刻ｔ０において、トランスファー信号Ｂ
ＳＣおよびリセット信号ＲＳＴがともに“Ｌ”になり、
時刻ｔ１には、選択されたワード線ＷＬ１が“Ｈ”にな
り、分割ビット線ＢＬ５の電位が少し下がり、分割ビッ
ト線ＢＬ５と／ＢＬ５との間に電位差が生じる。

【００２８】時刻ｔ２にセンスアンプ活性化信号ＳＡ５
が“Ｈ”になると、センスアンプＳＡ５が動作して分割
ビット線ＢＬ５と／ＢＬ５との間の電位差が拡大され
る。

【００２９】時刻ｔ３にトランスファー信号ＢＳＣが
“Ｈ”になると、トランスファーゲートトランジスタＱ
Ｔ１，ＱＴ２，ＱＴ３およびＱＴ４がオンして、分割ビ
ット線ＢＬ５および／ＢＬ５の電位が、分割ビット線Ｂ
Ｌ４，ＢＬ６および／ＢＬ４，／ＢＬ６にそれぞれ伝達
される。

【００３０】時刻ｔ４にセンスアンプ活性化信号ＳＮ６
が“Ｈ”になることにより、分割ビット線ＢＬ６と／Ｂ
Ｌ６との間の電位差が拡大され、したがって、分割ビッ
ト線ＢＬ４と／ＢＬ４およびＢＬ５と／ＢＬ５との間の
電位差がともに拡大される。

【００３１】時刻ｔ５にアクティブプルアップ信号ＡＰ
Ｅが“Ｈ”になってアクティブプルアップ回路ＡＰが動
作し、分割ビット線／ＢＬ４，／ＢＬ５および／ＢＬ６
の電位をともに電源電位Ｖｃｃ付近まで引上げる。

【００３２】次に、列選択信号Ｙが“Ｈ”になり、分割
ビット線ＢＬ４および／ＢＬ４の電位が、それぞれ、バ
ス線ＢＵおよび／ＢＵに伝達されて情報が読出される。

【００３３】

【発明が解決しようとする課題】上述のように、第６図
に示す回路では、各分割ビット線ごとにセンスアンプが
設けられているが、アクティブプルアップ回路は各分割
ビット線ごとには設けられておらず、ビット線１本全体
に１個のアクティブプルアップ回路が設けられているに
すぎない。このため、アクティブプルアップ回路動作時
には、１個のアクティブプルアップ回路によってビット
線１本全体の電位を引上げる必要があり、駆動能力の大
きなアクティブプルアップ回路が必要となる。このた
め、アクティブプルアップ回路の面積が増加するという
問題点があった。

【００３４】また、アクティブプルアップ回路によって
各分割ビット線電位を電源電位Ｖｃｃまで引上げるため
には、トランスファーゲートトランジスタのゲート電
位、すなわちトランスファー信号ＢＳＣを電源電位Ｖｃ
ｃ以上に昇圧しておく必要がある。しかしながら、メモ
リの集積度が上がるにつれてトランジスタのゲート酸化
膜が薄くなる傾向にあり、たとえば１Ｍビットダイナミ
ックＲＡＭでは、ゲート酸化膜は２００〜３００Å程度
になっている。このため、ゲート電位を電源電位以上に
昇圧することは、ゲート酸化膜の信頼性を悪くするとい
う問題点を生じさせることになる。

【００３５】本発明は、上記のような従来のダイナミッ
クＲＡＭの持つ各問題点を解決するためになされたもの
で、情報の読出を高速かつ安定して行ない、かつ、ゲー
ト酸化膜の信頼性の高いダイナミックＲＡＭを提供する
ことを目的としている。

【００３６】

【課題を解決するための手段】本発明に係るダイナミッ
クＲＡＭは、ビット線対の各々を複数の分割ビット線対
に分割するとともに、各分割ビット線対に対し第１の導
電型のトランジスタで構成されるセンスアンプおよび第
２の導電型のトランジスタで構成されるリストア回路を
設ける。さらに、列選択時において列選択信号に応答し
て選択列に対応するビット線において第１の分割ビット
線対をデータバスに接続する第１導電型のトランジスタ
で構成される列選択手段と、各分割ビット線対間に、そ
れぞれ１本のビット線に関連する隣接分割ビット線を接
続するためのそれぞれが第１導電型のトランジスタで構
成される接続素子手段が設けられる。

【００３７】各ビット線対において選択時バス線に接続
される第１の分割ビット線においては、列選択手段に近
い端部においてリストア回路が設けられ、接続素子手段
に近い端部においてセンスアンプが設けられる。

【００３８】

【作用】本発明に係るダイナミック型半導体記憶装置に
おいては、各分割ビット線対ごとにセンスアンプおよび
リストア回路を設けたため、センス動作を高速かつ安定
して行なえ、また、トランスファーゲートトランジスタ
のゲート電圧を電源電位以上に昇圧する必要がないた
め、ダイナミック型半導体記憶装置のアクセス時間が短
縮できるとともに動作マージンが拡大し、さらに信頼性
が向上する。

【００３９】また、データバス線に接続される第１の分
割ビット線対においては接続素子側にセンスアンプを設
けたため、この第１の分割ビット線対を介して隣接分割
ビット線から伝達されたメモリセル読出データをこの第
１の分割ビット線対のビット線における信号伝搬遅延を
伴うことなく高速にセンスアンプにより検知増幅するこ
とができるため、正確かつ高速にセンス動作が実現され
るとともに、センスマージンが拡大する。さらに、接続
素子およびセンスアンプが同一導電型のトランジスタで
構成されるため、同一基板領域（ウェル）にこれらの回
路要素を形成することができ、回路占有面積を低減する
ことができる。さらに、列選択手段近傍に第２導電型の
トランジスタで構成されるリストア回路を設けているた
め、データ書込時においてバス選択手段におけるしきい
値電圧損失が生じてビット線上にデータが伝達された場
合においても、確実にこのリストア回路が高速で動作し
て、正確にビット線対上の電位を書込データに応じた電
位レベルに設定することができる。

【００４０】

【実施例】図１はこの発明の一実施例であるダイナミッ
クＲＡＭの構成の一部を示す回路図である。

【００４１】図１を参照して、折返しビット線構成のビ
ット線対は、たとえば、ＢＬ１，／ＢＬ１とＢＬ２，／
ＢＬ２とに２分割されている。分割ビット線ＢＬ１およ
び／ＢＬ１にはセンスアンプＳＡ１およびリストア回路
ＲＥ１が接続されている。センスアンプＳＡ１はＮチャ
ネルトランジスタＱＮ１およびＱＮ２によって構成され
ており、リストア回路ＲＥ１はＰチャネルトランジスタ
ＱＰ１およびＱＰ２によって構成されている。

【００４２】分割ビット線ＢＬ２および／ＢＬ２にはセ
ンスアンプＳＡ２およびリストア回路ＲＥ２が接続され
ている。センスアンプＳＡ２はＮチャネルトランジスタ
ＱＮ３およびＱＮ４により構成されており、リストア回
路ＲＥ２はＰチャネルトランジスタＱＰ３およびＱＰ４
により構成されている。

【００４３】センスアンプＳＡ１を構成するトランジス
タＱＮ１およびＱＮ２のソースは共通のセンスアンプ駆
動トランジスタＱＮ５に接続され、センスアンプＳＡ２
を構成するトランジスタＱＮ３およびＱＮ４のソース
は、共通のセンスアンプ駆動トランジスタＱＮ６に接続
されている。これらトランジスタＱＮ５およびＱＮ６の
ゲートには、それぞれ、センスアンプ活性化信号ＳＮ１
およびＳＮ２が与えられるようになっている。

【００４４】リストア回路ＲＥ１を構成するトランジス
タＱＰ１およびＱＰ２のソースは共通のリストア回路駆
動トランジスタＱＰ５に接続され、リストア回路ＲＥ２
を構成するトランジスタＱＰ３およびＱＰ４のソースは
共通のリストア回路駆動トランジスタＱＰ６に接続され
ている。これらトランジスタＱＰ５およびＱＰ６のゲー
トには、それぞれ、リストア回路活性化信号ＳＰ１およ
びＳＰ２が与えられるようになっている。

【００４５】分割ビット線ＢＬ１とＢＬ２および／ＢＬ
１と／ＢＬ２とは、それぞれ、トランスファーゲートト
ランジスタＱＴ１およびＱＴ２を介して接続されてお
り、両トランジスタＱＴ１およびＱＴ２のゲートには、
トランスファー信号Ｔが与えられるようになっている。

【００４６】分割ビット線ＢＬ１とバス線ＢＵおよび分
割ビット線／ＢＬ１とバス線／ＢＵとは、それぞれ、列
ゲートトランジスタＱＹ１およびＱＹ２を介して接続さ
れている。トランジスタＱＹ１およびＱＹ２のゲートに
は列選択信号Ｙが与えられるようになっている。

【００４７】各分割ビット線にはメモリ容量に応じて複
数のメモリセルが接続されているが、ここでは代表的
に、分割ビット線ＢＬ２に接続されたメモリセルＭＣ１
のみを示している。メモリセルＭＣ１はコンデンサＣＳ
およびトランジスタＱＳで構成されている。トランジス
タＱＳのゲートはワード線ＷＬ１の一部を構成してい
る。また、コンデンサＣＳの一方の電極はメモリセルプ
レート電極ＶＳＧに接続されている。

【００４８】次に、図１の回路の動作を説明する。ここ
では、まず、メモリセルＭＣ１のコンデンサＣＳが充電
されていない状態、すなわち情報“０”がメモリセルＭ
Ｃ１に記憶されている場合について、動作波形図である
図２を参照しながら説明する。

【００４９】時刻ｔ０以前において、分割ビット線ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２は図示しない手段によ
り中間電位（Ｖｃｃ−Ｖｓｓ）／２にプリチャージされ
ており、また、トランスファー信号Ｔは“Ｌ”になって
いる。

【００５０】時刻ｔ０に選択されたワード線ＷＬ１が
“Ｈ”になると、トランジスタＱＳがオンして分割ビッ
ト線ＢＬ２の電位が少し下がり、分割ビット線ＢＬ２と
／ＢＬ２との間に電位差が生じる。

【００５１】時刻ｔ１にセンスアンプ活性化信号ＳＮ２
が“Ｈ”になると、分割ビット線ＢＬ２と／ＢＬ２との
間の電位差が拡大される。すなわち、分割ビット線／Ｂ
Ｌ２の電位は前記中間電位付近に保たれるが、分割ビッ
ト線ＢＬ２の電位はセンスアンプＳＡ２を通して接地電
位Ｖｓｓ近くまで放電される。

【００５２】時刻ｔ２にリストア回路活性化信号ＳＰ２
が“Ｌ”になると、分割ビット線／ＢＬ２の電位がリス
トア回路ＲＥ２を通して電源電位Ｖｃｃ近くまで引上げ
られ、分割ビット線ＢＬ２と／ＢＬ２との間の電位差は
さらに拡大される。

【００５３】時刻ｔ３にトランスファー信号Ｔが“Ｈ”
になると、分割ビット線ＢＬ２および／ＢＬ２の電位が
分割ビット線ＢＬ１および／ＢＬ１に伝達される。この
とき、分割ビット線ＢＬ１の電位はトランスファーゲー
トトランジスタＱＴ１およびセンスアンプＳＡ２を通し
て放電され始め、分割ビット線／ＢＬ１の電位はトラン
スファーゲートトランジスタＱＴ２およびリストア回路
ＲＥ２を通して中間電位から引上げられ始める。

【００５４】時刻ｔ４にセンスアンプ活性化信号ＳＮ１
が“Ｈ”になると、センスアンプＳＡ１が動作して分割
ビット線ＢＬ１の電位を接地電位Ｖｓｓ近くまで放電す
る。

【００５５】時刻ｔ５にリストア回路活性化信号ＳＰ１
が“Ｌ”になると、リストア回路ＲＥ１が動作して分割
ビット線／ＢＬ１の電位は電源電位Ｖｃｃ近くまで引上
げられる。

【００５６】次に、時刻ｔ６に列選択信号Ｙが“Ｈ”に
なり、列ゲートトランジスタＱＹ１およびＱＹ２がオン
して、分割ビット線ＢＬ１および／ＢＬ１の電位が、そ
れぞれ、バス線ＢＵおよび／ＢＵに伝達されて、メモリ
セルＭＣ１に記憶されていた情報“０”が読出される。

【００５７】次に、メモリセルＭＣ１のコンデンサＣＳ
が充電されている状態、すなわち情報“１”がメモリセ
ルＭＣ１に記憶されている場合について、動作波形図で
ある図３を参照しながら説明する。

【００５８】分割ビット線のプリチャージおよびトラン
スファー信号Ｔが“Ｌ”となる動作は、先に説明したメ
モリセルＭＣ１に記憶されている情報が“０”の場合と
同様にして行なわれる。

【００５９】時刻ｔ０において、選択されたワード線Ｗ
Ｌ１が“Ｈ”になると、トランジスタＱＳがオンして分
割ビット線ＢＬ２の電位が少し上がり、分割ビット線Ｂ
Ｌ２と／ＢＬ２との間に電位差が生じる。

【００６０】時刻ｔ１にセンスアンプ活性化信号ＳＮ２
が“Ｈ”になると、分割ビット線ＢＬ２と／ＢＬ２との
間の電位差が拡大される。すなわち、分割ビット線ＢＬ
１の電位は前記中間電位より少し高い電位に保たれる
が、分割ビット線／ＢＬ２の電位はセンスアンプＳＡ２
を通して接地電位Ｖｓｓ近くまで放電される。

【００６１】時刻ｔ２にリストア回路活性化信号ＳＰ２
が“Ｌ”になると、分割ビット線ＢＬ２の電位がリスト
ア回路ＲＥ２を通して電源電位Ｖｃｃ近くまで引上げら
れ、分割ビット線ＢＬ２と／ＢＬ２との間の電位差はさ
らに拡大される。

【００６２】時刻ｔ３にトランスファー信号Ｔが“Ｈ”
になると、分割ビット線ＢＬ２および／ＢＬ２の電位
が、それぞれ、分割ビット線ＢＬ１および／ＢＬ１に伝
達される。このとき、分割ビット線／ＢＬ１の電位はト
ランスファーゲートトランジスタＱＴ２およびセンスア
ンプＳＡ２を通して放電され始め、分割ビット線ＢＬ１
の電位はトランスファーゲートトランジスタＱＴ１およ
びリストア回路ＲＥ２を通して引上げられ始める。

【００６３】時刻ｔ４にセンスアンプ活性化信号ＳＮ１
が“Ｈ”になると、分割ビット線／ＢＬ１の電位が接地
電位Ｖｓｓ近くまで放電される。

【００６４】時刻ｔ５にリストア回路活性化信号ＳＰ１
が“Ｌ”になると、分割ビット線ＢＬ１の電位が電源電
位Ｖｃｃ近くまで引上げられる。

【００６５】次に、時刻ｔ６に列選択信号Ｙが“Ｈ”に
なり、バス線ＢＵ，／ＢＵに情報“１”が読出される。

【００６６】以上で、本発明の好ましい実施例の構成お
よび動作は詳しく説明された。図１に示した回路におい
て、センスアンプＳＡ２に対してリストア回路ＲＥ２
が、またセンスアンプＳＡ１に対してリストア回路ＲＥ
１がそれぞれメモリ領域を隔てて離れて設けられてい
る。すなわち、分割ビット線対の一方端部と他方端部と
にセンスアンプおよびリストア回路がそれぞれ設けられ
ている。これにより、ＣＭＯＳ（コンプリメンタリＭＯ
Ｓ）回路において発生しやすいラッチアップを確実に抑
制することができる。

【００６７】これに加えて、センスアンプＳＡ２に対し
てリストア回路ＲＥ２が、また、センスアンプＳＡ１に
対してリストア回路ＲＥ１がそれぞれ異なったタイミン
グで活性化されるため、電源Ｖｃｃからこれらのリスト
ア回路およびセンスアンプを介して接地Ｖｓｓに向かっ
て流れる電流のピーク値を低減することができる。

【００６８】ピーク電流を減少するこにとより、ノイズ
の発生を抑制することができ、ラッチアップの発生を防
止することができる。同時にこのダイナミックＲＡＭの
動作マージンを改善することもできる。

【００６９】さらに、バス線ＢＵおよび／ＢＵに選択時
に接続されるビット線ＢＬ１および／ＢＬ１において
は、トランスファーゲートトランジスタＱＴ１およびＱ
Ｔ２側の端部にセンスアンプＳＡ１が設けられている。
このため、ビット線ＢＬ２および／ＢＬ２に読出された
選択メモリセルデータをバス線ＢＵおよび／ＢＵに伝達
する場合、転送ゲートトランジスタＱＴ１およびＱＴ２
を導通状態とした後即座にセンスアンプＳＡ１を活性状
態とすることができる。センスアンプＳＡ１と転送ゲー
トトランジスタとの間の信号線の距離は極めて短く、信
号伝搬遅延および信号電位の変化などが生じないためで
ある。

【００７０】なお、上記実施例においては、Ｎチャネル
トランジスタにより構成されたセンスアンプをまず動作
させ、次にＰチャネルトランジスタにより構成されたリ
ストア回路を動作させているが、この動作順序は別の動
作順序とすることもできる。たとえば、センスアンプお
よびリストア回路を両方同時に動作させることもできる
しまた、リストア回路を動作させた後にセンスアンプを
動作させることも可能であり、センスアンプおよびリス
トア回路をそれぞれ異なるタイミングで動作させても本
発明により得られる効果が異なるわけではない。

【００７１】また、上記実施例では、トランスファーゲ
ートトランジスタおよび列ゲートトランジスタをＮチャ
ネルトランジスタで構成した場合を示したが、両者が、
それぞれ、逆の導電型のトランジスタで構成してもよ
い。その場合は、各トランジスタのゲートに与えられる
信号電位を適当に選択すればよい。

【００７２】さらにまた、上記実施例では、メモリセル
のトランジスタがＮチャネルトランジスタである場合に
ついて説明したが、ワード線の電位を適当に選択するこ
とにより、メモリセルのトランジスタをＰチャネルトラ
ンジスタによって構成することもできる。

【００７３】

【発明の効果】以上のように、本発明によれば、各分割
ビット線対ごとにセンスアンプおよびリストア回路を設
けかつ選択時バス線に接続される分割ビット線対におい
ては、分割ビット線対接続用トランスファーゲートトラ
ンジスタ側端部にセンスアンプを設けておき他方端部に
リストア回路を設けているため、ラッチアップ現象の発
生を確実に防止することができるとともに、信号伝搬遅
延を伴うことなくセンス動作を正確に実行することがで
き、情報の読出を高速かつ安定して行なうことができ、
アクセス時間が速く動作マージンの広いダイナミックＲ
ＡＭが得られる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例であるダイナミックＲＡＭの
構成の一部を示す回路図である。

【図２】図１の回路の動作の一部を示す信号波形図であ
る。

【図３】図１の回路の動作の一部を示す信号波形図であ
る。

【図４】従来のダイナミックＲＡＭの一例の構成の一部
を示す回路図である。

【図５】図４の回路の動作の一部を示す信号波形図であ
る。

【図６】従来のダイナミックＲＡＭの他の構成の一部を
示す回路図である。

【図７】図６の回路の動作の一部を示す信号波形図であ
る。

【符号の説明】

ＭＣ１メモリセルＷＬ１ワード線ＢＬ１分割ビット線／ＢＬ１分割ビット線ＢＬ２分割ビット線／ＢＬ２分割ビット線ＱＴ１トランスファーゲートトランジスタＱＴ２トランスファーゲートトランジスタＳＡ１センスアンプＳＡ２センスアンプＱＮ１〜ＱＮ４センスアンプを構成するトランジスタＲＥ１リストア回路ＲＥ２リストア回路ＱＰ１〜ＱＰ４リストア回路を構成するトランジスタＱＹ１列ゲートトランジスタＱＹ２列ゲートトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】複数の行および列に配置される複数のメ
モリセルと、前記複数の行に対応して配置され、各々に対応の行のメ
モリセルが接続される複数のワード線と、前記複数の列に対応して配置され、各々に対応の列のメ
モリセルが接続されかつ各々が複数の分割ビット線対に
分割される複数のビット線対と、前記複数のビット線対に対応して設けられ、列選択信号
に応答して対応のビット線対の複数の分割ビット線対の
うちの第１の分割ビット線対をバス線に接続するため
の、各々が第１導電型のトランジスタで構成される列選
択手段と、前記複数の列各々において、前記複数の分割ビット線対
の隣接する分割ビット線対の間に設けられ、該隣接分割
ビット線対を接続するための、各々が第１導電型のトラ
ンジスタで構成される接続素子手段と、前記複数の分割ビット線対の各々に設けられ、活性化時
対応の分割ビット線対における一方の分割ビット線を第
１の電位に設定する、各々が第１導電型のトランジスタ
で構成される複数のセンスアンプ手段と、前記複数の分割ビット線対の各々に設けられ、活性化時
対応の分割ビット線対の他方の分割ビット線を第２の電
位に設定する、各々が第２導電型のトランジスタで構成
される複数のリストア手段とを備え、前記複数の列各々における第１の分割ビット線対におい
て、センスアンプ手段は対応の接続手段側端部に配置さ
れかつリストア手段は前記列選択手段側端部に配置され
る、ダイナミック型半導体記憶装置。
【請求項２】前記第１の分割ビット線対を除く複数の
分割ビット線対の各々において、前記センスアンプ手段
と前記リストア手段とはその両端部に対向して配置され
る、請求項１記載のダイナミック型半導体記憶装置。
【請求項３】各前記列において前記第１の分割ビット
線対と異なる第２の分割ビット線対に選択メモリセルが
接続されるとき、該第２の分割ビット線対におけるセン
スアンプ手段を活性化し、次いで対応のリストア手段を
活性化する第１の活性化手段と、前記第２の分割ビット線対に選択メモリセルが接続され
るとき、前記第１の活性化手段によるセンスアンプ手段
の活性化の後、前記第２の分割ビット線対と前記第１の
分割ビット線対との間に設けられた接続素子手段を導通
状態とする第２の活性化手段と、前記第２の分割ビット線対に選択メモリセルが接続され
るとき、前記第２の活性化手段による接続素子手段の導
通状態設定後前記第１の分割ビット線対におけるセンス
アンプ手段を活性化し、次いで対応のリストア手段を活
性化する第３の活性化手段とをさらに備えた、請求項１
または２記載のダイナミック型半導体記憶装置。
【請求項４】前記接続素子手段は、トランジスタを用
いたトランスファーゲートにより構成される、請求項１
ないし３のいずれかに記載のダイナミック型半導体記憶
装置。
【請求項５】前記第１の分割ビット線対の各々におけ
るセンスアンプ手段を活性化しかつリストア手段を活性
化する第１の活性化手段と、前記第１の活性化手段によ
る前記センスアンプ手段の活性化の後、前記列選択手段
を活性化する第２の活性化手段をさらに備える、請求項
１記載のダイナミック型半導体記憶装置。
【請求項６】前記第２の活性化手段は前記第１の活性
化手段によるリストア手段の活性化の後前記接続素子手
段を導通状態とする手段を含む、請求項３記載のダイナ
ミック型半導体記憶装置。
【請求項７】前記複数の分割ビット線対それぞれにお
いて、対応のセンスアンプ手段および対応のリストア手
段を互いに異なるタイミングで活性化する手段をさらに
備える、請求項１記載のダイナミック型半導体記憶装
置。
【請求項８】前記第２の活性化手段は、前記第１の活
性化手段によるリストア手段の活性化の後前記列選択信
号を活性化する手段を含む、請求項５記載のダイナミッ
ク型半導体記憶装置。