JPS62197992A - ダイナミツクｒａｍ - Google Patents

ダイナミツクｒａｍ

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JPS62197992A
JPS62197992A JP61041043A JP4104386A JPS62197992A JP S62197992 A JPS62197992 A JP S62197992A JP 61041043 A JP61041043 A JP 61041043A JP 4104386 A JP4104386 A JP 4104386A JP S62197992 A JPS62197992 A JP S62197992A
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JP
Japan
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bit line
divided bit
divided
switching means
dynamic ram
Prior art date
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Pending
Application number
JP61041043A
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English (en)
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Hiroshi Miyamoto
博司 宮本
Michihiro Yamada
山田　通裕
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、ＭＯＳプロセスで形成されたダイナミック・
ランダム・アクセス・メモリ（ダイナミックＲＡＭ）に
関するものである。
［従来の技術］ 通常、ダイナミックＲＡＭでは、１個のトランジスタと
１個のコンデンサによって構成されるメモリセルが使用
される。この場合、コンデンサ容量に対するビット線の
容量の比率が小さいメモリセルはど、データ続出時のビ
ット線の電位変化が大きくなり、センスアンプに対する
入力電位差が大きくなって、読出動作が確実に行なわれ
る。しかし、メモリが大容量化され、集積度が上がるに
つれて、メモリセルサイズは小さくなるため、コンデン
サ容量は小さくなる。反面、１本のビット線に接続され
るメモリセルの数が増加するため、ビット線が長くなり
、ビット線容量は大きくなる傾向にある。このため、コ
ンデンサ容量に対するビット線容量の比率が大きくなり
、読出動作が確実に行なわれなくなるおそれが生じてき
ている。
この問題を解決するため、１本のビット線を複数のブロ
ックに分割し、コンデンサ容量とビット線容量の比率を
小さくする方法が試みられている。
このような試みに関する２つの例を以下に説明する。
第３図は、ｌ５ＳＣ８４，ダイジェスト・オン・テクニ
カル・ベーバーズの第２７８〜２７９頁に示される、従
来のダイナミックＲＡＭの構成の一部を示す図である。
第３図では、ビット線対がＢＬＩ、ＢＬＩとＢＬ２．Ｂ
Ｌ２に２分割され、各分割ビット線対で共用するセンス
アンプを設けた、いわゆるシエアードセンスアンプ構成
がとられている。なお、上記文献では、メモリセルのト
ランジスタはＰチャンネルトランジスタで構成され、セ
ンスアンプはＰチャンネルトランジスタで構成され、リ
ストア回路はＮチャンネルトランジスタで構成された場
合が記載されているが、ここに示す第３図では、簡単の
ため、これらのトランジスタの導電型を逆にした場合に
ついて示す。
第３図を参照して、折返しビット線（ｆｏｌｄｅｄ　　
ｂｉｔ　　１ｉｎｅ）を構成するビット線対は、それぞ
れ分割ビット線ＢＬＩ、ＢＬＮ、ＢＬ２およびＢＬＩ、
ＢＬＮ、Ｂ１１に分割されている。分割ビット線ＢＬＮ
およびＢＬＮにはセンスアンプＳＡが接続され、分割ビ
ット線ＢＬＩおよびＢＬＩにはリストア回路ＲＥＩが接
続され、分割ビット線ＢＬ２およびＢＬ２にはリストア
回路ＲＥ２が接続されている。センスアンプＳＡは、前
述したように、ＮチャンネルトランジスタＱＮ１および
ＱＮ２により構成され、リストア回路ＲＥ１およびＲＥ
２は、それぞれ、ＰチャンネルトランジスタＱＰＩ、Ｑ
Ｐ２およびＱＰ３．ＱＰ４によって構成されている。
トランジスタＱＮＩおよびＱＮ２のソースは共通のセン
スアンプ駆動トランジスタＱＮ５に接続されている。該
トランジスタＱＮ５のゲートにはセンスアンプ活性化信
号ＳＮが与えられるようになっている。トランジスタＱ
ＰＩおよびＱＰ２のソースは共通のリストア回路駆動ト
ランジスタＱＰ５に接続され、トランジスタＱＰ３およ
びＱＰ４のソースは共通のリストア回路駆動トランジス
タＱＰ６に接続されている。これらトランジスタＱＰ５
およびＱＰ６のゲートには、それぞれ、リストア回路活
性化信号ＳＰＩおよびＳＦ３が与えられるようになって
いる。
分割ビット線ＢＬＩとＢＬＮおよびＢＬＮとＢＬ２は、
それぞれ、トランスファゲートトランジスタＱＴＩおよ
びＱＴ３を介して接続され、分割ビット線ＢＬＩとＢＬ
ＮおよびＢＬＮと丁Ｔ７は、それぞれ、トランスファゲ
ートトランジスタＱＴ２およびＱＴ４を介して接続され
ている。トラスファゲートトランジスタＱＴ１およびＱ
Ｔ２のゲートにはトランスファ信号Ｔ１が与えられ、ト
ランスファゲートトランジスタＱＴ３およびＱＴ４のゲ
ートにはトラスファ信号Ｔ２が与えられるようになって
いる。
分割ビット線ＢＬＩおよびＢＬＩは、それぞれ、列ゲー
トトランジスタＱＹＩおよびＱＹ２を介してバス線ＢＵ
およびＨに接続されている。列ゲートトランジスタＱＹ
ＩおよびＱＹ２のゲートには、列選択信号Ｙが与えられ
るようになっている。
各分割ビット線には、メモリ容量に応じて複数のメモリ
セルが接続されているが、ここでは代表的に、分割ビッ
ト線ＢＬ２に接続されたメモリセルＭＣＩのみを示すこ
とにする。メモリセルＭＣ１はコンデンサＣ８およびト
ランジスタＱＳで構成されている。トランジスタＱＳの
ゲートはワード線ＷＬ１の一部を構成している。また、
コンデンサＣ８の一方の電極はメモリセルプレート電位
ｖｓＧに接続されている。
次に、第３図の回路の動作を、分割ビット線ＢＬ２に接
続されたメモリセルＭＣ１のコンデンサＣ８が充電され
ていない状態、すなわち情報“０”がメモリセルＭＣＩ
に記憶されている場合について、動作波形図である第４
図を参照しながら説明する。
時刻１０にトランスファ信号Ｔ１が“Ｌ”になり、分割
ビット線ＢＬＮとＢＬＩおよびＢＬＮと■τＴを、それ
ぞれ、分離する。このときまでに、分割ビット線ＢＬＩ
、Ｂτ了、ＢＬ２．ＢＬ２゜ＢＬＮ、ＢＬＮは、図示し
ない手段により中間電位（Ｖｃ　ｃ−Ｖｓ　ｓ）／２に
プリチャージされている。時刻ｔ１において、選択され
たワード線ＷＬ１が“Ｈ″になると、トラジスタＱＳが
オンして分割ビット線ＢＬ２の電位が少し下がり、分割
ビット線ＢＬ２とＢＬ２との間に電位差が生じる。
時刻ｔ２では、センスアンプ活性化信号ＳＮが“Ｈ“に
なり、分割ビット線ＢＬ２とＢＬ２との電位差が拡大さ
れる。すなわち、分割ビット線■Ｌ２の電位は前記中間
電位付近に保たれるが、分割ビット線ＢＬ２の電位はト
ランスファゲートトランジスタＱＴ３およびセンスアン
プＳＡを通して接地電位Ｖｓｓ近くまで放電される。時
刻ｔ３にリストア回路活性化信号ＳＰ２がＬ２になると
、分割ビット線ＢＬ２電位か電源電位Ｖｃｅ近くまで引
上げられ、分割ビット線Ｂ　Ｌニー２とＢＬ２との電位
差はさらに拡大される。時刻ｔ４にトランスファ信号Ｔ
１が再び“Ｈ”になると、分割ビット線ＢＬＮおよびＢ
ＬＮの電位が分割ビット線ＢＬＩおよびＢＬＩに伝達さ
れる。この結果、分割ビット線ＢＬＩの電位は接地電位
Ｖｓｓ近くまで放電され、分割ビット線丁τ丁の電位は
逆に引上げられる。時刻ｔ５にリストア回路活性化信号
ＳＰＩが“Ｌ”になると、分割ビット線ＢＬＩの電位は
電源電位Ｖｃｃ付近まで引上げられる。時刻ｔ６に列選
択信号Ｙが“Ｈ”になり、分割ビット線ＢＬＩおよび１
１丁の電位がバス線ＢＵおよびＢＵに伝達されて、メモ
リセルＭＣ１に記憶された情報“Ｏ”が読出される。
上述のように、メモリセルＭＣＩのコンデンサＣ８に記
憶された情報は、まず、分割ビット線ＢＬ２上に読出さ
れ、分割ビット線ＢＬ２とＢＬ２との電位差がセンスア
ンプＳＡで増幅される。このとき、分割ビット線ＢＬ２
の電位はトランスファゲートトランジスタＱＴ３を通し
てセンスアンブＳＡで放電される。通常、折返しビット
線構成のダイナミックＲＡＭにおいては、ビット線はア
ルミニウムまたは高融点金属の珪化物等の低抵抗材料で
形成される。このため、ビット線抵抗か低くでき、ビッ
ト線の電位の放電を速くできた。
しかし、上述のように、シエアードセンスアンプ構成の
ダイナミックＲＡＭでは、メモリセルが接続される分割
ビット線とセンスアンプとの間にトランスファゲートト
ランジスタが入るため、このトランジスタ部分では低抵
抗材料でビット線を形成することができない。また、第
３図に示すように、トランスファゲートトランジスタは
、ビット線のピッチごとに設ける必要があり、そのため
、トランジスタ幅はビット線のピッチと同じかあるいは
その２倍程度にしかできない。今、ビット線のピッチを
考えると、たとえばＩＭビットダイナミックＲＡＭでは
３μｍ程度になる。このため、トランスファゲートトラ
ンジスタのトランジスタ幅は数μｍ程度以下に限られて
しまう。したがって、トランスファゲートトランジスタ
のコンダクタンスか小さくなり、センスアンプ動作時に
分割ビット線の電位の放電が遅延するという問題点があ
った。
さらに、トランスファゲートトランジスタのソースおよ
びドレインは、基板またはウェル内に設けられた拡散層
により形成されているため、基板またはウェルを介した
ノイズがビット線に伝達され、センスアンプの誤動作を
引き起こすおそれがあるという問題点もあった。
第５図は、本発明に興味ある他の従来例として、たとえ
ば特開昭５９−１０１０９３号に示される回路である。
第５図の回路は、Ｎチャンネルトランジスタのみで構成
されており、ビット線は３分割されている。分割ビット
線ＢＬ４およびＢＬ４にはアクティブプルアップ回路Ａ
Ｐおよびビット線プリチャージ回路ＢＣが接続されてい
る。各分割ビット線間にはトランスファゲートトランジ
スタＱＴＩ、ＱＴ２．ＱＴ３．ＱＴ４が設けられており
、分割ビット線ＢＬ４とバス線ＢＵとの間および分割ビ
ット線ＢＬ４とバス線ＢＵとの間には、それぞれ、列ゲ
ートトランジスタＱＹＩおよびＱＹ２が設けられている
。分割ビット線ＢＬ５および丁τ了にはセンスアンプＳ
Ａ５が接続され、分割ビット線ＢＬ６およびＢＬ６には
センスアンプＳＡ６が接続されている。さらに、各分割
ビット線には、それぞれ、■数のメモリセルが接続され
ているが、ここでは、各分割ビット線に接続されたメモ
リセルのうち、分割ビット線ＢＬ５に接続されたメモリ
セルＭＣＩのみを示している。メモリセルＭＣＩはコン
デンサＣ８およびトランジスタＱＳで構成されており、
トランジスタＱＳのゲートはワード線ＷＬＩの一部を構
成している。コンデンサＣ８の一方の電極はメモリセル
プレート電位■８Ｇに接続されている。
次に、第５図の回路の動作を、メモリセルＭＣ１のコン
デンサＣ８が充電されていない状態、すなわち情報“０
”かメモリセルＭＣＩに記憶されている場合について、
動作波形図である第６図を参照しなから説明する。
時刻ｔｏ以前においては、トランスファ信号ＢＳＣおよ
びリセット信号ＲＳＴがともに“Ｈ″レベルなっており
、トランスファゲートトランジスタＱＴＩ、ＱＴ２．Ｑ
Ｔ３およびＱＴ４がすべてオンしている。したがって、
分割ビット線ＢＬ４、ＢＬ５．ＢＬ６は互いに接続され
、かつ、分割ビット線ＢＬ４．百Ｌ５．ＢＬ６も互いに
接続されている。また、リセット信号Ｒ９Ｔが“Ｈ”と
なることにより、ビット線プリチャージ回路ＢＣが動作
して、各分割ビット線の電位は中間電位（Ｖｃ　ｃ−Ｖ
ｓ　ｓ）／２にプリチャージされる。
時刻１０において、トランスファ信号ＢＳＣおよびリセ
ット信号ＲＳＴがともに“Ｌ”になり、時刻ｔ１には、
選択されたワード線ＷＬ１が“Ｈ″になり、分割ビット
線ＢＬ５の電位が少し下がり、分割ビット線ＢＬ５とＢ
Ｌ５との間に電位差が生じる。時刻ｔ２にセンスアンプ
活性化信号ＳＮ５か“Ｈ“になると、センスアンプＳＡ
５が動作して分割ビット線Ｂ’Ｌ５とＢＬ５との間の電
位差か拡大される。時刻ｔ３にトランスファ信号ＢＳＣ
が“Ｈ″になると、トランスファゲートトランジスＱＴ
Ｉ、ＱＴ２．ＱＴ３およびＱＴ４がオンして、分割ビッ
ト線ＢＬ５およびＢＬ５の電位が、分割ビット線ＢＬ４
．ＢＬ６およびＢＬ４．ＢＬＩにそれぞれ伝達される。
時刻ｔ４にセンスアンプ活性化信号ＳＮ６が“Ｈ”にな
ることにより（分割ビット線ＢＬ６とＢＬ６との電位差
が拡大され、したがって分割ビット線ＢＬ４とＢＬ４お
よびＢＬ５と丁τ了との間の電位差が共に拡大される。
時刻、５にアクティブプルアップ信号ＡＰＥが“Ｈ“に
なってアクティブプルアップ回路ＡＰが動作し、分割ビ
ット線ＢＬ４．ＢＬ５およびＢ［■の電位差を、ともに
電源電位Ｖｃｃ付近まで引き上げる。次に、列選択信号
Ｙが“Ｈ″になり、分割ビット線ＢＬ４および■τＴの
電位が、それぞれ、バス線ＢＵおよび百■に伝達されて
情報が読出される。
上述のように、第５図に示す回路では、各分割ビット線
ごとにセンスアンプが設けられているが、アクティブプ
ルアップ回路は各分割ビット線ごとには設けられておら
ず、ビット線１本全体に７１個設けられているにすぎな
い。このため、アクティブプルアンプ回路動作時には、
１個のアクティブプルアップ回路によってビット線１本
全体の電位を引−Ｌげる必要があり、駆動能力の大きな
アクティブプルアップ回路が必要となる。このため、ア
クティブプルアップ回路の面積が増加するという問題点
があった。
また、アクティブプルアップ回路によって各分割ビット
線電位を電源電位Ｖｃｃまで引上げるためには、トラン
スファゲートトランジスタのゲート電位、すなわちトラ
ンスファ信号ＢＳＣを電源電位Ｖｃｃ以上に昇圧してお
く必要がある。しかしながら、メモリの集積度か上がる
につれトランジスタのゲート酸化膜は薄くなる傾向にあ
り、たとえばＩＭビットダイナミックＲＡＭでは、ゲー
ト酸化膜は２００〜３００λ程度になっている。
このため、ゲート電位を電源電位以上に昇圧することは
、ゲート酸化膜の信頼性を悪くするという問題点を生む
ことになる。
本発明は、上記のような従来のダイナミックＲＡＭの持
つ各問題点を解決するためになされたもので、情報の読
出しを高速かつ安定して行なえ、かつ、ゲート酸化膜の
信頼性の高いダイナミックＲＡＭを提供することを目的
としている。
［問題点を解決するための手段］ 本発明に係るダイナミックＲＡＭは、簡単に言えば、各
分割ビット線対ごとに、センスンプおよびリストア回路
を設けたものである。
［作用］ 本発明に係るダイナミックＲＡＭは、各分割ビット線対
ごとにセンスアンプおよびリストア回路を設けたので、
センス動作を高速かつ安定して行なえ、また、トランス
ファゲートトランジスタのゲート電圧を電源電位以上に
昇圧する必要がないため、ダイナミックＲＡＭのアクセ
ス時間が短縮できるとともに動作マージンが拡大し、さ
らに信頼性か向−１ニする。
［発明の実施例］ 第１図は、本発明の一実施例に係るダイナミックＲＡＭ
の構成の一部を示す回路図である。
第１図を参照して、折返しビット線構成のビット線対は
、たとえば、ＢＬ　１．π１］−とＢＬ２゜ＢＬ２とに
２分割されている。分割ビット線ＢＬ１およびＢＬＩに
はセンスアンプＳＡＩおよびリストア回路ＲＥＩが接続
されている。センスアンプＳＡＩはＮチャンネルトラン
ジスタＱＮＩおよびＱＮ２によって構成されており、リ
ストア回路ＲＥＩはＰチャンネルトランジスタＱＰＩお
よびＱＰ２によって構成されている。分割ビット線ＢＬ
２およびＢＬ２にはセンスアンプＳＡ２およびリストア
回路ＲＥ２か接続されている。センスアンプＳＡ２はＮ
チャネルトランジスタＱＮ３およびＱＮ４により構成さ
れており、リストア回路ＲＥ２はＰチャンネルトランジ
スタＱＰ３およびＱＰにより構成されている。
センスアンプＳＡＩを構成するトランジスタＱＮ１およ
びＱＮ２のソースは共通のセンスアンプ駆動トランジス
タＱＮ５に接続され、センスアンプＳＡ２を構成するト
ランジスタＱＮ３およびＱＮ４のソースは、共通のセン
スアンプ駆動トランジスタＱＮ６に接続されている。こ
れらトランジスタＱＮ５およびＱＮ６のゲートには、そ
れぞれ、センスアンプ活性化信号ＳＮＩおよびＳＮ２が
与えられるようになっている。
リストア回路ＲＥ１を構成するトランジスタＱＰ１およ
びＱＰ２のソースは共通のリストア回路駆動トランジス
タＱＰ５に接続され、リストア回路ＲＥ２を構成するト
ランジスタＱＰ３およびＱＰ４のソースは共通のリスト
ア回路駆動トランジスタＱＰ６に接続されている。これ
らトランジスタＱＰ５およびＱＰ６のゲートには、それ
ぞれ、リストア回路活性化信号ＳＰ１およびＳＦ３が与
えられるようになっている。
分割ビット線ＢＬＩとＢＬ２および丁τ丁と百Ｌ２とは
、それぞれ、トランスファゲートトランジスタＱＴＩお
よびＱＴ２を介して接続されており、両トランジスタＱ
ＴＩおよびＱＴ２のゲートには、トランスファ信号Ｔが
与えられるようになっている。
分割ビット線ＢＬＩとバス線ＢＵおよび分割ビット線丁
τ１とバス線下可とは、そ忙ぞれ、列ゲートトランジス
タＱＹ１およびＱＹ２を介して接続されている。トラン
ジスタＱＹ１およびＱＹ２のゲートには列選択信号Ｙが
与えられるようになっている。
各分割ビット線にはメモリ容量に応じて複数のメモリセ
ルが接続されているが、ここでは代表的に、分割ビット
線ＢＬ２に接続されたメモリセルＭＣＩのみを示してい
る。メモリセルＭＣＩはコンデンサＣ８およびトランジ
スタＱＳで構成されている。トランジスタＱＳのゲート
はワード線ＷＬ１の一部を構成している。また、コンデ
ンサＣ８の一方の電極はメモリセルプレート電極■ｓＧ
に接続されている。
次に、第１図の回路の動作を説明する。ここでは、まず
、メモリセルＭＣＩのコンデンサＣ８が充電されていな
い状態、すなわち情報“０”がメモリセルＭＣＩに記憶
されている場合について、動作波形図である第２Ａ図を
参照しながら説明する。
時刻１０以前においては、分割ビット線ＢＬＩ。
ＢＬＩ、ＢＬ２．ＢＬ２は図示しない手段により中間電
位（Ｖｃｃ−Ｖｓｓ）／２にプリチャージされており、
また、トランスファ信号Ｔは“Ｌ”になっている。
時刻１０に選択されたワード線ＷＬＩが“Ｈ”になると
、トランジスタＱＳがオンして分割ビット線ＢＬ２の電
位が少し下がり、分割ビット線ＢＬ２とＢＬ２との間に
電位差が生じる。時刻ｔ１にセンスアンプ活性化信号Ｓ
Ｎ２が”Ｈ”になると、分割ビット線ＢＬ２とＢＬ２と
の間の電位差が拡大される。すなわち、分割ビット線百
τＴ電位は前記中間電位付近に保たれるが、分割ビット
線ＢＬ２の電位はセンスアンプＳＤ２を通して接地電位
Ｖｓｓ近くまで放電される。時刻【２にリストア回路活
性化信号ＳＰ２かＬ″になると、分割ビット線ＢＬ２の
電位がリストア回路ＲＥ２を通して電源電位Ｖｃｃ近く
まで引上げられ、分割ビット線ＢＬ２とＢＬ２との間の
電；支着はさらに拡大される。
時刻ｔ３にトランスファ信号Ｔが“Ｈ″になると、分割
ビット線ＢＬ２およびＢＬ２の電位が分割ビット線ＢＬ
ＩおよびＢＬＩに伝達される。このとき、分割ビット線
ＢＬＩの電位はトランスファゲートトランジスタＱＴＩ
およびセンスアンプＳＡ２を通して放電され初め、分割
ビット線「Ｔ丁の電位はトランスファゲートトランジス
タＱＴ２およびリストア回路ＲＥ２を通して中間電位か
ら引上げられ始める。時刻ｔ４にセンスアンプ活性化信
号ＳＮ１が“Ｈ”になると、センスアンプＳＡＩが動作
して分割ビット線ＢＬＩの電位を接地電位Ｖｓｓ近くま
で放電する。時刻ｔ５にリストア回路活性化信号ＳＰＩ
が“Ｌ゛なると、リストア回路ＲＥＩが動作して分割ビ
ット線丁τ了の電位は電源電位Ｖｃｃ近くまで引上げら
れる。
次に、時刻ｔ６に列選択信号Ｙが“Ｈ”になり、列ゲー
トトランジスタＱＹＩおよびＱＹ２がオンして、分割ビ
ット線ＢＬＩおよびＢＬＩの電位が、それぞれ、バス線
ＢＵおよびＢＵに伝達されて、メモリセルＭＣＩに記憶
されていた情報“０”が読出される。
次に、メモリセルＭＣＩのコンデンサＣ８が充電されて
いる状態、すなわち情報“１“がメモリセルＭＣＩに記
憶されている場合について、動作波形図である第２Ｂ図
を参照しながら説明する。
分割ビット線のプリチャージおよびトランスファ信号Ｔ
が“Ｌｏになる動作は、メモリセルＭＣ１に記憶されて
いる情報が“０”の場合と同様に行なわれる。
時刻１０において、選択されたワード線ＷＬＩが“Ｈ“
になると、トランジスタＱＳがオンして分割ビット線Ｂ
Ｌ２の電位が少し上がり、分割ビット線ＢＬ２とＢＬ２
との間に電位差が生じる。
時刻ｔ１にセンスアンプ活性化信号ＳＮ２が“Ｈ”にな
ると、分割ビット線ＢＬ２とＢＬ２との間の電位差が拡
大される。すなわち、分割ビット線ＢＬ１の電位は前記
中間電位より少し高い電位に保たれるが、分割ビット線
ＢＬ２の電位はセンスアンプＳＡ２を通して接地電位Ｖ
ｓｓ近くまで放電される。時刻ｔ２にリストア回路活性
化信号ＳＰ２が“Ｌｏになると、分割ビット線ＢＬ２の
電位がリストア回路ＲＥ２を通して電源電位Ｖｃｅ近く
まで引上げられ、分割ビット線ＢＬ２とＢＬ２との間の
電位差はさらに拡大される。
時刻ｔ３にトランスファ信号Ｔが“Ｈ″になると、分割
ビット線ＢＬ２およびＢＬ２の電位が、それぞれ、分割
ビット線ＢＬＩおよびＢＬ了に伝達される。このとき、
分割ビット線百τ１−の電位はトランスファゲートトラ
ンジスタＱＴ２およびセンスアンプＳＡ２を通して放電
され初め、分割ビット線ＢＬＩの電位はトランスファゲ
ートトランジスタＱＴＩおよびリストア回路ＲＥ２を通
して引上げられ始める。時刻ｔ４にセンスアンプ活性化
信号ＳＮＩが“Ｈ“になると、分割ビット線ＢＬＩの電
位が接地電位Ｖｓｓ近くまで放電される。時刻ｔ５にリ
ストア回路活性化信号ＳＰＩが“Ｌｏになると、分割ビ
ット線ＢＬＩの電位が電源電位Ｖｃｅ近くまで引上げら
れる。
次に、時刻ｔ６に列選択信号Ｙが“Ｈ“になり、バス線
ＢＵ、ＢＵに情報“１＃が読出される。
以上で、本発明の好ましい実施例の構成および動作が詳
しく説明された。
なお、上記実施例では、Ｎチャンネルトランジスタによ
り構成されたセンスアンプをまず動作させ、次にＰチャ
ンネルトランジスタにより構成されたリストア回路を動
作させたが、動作順序は他の動作順序とすることもでき
る。たとえば、センスアンプおよびリストア回路を両方
同時に動作させることもできるし、または、リストア回
路を動作させた後にセンスアンプを動作させることも可
能であり、センスアンプおよびリストア回路をそれぞれ
異なるタイミングで動作させても、本発明により得られ
る効果が異なるわけではない。
また、−に記実施例では、トランスファゲートトランジ
スタおよび列ゲートトランジスタはＮチャンネルトラン
ジスタで構成した場合を示したが、両者は、それぞれ、
逆の導電型のトランジスタで構成してもよい。その場合
は、各トランジスタのゲートに与えられる信号を適当に
選択すればよい。
さらにまた、上記実施例では、メモリセルのトランジス
タがＮチャンネルトランジスタである場合について説明
したが、ワード線の電位を適当に選択することにより、
メモリセルのトランジスタをＰチャンネルトランジスタ
によって構成することもできる。
［発明の効果］ 以上のように、本発明によれば、各分割ビット線対ごと
にセンスアンプおよびリストア回路を設けたので、情報
の読出しを高速かつ安定して行なうことができ、アクセ
ス時間が速く動作マージンの広いダイナミックＲＡＭを
得られる効果がある。
【図面の簡単な説明】
第１図は、本発明の一実施例によるグイナミノクＲＡＭ
の構成の一部を示す回路図である。 第２Ａ図および第２Ｂ図は、第１図の回路の動作の一部
を示す波形図である。 第３図は、従来のダイナミックＲＡＭの一例の構成の一
部を示す回路図である。 第４図は、第３図の回路の動作の一部を示す波形図であ
る。 第５図は、従来のダイナミックＲＡＭの他の構成の一部
を示す回路図である。 第６図は、第５図の回路の動作の一部を示す波形図であ
る。 図において、ＭＣ１・・・メモリセル、ＷＬＩ・・・ワ
ード線、ＢＬＩ、ＢＬｌ、ＢＬ２．丁Ｔ７・・・分割ビ
ット線、ＱＴＩ、ＱＴ２・・・トランスファゲートトラ
ンジスタ、ＳＡ１．ＳＡ２・・・センスアンプ、ＱＮＩ
〜ＱＮ４・・・センスアンプを構成するトランジスタ、
ＲＥＩ、ＲＥ２・・・リストア回路、ＱＰＩ〜ＱＰ４・
・・リストア回路を構成するトランジスタ、ＱＹＩ、Ｑ
Ｙ２・・・列ゲートトランジスタを示す。 なお、図中同一符号は同一または相当部分を示す。

Claims (8)

    【特許請求の範囲】
  1. （１）複数のワード線、 折返し型の複数のビット線対、前記複数のビット線対は
    、それぞれ、第１のスイッチング手段によって複数の分
    割ビット線対に分割されており、前記分割ビット線対を
    構成する各分割ビット線対と各ワード線とに接続された
    複数のメモリセル、前記複数の分割ビット線対のそれぞ
    れに接続された複数のセンスアップ、各センスアップは
    、第１導電型のトランジスタで構成されており、および 前記複数の分割ビット線対のそれぞれに接続された複数
    のリストア回路、各リストア回路は、前記第１導電型と
    逆の第２導電型のトランジスタで構成されている、上記
    各構成要素を含むダイナミックＲＡＭ。
  2. （２）前記ダイナミックＲＡＭは、信号の読み書きのた
    めの１対のバス線を含み、 前記各ビット線対に含まれる複数の分割ビット線対のう
    ち、１つの分割ビット線対が、第２のスイッチング手段
    を介して前記１対のバス線に接続されている、特許請求
    の範囲第１項記載のダイナミックＲＡＭ。
  3. （３）前記第１のスイッチング手段は、トランジスタを
    用いたトランスファゲートにより構成されている、特許
    請求の範囲第１項記載のダイナミックＲＡＭ。
  4. （４）前記第１のスイッチング手段は、トランジスタを
    用いたトランスファゲートにより構成されている、特許
    請求の範囲第２項記載のダイナミックＲＡＭ。
  5. （５）前記第２のスイッチング手段は、トランジスタを
    用いたトランスファゲートにより構成されている、特許
    請求の範囲第４項記載のダイナミックＲＡＭ。
  6. （６）選択されたメモリセルに接続された分割ビット線
    に接続された前記センスアップおよび前記リストア回路
    が動作した後に、前記第１のスイッチング手段はオンす
    るようにされており、選択されたメモリセルに接続され
    た分割ビット線以外の分割ビット線に接続された前記セ
    ンスアンプおよび前記リストア回路は、前記第１のスイ
    ッチング手段のオンとともに動作するようにされている
    、特許請求の範囲第１項記載のダイナミックＲＡＭ。
  7. （７）選択されたメモリセルに接続された分割ビット線
    に接続された前記センスアンプおよび前記リストア回路
    が動作した後に、前記第１のスイッチング手段はオンす
    るようにされており、選択されたメモリセルに接続され
    た分割ビット線以外の分割ビット線に接続された前記セ
    ンスアンプおよび前記リストア回路は、前記第１のスイ
    ッチング手段のオンとともに動作するようにされている
    、特許請求の範囲第２項記載のダイナミックＲＡＭ。
  8. （８）前記各ビット線対に含まれる複数の分割ビット線
    にそれぞれ接続された前記センスアンプおよび前記リス
    トア回路がすべて動作した後に、前記第２のスイッチン
    グ手段はオンするようにされている、特許請求の範囲第
    ７項記載のダイナミックＲＡＭ。
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