JP2570835B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2570835B2 JP2570835B2 JP63305218A JP30521888A JP2570835B2 JP 2570835 B2 JP2570835 B2 JP 2570835B2 JP 63305218 A JP63305218 A JP 63305218A JP 30521888 A JP30521888 A JP 30521888A JP 2570835 B2 JP2570835 B2 JP 2570835B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- insulating film
- plating
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に表面にめ
っき電極あるいはめっき配線を有する多層配線構造の半
導体装置の製造方法に関する。
っき電極あるいはめっき配線を有する多層配線構造の半
導体装置の製造方法に関する。
従来、多層配線構造で、かつ表面にめっき電極または
めっき配線を有する半導体装置は、次のようにして製造
されていた。
めっき配線を有する半導体装置は、次のようにして製造
されていた。
第３図は従来の半導体装置の製造途中工程における断
面図である。
面図である。
素子形成済のＰ型シリコン基板１の裏面にリン等の不
純物を高濃度に拡散してN+拡散層21を形成する。このシ
リコン基板１の表面に下層絶縁膜２を形成する。下層絶
縁膜２にコンタクト孔22をあけ、第１層Al配線４を形成
する。この上にシリコン酸化膜あるいはシリコン窒化膜
などの層間絶縁膜５を気相成長法等により１〜1.5μｍ
程度の厚さに被着する。この層間絶縁膜５に写真食刻法
でコンタクト孔６をあける。全面にアルミニウム等の導
体膜を被着して写真食刻法で所定の配線パターンに形成
し、第２層Al配線７を形成する。
純物を高濃度に拡散してN+拡散層21を形成する。このシ
リコン基板１の表面に下層絶縁膜２を形成する。下層絶
縁膜２にコンタクト孔22をあけ、第１層Al配線４を形成
する。この上にシリコン酸化膜あるいはシリコン窒化膜
などの層間絶縁膜５を気相成長法等により１〜1.5μｍ
程度の厚さに被着する。この層間絶縁膜５に写真食刻法
でコンタクト孔６をあける。全面にアルミニウム等の導
体膜を被着して写真食刻法で所定の配線パターンに形成
し、第２層Al配線７を形成する。
ここまでで２層構造の配線が形成できる訳であるが、
順次上記工程を繰り返す事によりさらに多層配線構造の
半導体装置も原理的には可能である。
順次上記工程を繰り返す事によりさらに多層配線構造の
半導体装置も原理的には可能である。
上記の如く、最上層のアルミニウム等の配線が形成さ
れた後、さらにこの上にシリコン酸化膜あるいはシリコ
ン窒化膜などの層間絶縁膜８を気相成長法等により１〜
1.5μｍ程度の厚さに被着し、この層間絶縁膜８に写真
食刻法でコンタクト孔をあける。表面側のめっき電流経
路及び被めっき物となるTi−TiW−Au膜14を形成する。
次に、めっき電極あるいはめっき配線となるべき部分以
外をホトレジスト15でマスクした後、めっきを行なう。
この際、通常作業性量産性を考慮して、めっきの負電極
はシリコン基板裏面から取ることが多く行なわれてお
り、めっき電流は、めっき液中の正電極からめっき面を
経由して表面側のめっき電流経路であるTi−TiW−Au膜1
4を通り、多層配線を経由してシリコン基板に設けられ
ているコンタクト孔を通り、シリコン基板のP-部分に入
り、裏面のN+拡散層２を通り、裏面に接触する負電極へ
流れる。このようにしてめっきを行った後、ホトレジス
ト15及びめっき部分以外のTi−TiW−Au膜14を除去す
る。
れた後、さらにこの上にシリコン酸化膜あるいはシリコ
ン窒化膜などの層間絶縁膜８を気相成長法等により１〜
1.5μｍ程度の厚さに被着し、この層間絶縁膜８に写真
食刻法でコンタクト孔をあける。表面側のめっき電流経
路及び被めっき物となるTi−TiW−Au膜14を形成する。
次に、めっき電極あるいはめっき配線となるべき部分以
外をホトレジスト15でマスクした後、めっきを行なう。
この際、通常作業性量産性を考慮して、めっきの負電極
はシリコン基板裏面から取ることが多く行なわれてお
り、めっき電流は、めっき液中の正電極からめっき面を
経由して表面側のめっき電流経路であるTi−TiW−Au膜1
4を通り、多層配線を経由してシリコン基板に設けられ
ているコンタクト孔を通り、シリコン基板のP-部分に入
り、裏面のN+拡散層２を通り、裏面に接触する負電極へ
流れる。このようにしてめっきを行った後、ホトレジス
ト15及びめっき部分以外のTi−TiW−Au膜14を除去す
る。
上述した従来の多層配線構造で、かつ表面にめっき電
極またはめっき配線を有する半導体装置の製造方法にお
いては、配線構造が３層,4層…と多層になるに従って、
層間絶縁膜の層数も同様に３層,4層…と増加し、各々の
膜厚を〜1.5μｍとするならば、３層の場合で約4.5μ
ｍ、４層の場合で約６μｍの厚さとなり、絶縁膜の応力
によるシリコン基板の変形（反り）が半導体装置を製造
する上で問題となってくる。例えば、第４図に示すよう
に、比較的応力の小さい膜とされるプラズマSixOyO2膜
を使用した場合でさえも、4.5μｍ厚さの層間絶縁膜を
形成すると、約300μｍのシリコン基板の反りが発生
し、精密な目合精度を要求されるホトリソグラフィ工程
等では特に問題が大きいものとなる。
極またはめっき配線を有する半導体装置の製造方法にお
いては、配線構造が３層,4層…と多層になるに従って、
層間絶縁膜の層数も同様に３層,4層…と増加し、各々の
膜厚を〜1.5μｍとするならば、３層の場合で約4.5μ
ｍ、４層の場合で約６μｍの厚さとなり、絶縁膜の応力
によるシリコン基板の変形（反り）が半導体装置を製造
する上で問題となってくる。例えば、第４図に示すよう
に、比較的応力の小さい膜とされるプラズマSixOyO2膜
を使用した場合でさえも、4.5μｍ厚さの層間絶縁膜を
形成すると、約300μｍのシリコン基板の反りが発生
し、精密な目合精度を要求されるホトリソグラフィ工程
等では特に問題が大きいものとなる。
そこで、本発明者は、シリコン基板の裏面に着目し、
裏面側に厚い熱酸化膜を形成することにより基板の反り
を低減できる事を見い出した。例えば、裏面に1.5μｍ
程度の厚さの熱酸化膜を形成する事によりシリコン基板
の反り量を約100μｍ程度低減できることが判った。
裏面側に厚い熱酸化膜を形成することにより基板の反り
を低減できる事を見い出した。例えば、裏面に1.5μｍ
程度の厚さの熱酸化膜を形成する事によりシリコン基板
の反り量を約100μｍ程度低減できることが判った。
ところが、この方法では、表面にめっき電極またはめ
っき配線を有する半導体装置の製造時には前述した如
く、めっき時の負電圧を裏面より供給する際に、裏面に
形成した絶縁膜よりめっき電流が流れず、全くめっき出
来ない事が判明した。
っき配線を有する半導体装置の製造時には前述した如
く、めっき時の負電圧を裏面より供給する際に、裏面に
形成した絶縁膜よりめっき電流が流れず、全くめっき出
来ない事が判明した。
又、従来法では、シリコン基板裏面に対し裏面電極を
直接接触させなければならないために、シリコン基板裏
面に傷がつき易く、その傷が、実装時に問題となった
り、製造工程中での粒子の発生源となり、半導体装置の
製造歩留りが低下する原因にもなっていた。
直接接触させなければならないために、シリコン基板裏
面に傷がつき易く、その傷が、実装時に問題となった
り、製造工程中での粒子の発生源となり、半導体装置の
製造歩留りが低下する原因にもなっていた。
本発明の半導体装置の製造方法は、表面に半導体素子
が形成されている半導体基板の表面に将来形成される絶
縁膜の厚さとほぼ同等の厚さの熱酸化膜を前記半導体基
板の裏面に形成する工程と、前記半導体基板表面に層間
絶縁膜を介して多層の配線を形成する工程と、前記裏面
の熱酸化膜上にめっき時の電流経路となる金属膜を形成
する工程と、前記金属膜を用いて前記半導体基板表面に
形成されている配線表面にめっき電極またはめっき配線
を形成する工程とを含んで構成される。
が形成されている半導体基板の表面に将来形成される絶
縁膜の厚さとほぼ同等の厚さの熱酸化膜を前記半導体基
板の裏面に形成する工程と、前記半導体基板表面に層間
絶縁膜を介して多層の配線を形成する工程と、前記裏面
の熱酸化膜上にめっき時の電流経路となる金属膜を形成
する工程と、前記金属膜を用いて前記半導体基板表面に
形成されている配線表面にめっき電極またはめっき配線
を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、通常の方法により
機能領域（図示せず）が形成されたＰ型シリコン基板１
上に二酸化シリコン等の下層絶縁膜２を形成し、表面を
100〜150nmの厚さのシリコン窒化膜で被覆した後、例え
ば950℃で数気圧のスチーム中で160分程度の熱酸化を行
って約1.5〜2.0μｍの厚さの熱酸化膜を形成し、次に、
表面のシリコン窒化膜を除去する。このようにして裏面
に厚い熱酸化膜３を形成する。
機能領域（図示せず）が形成されたＰ型シリコン基板１
上に二酸化シリコン等の下層絶縁膜２を形成し、表面を
100〜150nmの厚さのシリコン窒化膜で被覆した後、例え
ば950℃で数気圧のスチーム中で160分程度の熱酸化を行
って約1.5〜2.0μｍの厚さの熱酸化膜を形成し、次に、
表面のシリコン窒化膜を除去する。このようにして裏面
に厚い熱酸化膜３を形成する。
次に、第１図（ｂ）に示すように、通常の方法で厚さ
0.5〜1.5μｍ程度の第１層Al配線４を設け、層間絶縁膜
５としてプラズマCVD法によりSixOyNz膜を0.5〜1.5μｍ
程度の厚さに設け、この層間絶縁膜５にコンタクト孔６
をあける。
0.5〜1.5μｍ程度の第１層Al配線４を設け、層間絶縁膜
５としてプラズマCVD法によりSixOyNz膜を0.5〜1.5μｍ
程度の厚さに設け、この層間絶縁膜５にコンタクト孔６
をあける。
次に、第１図（ｃ）に示すように、通常の方法で厚さ
0.5〜1.5μｍ程度の厚さの第２層Al配線７を形成し、層
間絶縁膜８としてプラズマCVD法によりSixOyNz膜を0.5
〜1.5μｍ程度の厚さに形成し、この層間絶縁膜８にコ
ンタクト孔９を形成する。
0.5〜1.5μｍ程度の厚さの第２層Al配線７を形成し、層
間絶縁膜８としてプラズマCVD法によりSixOyNz膜を0.5
〜1.5μｍ程度の厚さに形成し、この層間絶縁膜８にコ
ンタクト孔９を形成する。
次に、第１図（ｄ）に示すように、厚さ0.5〜1.5μｍ
程度の第３層Al配線10を形成し、層間絶縁膜10としてプ
ラズマCVD法によりSixOyNz膜11を0.5〜1.5μｍ程度の厚
さに形成し、この層間絶縁膜11にコンタクト孔12を形成
する。
程度の第３層Al配線10を形成し、層間絶縁膜10としてプ
ラズマCVD法によりSixOyNz膜11を0.5〜1.5μｍ程度の厚
さに形成し、この層間絶縁膜11にコンタクト孔12を形成
する。
次に、第１図（ｅ）に示すように、スパッタ法により
裏面にチタン膜13を100nmの厚さに形成し、表面側にチ
タン、チタン−タングステン合金、金を連続して100nm,
100nm,50nm程度に被着してTi−TiW−Au膜14を形成す
る。
裏面にチタン膜13を100nmの厚さに形成し、表面側にチ
タン、チタン−タングステン合金、金を連続して100nm,
100nm,50nm程度に被着してTi−TiW−Au膜14を形成す
る。
次に、第１図（ｆ）に示すように、ホトレジスト15を
マスクとして金めっきを行うことにより金めっき配線16
を形成する。この時の裏面と表面での抵抗値は、実測の
結果約５〜15Ωが得られており、従来法での100〜200Ω
と比較しても低い値となっており、安定に金めっきが行
なわれる。また、めっき厚のばらつきも、サンプル内，
サンプル間で小さく抑えられることが判った。
マスクとして金めっきを行うことにより金めっき配線16
を形成する。この時の裏面と表面での抵抗値は、実測の
結果約５〜15Ωが得られており、従来法での100〜200Ω
と比較しても低い値となっており、安定に金めっきが行
なわれる。また、めっき厚のばらつきも、サンプル内，
サンプル間で小さく抑えられることが判った。
又、この時点でのウェーハの反り量は、第２図に示す
ように、従来法では裏面の厚い酸化膜がないために約30
0μｍ以上となっていたが、本実施例では、約100μｍ低
減され、200μｍ程度の値となっており、この程度の反
り量であれば通常の半導体装置の製造には最も反りの影
響が大きいホトリソグラフィ工程でも許容値内となる。
ように、従来法では裏面の厚い酸化膜がないために約30
0μｍ以上となっていたが、本実施例では、約100μｍ低
減され、200μｍ程度の値となっており、この程度の反
り量であれば通常の半導体装置の製造には最も反りの影
響が大きいホトリソグラフィ工程でも許容値内となる。
以上説明したように、本発明は、裏面に厚い酸化膜と
金属薄膜を形成することにより多層配線構造形成に伴な
う層間絶縁膜の応力による基板の反りを低減しつつ、め
っき用の裏面電極への電流経路を確保出来るため、表面
にめっき電極あるいはめっき配線を有する多層配線構造
の半導体装置の製造が容易となる効果がある。
金属薄膜を形成することにより多層配線構造形成に伴な
う層間絶縁膜の応力による基板の反りを低減しつつ、め
っき用の裏面電極への電流経路を確保出来るため、表面
にめっき電極あるいはめっき配線を有する多層配線構造
の半導体装置の製造が容易となる効果がある。
また、裏面に熱酸化膜及び金属薄膜が半導体装置の製
造工程中存在するため、裏面からの機械的な傷等の発生
も抑える事ができる効果がある。
造工程中存在するため、裏面からの機械的な傷等の発生
も抑える事ができる効果がある。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図、第２図は
本発明と従来法との半導体基板の反り量の差を説明する
図、第３図は従来の半導体装置の製造方法の一例を説明
するための断面図、第４図は半導体基板の厚さと反り量
との関係を説明するための相関図である。 １……Ｐ型シリコン基板、２……下層絶縁膜、３……熱
酸化膜、４……第１層Al配線、５……層間絶縁膜、６…
…コンタクト孔、７……第２層Al配線、８……層間絶縁
膜、９……コンタクト孔、10……第３層Al配線、11……
層間絶縁膜、12……コンタクト孔、13……チタン膜、14
……Ti−TiW−Au膜、15……ホトレジスト、16……金め
っき配線、21……N+拡散層、22……コンタクト孔。
めの工程順に配置した半導体チップの断面図、第２図は
本発明と従来法との半導体基板の反り量の差を説明する
図、第３図は従来の半導体装置の製造方法の一例を説明
するための断面図、第４図は半導体基板の厚さと反り量
との関係を説明するための相関図である。 １……Ｐ型シリコン基板、２……下層絶縁膜、３……熱
酸化膜、４……第１層Al配線、５……層間絶縁膜、６…
…コンタクト孔、７……第２層Al配線、８……層間絶縁
膜、９……コンタクト孔、10……第３層Al配線、11……
層間絶縁膜、12……コンタクト孔、13……チタン膜、14
……Ti−TiW−Au膜、15……ホトレジスト、16……金め
っき配線、21……N+拡散層、22……コンタクト孔。
Claims (1)
- 【請求項１】表面および裏面を有する半導体基板の該表
面に半導体素子が形成され、該表面および表面のうち該
表面の上のみに層間絶縁膜を介して下層配線、中間層配
線および上層配線を含む多層の配線が形成され、該上層
配線がめっき配線である半導体装置を製造する方法にお
いて、 前記半導体基板の前記表面上に将来形成される絶縁膜の
厚さとほぼ同等の厚さの熱酸化膜を前記半導体基板の前
記裏面に形成する工程と、 次に、前記表面および裏面のうち前記表面の上のみに、
前記層間絶縁膜を介して前記下層配線および中間層配線
を順次積層して多層配線中間体を形成する工程と、 次に、前記表面上の前記多層配線中間体上に第１の金属
膜を形成し、前記裏面上の前記熱酸化膜上に第２の金属
膜を形成することにより、該第１および第２の金属膜が
前記半導体基板の側面上を回って接続されためっき電流
経路を形成する工程と、 次に、前記第１および第２の金属膜からなる前記めっき
電流経路を用い、ホトレジストをマスクにしてめっきを
行うことにより、めっき配線である前記上層配線を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305218A JP2570835B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305218A JP2570835B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151054A JPH02151054A (ja) | 1990-06-11 |
| JP2570835B2 true JP2570835B2 (ja) | 1997-01-16 |
Family
ID=17942464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305218A Expired - Fee Related JP2570835B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570835B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4683865B2 (ja) * | 2004-06-15 | 2011-05-18 | 富士通セミコンダクター株式会社 | 半導体基板の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4833785A (ja) * | 1971-09-02 | 1973-05-12 |
-
1988
- 1988-12-01 JP JP63305218A patent/JP2570835B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151054A (ja) | 1990-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01302842A (ja) | 多層配線構造の半導体装置 | |
| JPH06120351A (ja) | 半導体装置の製造方法 | |
| US5055908A (en) | Semiconductor circuit having metallization with TiW | |
| JP2570835B2 (ja) | 半導体装置の製造方法 | |
| JPH02253628A (ja) | 半導体装置の製造方法 | |
| JP3099406B2 (ja) | 集積回路の多層配線構造 | |
| JPH031570A (ja) | 半導体装置接続用接点スタツド構造 | |
| JPS59205735A (ja) | 半導体装置の製造方法 | |
| JPH04180231A (ja) | 微細バンプ電極を有する半導体装置の製造方法 | |
| JPH03101233A (ja) | 電極構造及びその製造方法 | |
| JPS6341238B2 (ja) | ||
| JPH04278542A (ja) | 半導体装置及びその製造方法 | |
| JP3329148B2 (ja) | 配線形成方法 | |
| JPH01115144A (ja) | 半導体装置 | |
| JPH05109721A (ja) | 半導体集積回路 | |
| JPS63224344A (ja) | 半導体装置の製造方法 | |
| JPH0555222A (ja) | 半導体装置 | |
| JPH04250628A (ja) | 半導体装置の製造方法 | |
| JPH03171732A (ja) | 半導体装置 | |
| JPH03245532A (ja) | 半導体装置の製造方法 | |
| JPH0684908A (ja) | 半導体装置およびその製造方法 | |
| JPH0294442A (ja) | 半導体装置の製造方法 | |
| JPH0613754A (ja) | 多層配線基板の製造方法 | |
| JPS63257268A (ja) | 半導体集積回路 | |
| JPS62245641A (ja) | 半導体装置のパツド部構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |