JP2572432B2 - カラーディスプレイ装置 - Google Patents
カラーディスプレイ装置Info
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- JP2572432B2 JP2572432B2 JP63241783A JP24178388A JP2572432B2 JP 2572432 B2 JP2572432 B2 JP 2572432B2 JP 63241783 A JP63241783 A JP 63241783A JP 24178388 A JP24178388 A JP 24178388A JP 2572432 B2 JP2572432 B2 JP 2572432B2
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- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 41
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 41
- 238000006243 chemical reaction Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 8
- 230000014509 gene expression Effects 0.000 description 4
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- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Color Television Systems (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、カラー画像情報を輝度データおよび色差
データによってVRAM（ビデオRAM）に記憶させ、この記
憶させたデータを読み出して表示を行うカラーディスプ
レイ装置に関する。
データによってVRAM（ビデオRAM）に記憶させ、この記
憶させたデータを読み出して表示を行うカラーディスプ
レイ装置に関する。
「従来の技術」 CRT表示装置によってカラードット表示を行うデイス
プレイ装置として、輝度データおよび色差データからな
るドットデータをVRAM内に記憶させるようにしたものが
開発されている。
プレイ装置として、輝度データおよび色差データからな
るドットデータをVRAM内に記憶させるようにしたものが
開発されている。
このデイスプレイ装置は、カラーデータR,G,Bを例え
ば、 Ｙ＝（1/4）Ｒ＋（1/8）Ｇ＋（1/2）Ｂ ＝（1/8）（2R＋Ｇ＋4B） ……（１） Ｊ＝Ｒ−Ｙ ……（２） Ｋ＝Ｇ−Ｙ ……（３） なる式に基づいて輝度データＹおよび色差データJ,Kに
変換する。次に、例えば連続する４ドット毎に色差デー
タJ,Kの平均値Ｊ′,K′を算出し、この平均値Ｊ′,K′
および輝度データＹをVRAM内に記憶させる。すなわち、
輝度データについては各ドットに対応でVRAM内に記憶さ
せるが、色差データについては４ドット毎に１データを
記憶させる。このようにしている理由は、VRAMの容量を
制約するためであり、人間の目は色差の変化には感度が
にぶいので、このようにしても元の色と大幅に違って見
えることがない。
ば、 Ｙ＝（1/4）Ｒ＋（1/8）Ｇ＋（1/2）Ｂ ＝（1/8）（2R＋Ｇ＋4B） ……（１） Ｊ＝Ｒ−Ｙ ……（２） Ｋ＝Ｇ−Ｙ ……（３） なる式に基づいて輝度データＹおよび色差データJ,Kに
変換する。次に、例えば連続する４ドット毎に色差デー
タJ,Kの平均値Ｊ′,K′を算出し、この平均値Ｊ′,K′
および輝度データＹをVRAM内に記憶させる。すなわち、
輝度データについては各ドットに対応でVRAM内に記憶さ
せるが、色差データについては４ドット毎に１データを
記憶させる。このようにしている理由は、VRAMの容量を
制約するためであり、人間の目は色差の変化には感度が
にぶいので、このようにしても元の色と大幅に違って見
えることがない。
次に、表示時においては、VRAMから上記の各データY,
J′,K′を読み出し、これらのデータY,J′,K′を、 Ｒ＝Ｙ＋Ｊ′ ……（４） Ｇ＝Ｙ＋Ｋ′ ……（５） Ｂ＝（5/4）Ｙ−（1/2）Ｊ′−（1/4）Ｋ′ ＝（1/4）｛5Y−（2J′＋Ｋ′）｝ ……（６） なる式に基づいてカラーデータR,G,Bに戻し、このカラ
ーデータR,G,Bをアナログ信号に変換してCRT表示装置へ
出力する。
J′,K′を読み出し、これらのデータY,J′,K′を、 Ｒ＝Ｙ＋Ｊ′ ……（４） Ｇ＝Ｙ＋Ｋ′ ……（５） Ｂ＝（5/4）Ｙ−（1/2）Ｊ′−（1/4）Ｋ′ ＝（1/4）｛5Y−（2J′＋Ｋ′）｝ ……（６） なる式に基づいてカラーデータR,G,Bに戻し、このカラ
ーデータR,G,Bをアナログ信号に変換してCRT表示装置へ
出力する。
「発明が解決しようとする課題」 ところで、人間の目が色差の変化に対して感度が鈍い
のは確かであるが、しかし、色差の変化が４ドット毎で
あると、画面の色の移り変わりの状態がある程度不自然
になることが避けられない。
のは確かであるが、しかし、色差の変化が４ドット毎で
あると、画面の色の移り変わりの状態がある程度不自然
になることが避けられない。
そこでこの発明は、複数ドット毎に色差データを記憶
させるようにしたカラーディスプレイ装置であって、し
かも、画面の色の不自然さを解消したカラーディスプレ
イ装置を提供することを目的としている。
させるようにしたカラーディスプレイ装置であって、し
かも、画面の色の不自然さを解消したカラーディスプレ
イ装置を提供することを目的としている。
「課題を解決するための手段」 第１の発明は、輝度データおよび色差データが対応し
た連続する表示ドットのうち、所定の表示ドット数毎の
色差データの平均値、または、今回算出された当該平均
値と前回算出された当該平均値との差を前記所定の表示
ドット数で割って得られる変化分、を算出し、前記色差
データが前記平均値であるかまたは前記変化分であるか
を示す識別データを作成する作成手段と、画像データと
して、前記輝度データと、前記色差データの平均値また
は前記変化分と、前記識別データとを記憶するメモリ
と、前記メモリからドットクロックのタイミングで画像
データを読み出す読出手段と、読み出した画像データ中
の色差データが平均値であるか変化分であるかを同画像
データ中の前記識別データに基づいて検知し、平均値で
ある場合には該平均値を色差データとして出力し、変化
分である場合には前回メモリから読み出された画像デー
タ中の色差データの平均値に、その変化分を表示ドット
毎に前記所定の表示ドット数分累積加算して色差データ
を算出し、出力する第１の演算手段と、前記メモリから
読み出された輝度データと、前記第１の演算手段から出
力される色差データとから赤、緑、青カラーデータを求
める第２の演算手段と、前記第２の演算手段によって求
められたカラーデータに基づいてカラードット表示を行
う表示手段とを具備してなるものである。
た連続する表示ドットのうち、所定の表示ドット数毎の
色差データの平均値、または、今回算出された当該平均
値と前回算出された当該平均値との差を前記所定の表示
ドット数で割って得られる変化分、を算出し、前記色差
データが前記平均値であるかまたは前記変化分であるか
を示す識別データを作成する作成手段と、画像データと
して、前記輝度データと、前記色差データの平均値また
は前記変化分と、前記識別データとを記憶するメモリ
と、前記メモリからドットクロックのタイミングで画像
データを読み出す読出手段と、読み出した画像データ中
の色差データが平均値であるか変化分であるかを同画像
データ中の前記識別データに基づいて検知し、平均値で
ある場合には該平均値を色差データとして出力し、変化
分である場合には前回メモリから読み出された画像デー
タ中の色差データの平均値に、その変化分を表示ドット
毎に前記所定の表示ドット数分累積加算して色差データ
を算出し、出力する第１の演算手段と、前記メモリから
読み出された輝度データと、前記第１の演算手段から出
力される色差データとから赤、緑、青カラーデータを求
める第２の演算手段と、前記第２の演算手段によって求
められたカラーデータに基づいてカラードット表示を行
う表示手段とを具備してなるものである。
また、第２発明は、輝度データおよび色差データが対
応した連続する表示ドットのうち、所定の表示ドット数
毎の色差データの平均値を算出する算出手段と、画像デ
ータとして、前記輝度データと、前記色差データの平均
値とが記憶されたメモリと、前記メモリからドットクロ
ックのタイミングで画像データを読み出す読出手段と、
今回前記メモリから読み出された色差データの平均値と
前回メモリから読み出された色差データの平均値との差
を算出し、この算出した差を前記所定の表示ドット数で
割って当該表示ドット数毎の変化分を算出し、前記前回
メモリから読み出された色差データの平均値にこの変化
分を表示ドット毎に前記所定の表示ドット数分累積加算
して色差データを算出し、出力する第１の演算手段と、
前記メモリから読み出された輝度データと、前記第１の
演算手段から出力される色差データとから赤、緑、青カ
ラーデータを求める第２の演算手段と、前記第２の演算
手段によって求められたカラーデータに基づいてカラー
ドット表示を行う表示手段とを具備してなるものであ
る。
応した連続する表示ドットのうち、所定の表示ドット数
毎の色差データの平均値を算出する算出手段と、画像デ
ータとして、前記輝度データと、前記色差データの平均
値とが記憶されたメモリと、前記メモリからドットクロ
ックのタイミングで画像データを読み出す読出手段と、
今回前記メモリから読み出された色差データの平均値と
前回メモリから読み出された色差データの平均値との差
を算出し、この算出した差を前記所定の表示ドット数で
割って当該表示ドット数毎の変化分を算出し、前記前回
メモリから読み出された色差データの平均値にこの変化
分を表示ドット毎に前記所定の表示ドット数分累積加算
して色差データを算出し、出力する第１の演算手段と、
前記メモリから読み出された輝度データと、前記第１の
演算手段から出力される色差データとから赤、緑、青カ
ラーデータを求める第２の演算手段と、前記第２の演算
手段によって求められたカラーデータに基づいてカラー
ドット表示を行う表示手段とを具備してなるものであ
る。
「作用」 第１発明によれば、所定の表示ドット数毎の色差デー
タの今回算出された平均値と前回算出された平均値との
差を所定の表示ドット数で割って得られる変化分をメモ
リに記憶させる。そしてメモリからこの変化分を読み出
し、前回読み出された色差データの平均値に、この変化
分を表示ドット毎に所定の表示ドット数分累積加算して
色差データを形成し、形成した色差データに基づいて表
示を行う。これにより、ドット毎に色差データが変化
し、したがって、色差データが滑らかに変化する。
タの今回算出された平均値と前回算出された平均値との
差を所定の表示ドット数で割って得られる変化分をメモ
リに記憶させる。そしてメモリからこの変化分を読み出
し、前回読み出された色差データの平均値に、この変化
分を表示ドット毎に所定の表示ドット数分累積加算して
色差データを形成し、形成した色差データに基づいて表
示を行う。これにより、ドット毎に色差データが変化
し、したがって、色差データが滑らかに変化する。
第２発明によれば、従来のものと同様に、所定の表示
ドット数毎の色差データの平均値をメモリに記憶させ
る。そして、メモリから色差データの平均値を読み出し
た時、その平均値と前回メモリから読み出された色差デ
ータの平均値との差を算出し、この算出した差を所定の
表示ドット数で割って得られる変化分を算出する。そし
て、前回メモリから読み出された色差データの平均値に
この変化分を表示ドット毎に所定の表示ドット数分累積
加算して色差データを形成し、形成した色差データに基
づいて表示を行う。
ドット数毎の色差データの平均値をメモリに記憶させ
る。そして、メモリから色差データの平均値を読み出し
た時、その平均値と前回メモリから読み出された色差デ
ータの平均値との差を算出し、この算出した差を所定の
表示ドット数で割って得られる変化分を算出する。そし
て、前回メモリから読み出された色差データの平均値に
この変化分を表示ドット毎に所定の表示ドット数分累積
加算して色差データを形成し、形成した色差データに基
づいて表示を行う。
「実施例」 以下、図面を参照してこの発明の一実施例について説
明する。第１図は同実施例の構成を示すブロック図であ
り、この図において、１はCPU（中央処理装置）、２はC
PU1において用いられるプログラムが記憶されたROMおよ
びデータ記憶用のRAMからなるメモリである。CPU1は、
メモリ２内の制御プログラムに基づいて各種の制御命令
を表示コントローラ３へ出力すると共に、メモリ２内の
表示プログラムに基づいて、表示ドット対応のカラーコ
ードを順次表示コントローラ３へ出力し、また、このカ
ラーコードと共に、１ビットのデータＭを出力する。な
お、データＭについては後に詳述する。表示コントロー
ラ３は、CPU1からの制御命令に基づいて装置各部へコン
トロール信号を出力すると共に、CPU1から供給されるカ
ラーコードを赤，緑，青カラーデータR,G,Bに変換して
データＭと共に出力し、さらに、VRAM7へ書込／読出ア
ドレスADを出力する。
明する。第１図は同実施例の構成を示すブロック図であ
り、この図において、１はCPU（中央処理装置）、２はC
PU1において用いられるプログラムが記憶されたROMおよ
びデータ記憶用のRAMからなるメモリである。CPU1は、
メモリ２内の制御プログラムに基づいて各種の制御命令
を表示コントローラ３へ出力すると共に、メモリ２内の
表示プログラムに基づいて、表示ドット対応のカラーコ
ードを順次表示コントローラ３へ出力し、また、このカ
ラーコードと共に、１ビットのデータＭを出力する。な
お、データＭについては後に詳述する。表示コントロー
ラ３は、CPU1からの制御命令に基づいて装置各部へコン
トロール信号を出力すると共に、CPU1から供給されるカ
ラーコードを赤，緑，青カラーデータR,G,Bに変換して
データＭと共に出力し、さらに、VRAM7へ書込／読出ア
ドレスADを出力する。
４は切換回路であり、表示コントローラ３から出力さ
れるデータＭが“0"の場合は、入力されるカラーデータ
R,G,Bをそのまま出力し、また、データＭが“1"の場合
は、入力されるカラーデータR,G,Bの内のデータＧとＢ
を入れ換えて出力する。５はカラーデータR,G,Bを輝度
データY,色差データJ,Kに変換するデータ変換回路であ
り、データＭが“0"の場合、すなわち、入力端子I1〜I3
へ各々カラーデータR,G,Bが供給される場合は、前述し
た第（１）〜第（３）式に基づいてデータ変換を行う。
一方、データＭが“1"の場合、すなわち、入力端子I1〜
I3へ各々カラーデータR,B,Gが供給される場合は、上記
第（１）〜（３）式のＧとＢが入れ代わった演算が行な
われる。すなわち、この場合、 Ｙ＝（1/4）Ｒ＋（1/8）Ｂ＋（1/2）Ｇ ＝（1/8）（2R＋Ｂ＋4G） ……（７） Ｊ＝Ｒ−Ｙ ……（８） Ｋ＝Ｂ−Ｙ ……（９） なる演算式に基づいて、カラーデータR,G,Bが輝度デー
タＹおよび色差データJ,Kに変換される。
れるデータＭが“0"の場合は、入力されるカラーデータ
R,G,Bをそのまま出力し、また、データＭが“1"の場合
は、入力されるカラーデータR,G,Bの内のデータＧとＢ
を入れ換えて出力する。５はカラーデータR,G,Bを輝度
データY,色差データJ,Kに変換するデータ変換回路であ
り、データＭが“0"の場合、すなわち、入力端子I1〜I3
へ各々カラーデータR,G,Bが供給される場合は、前述し
た第（１）〜第（３）式に基づいてデータ変換を行う。
一方、データＭが“1"の場合、すなわち、入力端子I1〜
I3へ各々カラーデータR,B,Gが供給される場合は、上記
第（１）〜（３）式のＧとＢが入れ代わった演算が行な
われる。すなわち、この場合、 Ｙ＝（1/4）Ｒ＋（1/8）Ｂ＋（1/2）Ｇ ＝（1/8）（2R＋Ｂ＋4G） ……（７） Ｊ＝Ｒ−Ｙ ……（８） Ｋ＝Ｂ−Ｙ ……（９） なる演算式に基づいて、カラーデータR,G,Bが輝度デー
タＹおよび色差データJ,Kに変換される。
すなわち、このカラーディスプレイ装置においては、
（１）〜（３）式、（７）〜（９）式の２通りの演算式
に基づいてカラーデータR,G,Bを輝度データY,色差デー
タJ,Kに変換することができるようになっている。そし
て、いずれの変換式を使用するかがデータＭによって決
定される。すなわち、メモリ２内の表示プラグラムによ
って決定される。なお、輝度データＹはサインビットな
しの８ビットのデータであり、また、色差データJ,Kは
共にMSBがサインビットの８ビットのデータ（数値は７
ビットで表されるデータ）である。
（１）〜（３）式、（７）〜（９）式の２通りの演算式
に基づいてカラーデータR,G,Bを輝度データY,色差デー
タJ,Kに変換することができるようになっている。そし
て、いずれの変換式を使用するかがデータＭによって決
定される。すなわち、メモリ２内の表示プラグラムによ
って決定される。なお、輝度データＹはサインビットな
しの８ビットのデータであり、また、色差データJ,Kは
共にMSBがサインビットの８ビットのデータ（数値は７
ビットで表されるデータ）である。
ここで、変換式を２通り用意している理由を説明す
る。まず、（１）〜（３）式によって変換を行なった場
合は、演算結果の誤差が青（Ｂ）に集中する。この理由
は、（１）〜（３）式において、R,Gはそのままの形で
式に含まれているが｛（２），（３）式参照｝、Ｂは1/
2された形でのみ含まれている｛（１）式参照｝。すな
わち、ＢについてはLSB（最下位ビット）がカットされ
た形で式に含まれることになり、その分変換誤差が大き
くなる。また、（１）〜（３）式によって変換を行った
場合、緑（Ｇ）の高周波成分の再現性が悪くなる。この
理由は次の通りである。すなわち、（１）式において
は、Ｇの係数が最も小さく、1/8となっている。ところ
で、この実施例においては、後に詳述するように、輝度
データについては、各表示ドット対応でデータを記憶さ
せているが、色差データについては、４ドットに１つの
データを記憶させている。したがって、輝度データＹに
大きく影響を与えるデータが最も高周波成分の再現性が
よく、逆に、輝度データＹに与える影響が最も小さいデ
ータ、すなわち色差データＧが最も高周波成分の再現性
が悪くなる。同様の理由で、（７）〜（９）式によって
変換を行った場合は、変換演算の誤差が緑（Ｇ）に集中
し、また、青（Ｂ）の高周波成分の再現性が悪くなる。
る。まず、（１）〜（３）式によって変換を行なった場
合は、演算結果の誤差が青（Ｂ）に集中する。この理由
は、（１）〜（３）式において、R,Gはそのままの形で
式に含まれているが｛（２），（３）式参照｝、Ｂは1/
2された形でのみ含まれている｛（１）式参照｝。すな
わち、ＢについてはLSB（最下位ビット）がカットされ
た形で式に含まれることになり、その分変換誤差が大き
くなる。また、（１）〜（３）式によって変換を行った
場合、緑（Ｇ）の高周波成分の再現性が悪くなる。この
理由は次の通りである。すなわち、（１）式において
は、Ｇの係数が最も小さく、1/8となっている。ところ
で、この実施例においては、後に詳述するように、輝度
データについては、各表示ドット対応でデータを記憶さ
せているが、色差データについては、４ドットに１つの
データを記憶させている。したがって、輝度データＹに
大きく影響を与えるデータが最も高周波成分の再現性が
よく、逆に、輝度データＹに与える影響が最も小さいデ
ータ、すなわち色差データＧが最も高周波成分の再現性
が悪くなる。同様の理由で、（７）〜（９）式によって
変換を行った場合は、変換演算の誤差が緑（Ｇ）に集中
し、また、青（Ｂ）の高周波成分の再現性が悪くなる。
そこで、演算式を２通り用意しておけば、表示画像に
応じて変換式をダイナミックに切り換えることが可能と
なり、画質の向上を計ることができる。なお、勿論、変
換式に応じてデータ変換回路５の内部が変更されるわけ
ではない。
応じて変換式をダイナミックに切り換えることが可能と
なり、画質の向上を計ることができる。なお、勿論、変
換式に応じてデータ変換回路５の内部が変更されるわけ
ではない。
次に、書込データ作成回路６は、VRAM7に書き込む書
込データを形成する回路である。この実施例において
は、データ変換回路５が出力した輝度データＹおよび色
差データJ,KをそのままVRAM7に書き込むのではなく、書
込データ形成回路６においてデータ圧縮し、かつ、上述
したデータＭおよび以下に説明する１ビットのデータＤ
を付加して書き込むようになっている。すなわち、この
書込データ作成回路６は、データ変換回路５から輝度デ
ータＹおよび色差データJ,Kからなる表示データを４デ
ータ受け取る毎に、次の過程によって書込データを作成
し、VRAM7に書き込む。
込データを形成する回路である。この実施例において
は、データ変換回路５が出力した輝度データＹおよび色
差データJ,KをそのままVRAM7に書き込むのではなく、書
込データ形成回路６においてデータ圧縮し、かつ、上述
したデータＭおよび以下に説明する１ビットのデータＤ
を付加して書き込むようになっている。すなわち、この
書込データ作成回路６は、データ変換回路５から輝度デ
ータＹおよび色差データJ,Kからなる表示データを４デ
ータ受け取る毎に、次の過程によって書込データを作成
し、VRAM7に書き込む。
色差データJ,Kの各々について各４データの平均値
Ｊ′,K′を求める。
Ｊ′,K′を求める。
上記の過程で求めた平均値Ｊ′と前回求めた平均値
Ｊ′との差分△Ｊおよび上記の過程で求めた平均値Ｋ′
と前回求めた平均値Ｋ′との差分△Ｋを求める。
Ｊ′との差分△Ｊおよび上記の過程で求めた平均値Ｋ′
と前回求めた平均値Ｋ′との差分△Ｋを求める。
求めた差分△Ｊの絶対値が“0,0,1,0,0,0,0"以上の場
合は、 Ｄ＝“0" を内部のメモリに書き込み、“0,0,0,1,1,1,1"以下の場
合は、 Ｄ＝“1" を同メモリに書き込む。
合は、 Ｄ＝“0" を内部のメモリに書き込み、“0,0,0,1,1,1,1"以下の場
合は、 Ｄ＝“1" を同メモリに書き込む。
Ｄ＝“1"の場合に、△J/4、△K/4を各々算出する。
第２図に示すフォーマットによって、４バイト構成の
書込データを作成する。ここで、y1〜y4は各輝度データ
Ｙの上位５ビット、j,kは各々データＤに応じて決まる
次のデータである。
書込データを作成する。ここで、y1〜y4は各輝度データ
Ｙの上位５ビット、j,kは各々データＤに応じて決まる
次のデータである。
Ｄ＝“0"→Ｊ′,K′の上位５ビット Ｄ＝“1"→△J/4、△K/4 第２図に示すバイトB0から順次VRAM7へ出力する。
次に、VRAM7は、表示コントローラ３から出力される
アドレスADに基づいて、上述した書込データが順次書き
込まれ、また、表示時においては、表示コントローラ３
からドットクロックDCLKのタイミングで供給されるアド
レスADに基づいて各データ（バイト）が順次読み出され
る。このVRAM7から読み出されたデータはRGBデータ再生
回路10へ出力される。
アドレスADに基づいて、上述した書込データが順次書き
込まれ、また、表示時においては、表示コントローラ３
からドットクロックDCLKのタイミングで供給されるアド
レスADに基づいて各データ（バイト）が順次読み出され
る。このVRAM7から読み出されたデータはRGBデータ再生
回路10へ出力される。
RGBデータ再生回路10は、VRAM7からドットクロックDC
LKのタイミングで読み出されるデータy,j,k,D,M（第２
図参照）を、カラーデータR,G,Bに戻す回路である。
LKのタイミングで読み出されるデータy,j,k,D,M（第２
図参照）を、カラーデータR,G,Bに戻す回路である。
第３図はこのRGBデータ再生回路10の詳細を示す回路
図である。この図において、T1はVRAM7から読み出され
たデータが供給される端子、T2は表示コントローラ３か
らドットクロックDCLKの1/4の周波数のクロックパルスD
CLK/4が供給される端子、T3は表示コントローラ３から
ドットクロックDCLKが供給される端子である。また、T4
はデータＭが出力される端子、T5〜T7は各々、カラーデ
ータR,G,B（またはR,B,G）が出力される端子である。
図である。この図において、T1はVRAM7から読み出され
たデータが供給される端子、T2は表示コントローラ３か
らドットクロックDCLKの1/4の周波数のクロックパルスD
CLK/4が供給される端子、T3は表示コントローラ３から
ドットクロックDCLKが供給される端子である。また、T4
はデータＭが出力される端子、T5〜T7は各々、カラーデ
ータR,G,B（またはR,B,G）が出力される端子である。
次に、11〜17はドットクロックDCLKに基づいて入力デ
ータを読み込むパラレルイン／パラレルアウトレジス
タ、18はクロックパルスDCLK/4に基づいて入力データを
読み込むパラレルイン／パラレルアウトレジスタ、19は
レジスタ18から出力されるデータＤが“0"の時は入力端
〈０〉のデータを、“1"の時は入力端〈１〉のデータを
各々出力するセレクタ、20はデータＤが“0"の時閉状
態、“1"の時開状態となるゲート回路、21は加算器であ
る。この加算器21の入力端Ａは、その上位５ビットへセ
レクタ19の出力データが供給され、下位３ビットが接地
されている。また、加算器21の入力端Ｂの下位５ビット
へゲート回路20の出力データが供給され、上位３ビット
へは、ゲート回路20の出力データのMSB（最上位ビッ
ト）が供給されている。そして、この加算器21の出力が
レジスタ17へ供給される。以上説明した構成要素17〜21
によって色差データ再生回路G1が構成され、また、同一
の色差データ再生回路G2が設けられている。そして、こ
れらの色差データ再生回路G1,G2から各々色差データJ,K
が出力される。
ータを読み込むパラレルイン／パラレルアウトレジス
タ、18はクロックパルスDCLK/4に基づいて入力データを
読み込むパラレルイン／パラレルアウトレジスタ、19は
レジスタ18から出力されるデータＤが“0"の時は入力端
〈０〉のデータを、“1"の時は入力端〈１〉のデータを
各々出力するセレクタ、20はデータＤが“0"の時閉状
態、“1"の時開状態となるゲート回路、21は加算器であ
る。この加算器21の入力端Ａは、その上位５ビットへセ
レクタ19の出力データが供給され、下位３ビットが接地
されている。また、加算器21の入力端Ｂの下位５ビット
へゲート回路20の出力データが供給され、上位３ビット
へは、ゲート回路20の出力データのMSB（最上位ビッ
ト）が供給されている。そして、この加算器21の出力が
レジスタ17へ供給される。以上説明した構成要素17〜21
によって色差データ再生回路G1が構成され、また、同一
の色差データ再生回路G2が設けられている。そして、こ
れらの色差データ再生回路G1,G2から各々色差データJ,K
が出力される。
22はクロックパルスDCLK/4に基づいてレジスタ11から
出力されるデータＭを読み込むフリップフロップ、23は
フリップフロップ22の出力を、ドットクロックDCLKの１
周期を単位とする一定時間遅延させて出力するシフトレ
ジスタである。なお、一定時間については後に説明す
る。24は輝度データY,色差データJ,KをカラーデータR,
G,Bに変換する演算回路である。
出力されるデータＭを読み込むフリップフロップ、23は
フリップフロップ22の出力を、ドットクロックDCLKの１
周期を単位とする一定時間遅延させて出力するシフトレ
ジスタである。なお、一定時間については後に説明す
る。24は輝度データY,色差データJ,KをカラーデータR,
G,Bに変換する演算回路である。
次に、上記構成によるRGBデータ再生回路10の動作を
説明する。
説明する。
まず、VRAM7から読み出されたデータは、ドットクロ
ックDCLKに基づいてレジスタ11〜14に順次読み込まれ
る。ここで、VRAM7の読み出しデータのフォーマットは
第２図の通りであり、このフォーマットのデータがバイ
トB0→B3の順で読み出される。したがって、VRAM7から
最初の４データが読み出され、レジスタ11〜14に読み込
まれた時点で、レジスタ11〜14の各下位５ビットから輝
度データy4〜y1が各々出力され、レジスタ14の上位３ビ
ットおよびレジスタ13の第5,第６ビットからデータｊが
出力され、レジスタ13の第７ビットからデータＤが出力
され、レジスタ12の上位３ビットおよびレジスタ11の第
5,第６ビットからデータｋが出力され、また、レジスタ
11の第７ビットからデータＭが出力される。
ックDCLKに基づいてレジスタ11〜14に順次読み込まれ
る。ここで、VRAM7の読み出しデータのフォーマットは
第２図の通りであり、このフォーマットのデータがバイ
トB0→B3の順で読み出される。したがって、VRAM7から
最初の４データが読み出され、レジスタ11〜14に読み込
まれた時点で、レジスタ11〜14の各下位５ビットから輝
度データy4〜y1が各々出力され、レジスタ14の上位３ビ
ットおよびレジスタ13の第5,第６ビットからデータｊが
出力され、レジスタ13の第７ビットからデータＤが出力
され、レジスタ12の上位３ビットおよびレジスタ11の第
5,第６ビットからデータｋが出力され、また、レジスタ
11の第７ビットからデータＭが出力される。
次に、ドットクロックDCLKが発生するが、この時、同
タイミングでクロックパルスDCLK/4が発生する。そし
て、ドットクロックDCLKによって、レジスタ11〜14内の
輝度データy4〜y1がレジスタ12〜15内にシフトされ、ま
た、レジスタ11内にVRAM7からの次のデータが書き込ま
れる。また、クロックパルスDCLK/4によって、レジスタ
14,13から出力されていたデータｊおよびデータＤが回
路G1内のレジスタ18に読み込まれ、同様に、レジスタ1
2,11から出力されていたデータｋおよび上記データＤが
回路G2内のレジスタ18に読み込まれ、また、レジスタ11
から出力されていたデータＭがフリップフロップ22に読
み込まれる。
タイミングでクロックパルスDCLK/4が発生する。そし
て、ドットクロックDCLKによって、レジスタ11〜14内の
輝度データy4〜y1がレジスタ12〜15内にシフトされ、ま
た、レジスタ11内にVRAM7からの次のデータが書き込ま
れる。また、クロックパルスDCLK/4によって、レジスタ
14,13から出力されていたデータｊおよびデータＤが回
路G1内のレジスタ18に読み込まれ、同様に、レジスタ1
2,11から出力されていたデータｋおよび上記データＤが
回路G2内のレジスタ18に読み込まれ、また、レジスタ11
から出力されていたデータＭがフリップフロップ22に読
み込まれる。
回路G1のレジスタ18に読み込まれたデータｊはセレク
タ19へ供給される。そして、同レジスタ18に読み込まれ
たデータＤが“0"であった場合、すなわち、データｊが
平均値Ｊ′であった場合は、データｊがセレクタ19を介
して加算器21の入力端Ａへ供給される。一方、データＤ
が“0"の場合は、ゲート回路20が閉状態となり、加算器
21の入力端Ｂへデータ「０」が供給される。この結果、
加算器21からデータｊが出力され、レジスタ17へ供給さ
れる。
タ19へ供給される。そして、同レジスタ18に読み込まれ
たデータＤが“0"であった場合、すなわち、データｊが
平均値Ｊ′であった場合は、データｊがセレクタ19を介
して加算器21の入力端Ａへ供給される。一方、データＤ
が“0"の場合は、ゲート回路20が閉状態となり、加算器
21の入力端Ｂへデータ「０」が供給される。この結果、
加算器21からデータｊが出力され、レジスタ17へ供給さ
れる。
次に、ドットクロックDCLKが発生すると、レジスタ12
〜15内の輝度データy4〜y1が各々レジスタ13〜16へシフ
トされ、レジスタ16から演算回路24へ輝度データＹ（＝
y1）が供給される。また、回路G1のレジスタ17に加算器
21から出力されているデータｊが読み込まれ、この読み
込まれたデータｊが色差データＪとして演算回路24へ供
給される。同様に、回路G2内のレジスタ17からデータｋ
が色差データＫとして演算回路24へ出力される。演算回
路24はレジスタ16から出力される輝度データＹ、回路G
1,G2から各々出力される色差データJ,Kから次の各式に
基づいてカラーデータR,G,Bを算出し、端子T5〜T7から
切替回路30（第１図）へ出力する。
〜15内の輝度データy4〜y1が各々レジスタ13〜16へシフ
トされ、レジスタ16から演算回路24へ輝度データＹ（＝
y1）が供給される。また、回路G1のレジスタ17に加算器
21から出力されているデータｊが読み込まれ、この読み
込まれたデータｊが色差データＪとして演算回路24へ供
給される。同様に、回路G2内のレジスタ17からデータｋ
が色差データＫとして演算回路24へ出力される。演算回
路24はレジスタ16から出力される輝度データＹ、回路G
1,G2から各々出力される色差データJ,Kから次の各式に
基づいてカラーデータR,G,Bを算出し、端子T5〜T7から
切替回路30（第１図）へ出力する。
Ｊ＋Ｙ＝Ｒ ……（10） Ｋ＋Ｙ＝Ｇ ……（11） （5/4）Ｙ−J/2−K/4＝Ｂ ……（12） なお、これら（10）〜（12）式は、前述した（１）〜
（３）式をR,G,Bについて解くことによって求められ
る。
（３）式をR,G,Bについて解くことによって求められ
る。
次に、ドットクロックDCLKが発生すると、レジスタ16
に輝度データＹ＝y2が読み込まれ、演算回路24へ出力さ
れる。また、回路G1のレジスタ17に、加算器21の出力デ
ータが再び読み込まれ、演算回路24へ出力される。但
し、レジスタ18には、ドットクロックDCLKの４パルスに
１回データが読み込まれるので、この時点において加算
器21の出力データは前回（１ドットクロックDCLK前）と
同じであり、したがってレジスタ17の出力データも前回
と同じである。同様に、回路G2から出力されるデータＫ
も前回と同じである。そして、演算回路24は上述した輝
度データＹ＝y2および色差データJ,Kからカラーデータ
R,G,Bを算出し出力する。以下同様の処理が２度繰り返
され、これにより、演算回路24から４組のカラーデータ
R,G,Bが出力される。
に輝度データＹ＝y2が読み込まれ、演算回路24へ出力さ
れる。また、回路G1のレジスタ17に、加算器21の出力デ
ータが再び読み込まれ、演算回路24へ出力される。但
し、レジスタ18には、ドットクロックDCLKの４パルスに
１回データが読み込まれるので、この時点において加算
器21の出力データは前回（１ドットクロックDCLK前）と
同じであり、したがってレジスタ17の出力データも前回
と同じである。同様に、回路G2から出力されるデータＫ
も前回と同じである。そして、演算回路24は上述した輝
度データＹ＝y2および色差データJ,Kからカラーデータ
R,G,Bを算出し出力する。以下同様の処理が２度繰り返
され、これにより、演算回路24から４組のカラーデータ
R,G,Bが出力される。
一方、フリップフロップ22に読み込まれたデータＭは
シフトレジスタ23によって一定時間遅延され、端子T4へ
出力される。ここで、シフトレジスタ23による遅延時間
は、レジスタ17による遅延時間および演算回路24内の処
理による遅延時間である。したがって、データＭは、レ
ジスタ18に読み込まれたデータｊおよびＤに基づくカラ
ーデータR,G,Bが端子T5〜T7から出力されるタイミング
と同じタイミングにおいて端子T4から出力される。
シフトレジスタ23によって一定時間遅延され、端子T4へ
出力される。ここで、シフトレジスタ23による遅延時間
は、レジスタ17による遅延時間および演算回路24内の処
理による遅延時間である。したがって、データＭは、レ
ジスタ18に読み込まれたデータｊおよびＤに基づくカラ
ーデータR,G,Bが端子T5〜T7から出力されるタイミング
と同じタイミングにおいて端子T4から出力される。
さて、VRAM7から読み出された４データが、上述した
過程でカラーデータR,G,Bに変換されている間に、次の
４データがVRAM7から順次読み出される。そして、この
４データがレジスタ11〜14に読み込まれると、次のドッ
トクロックDCLKのタイミングで回路G1,G2の各レジスタ1
8に新たなデータj,kおよびデータＤが読み込まれる。そ
して、データＤが“0"の場合は、以後、上記の全く同様
にして、カラーデータR,G,Bの算出が行なわれる。
過程でカラーデータR,G,Bに変換されている間に、次の
４データがVRAM7から順次読み出される。そして、この
４データがレジスタ11〜14に読み込まれると、次のドッ
トクロックDCLKのタイミングで回路G1,G2の各レジスタ1
8に新たなデータj,kおよびデータＤが読み込まれる。そ
して、データＤが“0"の場合は、以後、上記の全く同様
にして、カラーデータR,G,Bの算出が行なわれる。
一方、データＤが“1"の場合、すなわち、データj,k
が△ｊ（＝△J/4），△ｋ（＝△K/4）である場合は次の
動作となる。すなわち、クロックパルスDCLK/4によっ
て、回路G1のレジスタ18に上述したデータ△ｊおよびデ
ータＤ（“1"）が読み込まれると、ゲート回路20が開状
態となり、データ△ｊが同ゲート回路20を介して加算器
21の入力端Ｂへ供給される。また、データＤ＝“1"がセ
レクタ19へ供給されると、レジスタ17内のデータ、すな
わち、１ドットクロックDCLK前に演算回路24へ出力され
た色差データＪがセレクタ19を介して加算器21の入力端
Ａへ供給される。加算器21は、その入力端Ａへ供給され
た色差データＪと入力端Ｂへ供給されたデータ△ｊとを
加算し、加算結果（Ｊ＋△ｊ）をレジスタ17の入力端へ
出力する。
が△ｊ（＝△J/4），△ｋ（＝△K/4）である場合は次の
動作となる。すなわち、クロックパルスDCLK/4によっ
て、回路G1のレジスタ18に上述したデータ△ｊおよびデ
ータＤ（“1"）が読み込まれると、ゲート回路20が開状
態となり、データ△ｊが同ゲート回路20を介して加算器
21の入力端Ｂへ供給される。また、データＤ＝“1"がセ
レクタ19へ供給されると、レジスタ17内のデータ、すな
わち、１ドットクロックDCLK前に演算回路24へ出力され
た色差データＪがセレクタ19を介して加算器21の入力端
Ａへ供給される。加算器21は、その入力端Ａへ供給され
た色差データＪと入力端Ｂへ供給されたデータ△ｊとを
加算し、加算結果（Ｊ＋△ｊ）をレジスタ17の入力端へ
出力する。
次に、ドットクロックDCLKが発生すると、上述したデ
ータ（Ｊ＋△ｊ）がレジスタ17に読み込まれ、演算回路
24へ出力されると共に、セレクタ19を介して加算器21へ
供給される。同様に、回路G2内のレジスタ17からデータ
（Ｋ＋△ｋ）が出力され、演算回路24へ供給される。演
算回路24は、レジスタ16から出力される輝度データＹお
よび上記のデータ（Ｊ＋△ｊ）、（Ｋ＋△ｋ）に基づい
て、カラーデータR,G,Bを算出し出力する。一方、回路G
1内の加算器21は、その入力端Ａのデータ（Ｊ＋△ｊ）
と、入力端Ｂのデータ△ｊとを加算し、この加算結果
（Ｊ＋２△ｊ）をレジスタ17へ出力する。次に、ドット
クロックDCLKが発生すると、回路G1内のレジスタ17から
データ（Ｊ＋２△ｊ）が、また、回路G2内のレジスタ17
からデータ（Ｋ＋２△ｋ）が各々出力され、レジスタ16
内の輝度データＹと共に演算回路24へ供給される。演算
回路24はこれらのデータに基づいてカラーデータR,G,B
を算出し出力する。以下、ドットクロックDCLKが発生す
ると、回路G1,G2からデータ（Ｊ＋３△ｊ）、（Ｋ＋３
△ｋ）、データ（Ｊ＋４△ｊ）、（Ｋ＋４△ｋ）が順次
出力されて演算回路24へ供給され、演算回路24からこれ
らのデータに基づいたカラーデータR,G,Bが順次出力さ
れる。
ータ（Ｊ＋△ｊ）がレジスタ17に読み込まれ、演算回路
24へ出力されると共に、セレクタ19を介して加算器21へ
供給される。同様に、回路G2内のレジスタ17からデータ
（Ｋ＋△ｋ）が出力され、演算回路24へ供給される。演
算回路24は、レジスタ16から出力される輝度データＹお
よび上記のデータ（Ｊ＋△ｊ）、（Ｋ＋△ｋ）に基づい
て、カラーデータR,G,Bを算出し出力する。一方、回路G
1内の加算器21は、その入力端Ａのデータ（Ｊ＋△ｊ）
と、入力端Ｂのデータ△ｊとを加算し、この加算結果
（Ｊ＋２△ｊ）をレジスタ17へ出力する。次に、ドット
クロックDCLKが発生すると、回路G1内のレジスタ17から
データ（Ｊ＋２△ｊ）が、また、回路G2内のレジスタ17
からデータ（Ｋ＋２△ｋ）が各々出力され、レジスタ16
内の輝度データＹと共に演算回路24へ供給される。演算
回路24はこれらのデータに基づいてカラーデータR,G,B
を算出し出力する。以下、ドットクロックDCLKが発生す
ると、回路G1,G2からデータ（Ｊ＋３△ｊ）、（Ｋ＋３
△ｋ）、データ（Ｊ＋４△ｊ）、（Ｋ＋４△ｋ）が順次
出力されて演算回路24へ供給され、演算回路24からこれ
らのデータに基づいたカラーデータR,G,Bが順次出力さ
れる。
このように、データＤが“1"の場合は、レジスタ18に
読み込まれたデータ△ｊが、ドットクロックDCLK毎に前
回の色差データＪに加算されて演算回路24へ出力され
る。したがって、従来のディスプレイ装置においては、
例えば第４図（イ）に示すように、４ドット毎に色差デ
ータＪが変化するのに対し、このディスプレイ装置にお
いては、第４図（ロ）に示すように、色差データＪを１
ドット毎に階段状に変化させることが可能となる。な
お、Ｄ＝“1"を連続してVRAM7に書き込んでもよいこと
は勿論である。
読み込まれたデータ△ｊが、ドットクロックDCLK毎に前
回の色差データＪに加算されて演算回路24へ出力され
る。したがって、従来のディスプレイ装置においては、
例えば第４図（イ）に示すように、４ドット毎に色差デ
ータＪが変化するのに対し、このディスプレイ装置にお
いては、第４図（ロ）に示すように、色差データＪを１
ドット毎に階段状に変化させることが可能となる。な
お、Ｄ＝“1"を連続してVRAM7に書き込んでもよいこと
は勿論である。
さて、上述したRGBデータ再生回路10の端子T5〜T7か
ら出力されるカラーデータR,G,Bおよび端子T4から出力
されるデータＭは第１図の切替回路30の入力端I1〜I3へ
供給される。切替回路30は、データＭが“0"の場合にRG
Bデータ再生回路10から出力されるカラーデータR,G,Bを
そのまま出力し、一方、データＭが“1"の場合は入力端
I2のデータと入力端I3のデータを入れ換えて出力する。
ら出力されるカラーデータR,G,Bおよび端子T4から出力
されるデータＭは第１図の切替回路30の入力端I1〜I3へ
供給される。切替回路30は、データＭが“0"の場合にRG
Bデータ再生回路10から出力されるカラーデータR,G,Bを
そのまま出力し、一方、データＭが“1"の場合は入力端
I2のデータと入力端I3のデータを入れ換えて出力する。
すなわち、前述したように、データＭが“0"の場合は
データ変換回路５が前記（１）〜（３）式に基づいてデ
ータR,G,BをデータY,J,Kに変換して出力し、したがっ
て、（１）〜（３）式に基づくデータy,j,kがVRAM7に記
憶される。そして、このデータy,j,kがVRAM7から読み出
され、RGBデータ再生回路10へ供給されると、前記（1
0）〜（12）式に基づいてデータ変換が行なわれ、端子T
5,T6,T7から各々カラーデータR,“G",“B"が出力され
る。そして、この時、データＭ＝“0"であることから、
カラーデータR,G,Bがそのまま切替回路30から出力さ
れ、DAC（ディジタル／アナログコンバータ）31,32,33
へ供給される。
データ変換回路５が前記（１）〜（３）式に基づいてデ
ータR,G,BをデータY,J,Kに変換して出力し、したがっ
て、（１）〜（３）式に基づくデータy,j,kがVRAM7に記
憶される。そして、このデータy,j,kがVRAM7から読み出
され、RGBデータ再生回路10へ供給されると、前記（1
0）〜（12）式に基づいてデータ変換が行なわれ、端子T
5,T6,T7から各々カラーデータR,“G",“B"が出力され
る。そして、この時、データＭ＝“0"であることから、
カラーデータR,G,Bがそのまま切替回路30から出力さ
れ、DAC（ディジタル／アナログコンバータ）31,32,33
へ供給される。
一方、データＭが“1"の場合はデータ変換回路５が前
記（７）〜（９）式に基づいてデータR,G,BをデータY,
J,Kに変換して出力し、したがって、（７）〜（９）式
に基づくデータy,j,kがVRAM7に記憶される。そして、こ
のデータy,j,kがVRAM7から読み出され、RGBデータ再生
回路10へ供給されると、前記（10）〜（12）式に基づい
てデータ変換が行なわれる。この結果、端子T5,T6,T7か
ら各々カラーデータR,“B",“G"が出力される。そし
て、この時、データＭ＝“1"であることから、カラーデ
ータR,B,Gの内のデータＢとＧが入れ換わって、R,G,Bの
順で切替回路30から出力され、DAC（ディジタル／アナ
ログコンバータ）31,32,33へ供給される。
記（７）〜（９）式に基づいてデータR,G,BをデータY,
J,Kに変換して出力し、したがって、（７）〜（９）式
に基づくデータy,j,kがVRAM7に記憶される。そして、こ
のデータy,j,kがVRAM7から読み出され、RGBデータ再生
回路10へ供給されると、前記（10）〜（12）式に基づい
てデータ変換が行なわれる。この結果、端子T5,T6,T7か
ら各々カラーデータR,“B",“G"が出力される。そし
て、この時、データＭ＝“1"であることから、カラーデ
ータR,B,Gの内のデータＢとＧが入れ換わって、R,G,Bの
順で切替回路30から出力され、DAC（ディジタル／アナ
ログコンバータ）31,32,33へ供給される。
DAC31〜33は、切替回路30から供給されるカラーデー
タR,G,Bを各々アナログカラー信号に変換してCRT表示装
置35へ出力する。CRT表示装置35はこれらのカラー信号
に基づいてカラードット表示を行う。
タR,G,Bを各々アナログカラー信号に変換してCRT表示装
置35へ出力する。CRT表示装置35はこれらのカラー信号
に基づいてカラードット表示を行う。
以上がこの発明の第１の実施例の詳細である。次に、
この発明の第２の実施例について説明する。この第２の
実施例が上述した第１の実施例と異なる点は次の２点で
ある。
この発明の第２の実施例について説明する。この第２の
実施例が上述した第１の実施例と異なる点は次の２点で
ある。
書込データ作成回路６においてデータＤが作成されな
い。したがって、VRAM7にデータＤが記憶されず、ま
た、VRAM7に記憶されるデータj,kは、常に平均値Ｊ′,
K′である。
い。したがって、VRAM7にデータＤが記憶されず、ま
た、VRAM7に記憶されるデータj,kは、常に平均値Ｊ′,
K′である。
RGBデータ再生回路10内の色差データ再生回路G1,G2の
構成が異なる。この第２の実施例における色差データ再
生回路G1a,G2aは各々、常にドット毎に階段状に変化す
る色差データJ,Kを形成し、出力する（第６図（ロ）参
照）。
構成が異なる。この第２の実施例における色差データ再
生回路G1a,G2aは各々、常にドット毎に階段状に変化す
る色差データJ,Kを形成し、出力する（第６図（ロ）参
照）。
次に、上述した色差データ再生回路G1aの詳細を第５
図を参照して説明する。この図において、T11はデータ
ｊが印加される端子、T12はクロックパルスDCLK/4が印
加される端子、T13わドットクロックDCLKが印加される
端子、T14は色差データＪが出力される端子である。次
に、41,42はクロックパルスDCLK/4に基づいて入力端の
データを読み込むレジスタ、43は演算回路である。この
演算回路43は、レジスタ41の出力データからレジスタ42
の出力データを減算し、この減算結果を４で割って、デ
ータDe（第７図（ト）参照）として出力すると共に、ク
ロックパルスDCLK/4と同一タイミングで、第７図（ヘ）
に示す信号LOADを出力する。また、44はセレクタ、45は
加算器、46はドットクロックDCLKに基づいて入力端のデ
ータを読み込むレジスタである。
図を参照して説明する。この図において、T11はデータ
ｊが印加される端子、T12はクロックパルスDCLK/4が印
加される端子、T13わドットクロックDCLKが印加される
端子、T14は色差データＪが出力される端子である。次
に、41,42はクロックパルスDCLK/4に基づいて入力端の
データを読み込むレジスタ、43は演算回路である。この
演算回路43は、レジスタ41の出力データからレジスタ42
の出力データを減算し、この減算結果を４で割って、デ
ータDe（第７図（ト）参照）として出力すると共に、ク
ロックパルスDCLK/4と同一タイミングで、第７図（ヘ）
に示す信号LOADを出力する。また、44はセレクタ、45は
加算器、46はドットクロックDCLKに基づいて入力端のデ
ータを読み込むレジスタである。
次に、上記構成による色差データ再生回路G1aの動作
を第７図に示すタイミング図を参照して説明する。
を第７図に示すタイミング図を参照して説明する。
まず、第７図（ロ）に示すように、VRAM7から４バイ
トの表示データD01〜D04が逐次読み出され、レジスタ11
〜14（第３図）に読み込まれると、第５図の端子T11を
介してレジスタ41の入力端へデータｊ（以下、j1とす
る）が供給される。次に、ドットクロックDCLKが発生す
ると共にクロックパルスDCLK/4｛第７図（ハ）｝が発生
する。このクロックパルスDCLK/4によって、データj1が
レジスタ41｛第７図（ニ）｝に読み込まれる。次に、VR
AM7から４バイトの表示データD11〜D14が読み出され、
レジスタ11〜14に読み込まれると、これらの表示データ
D11〜D14に含まれているデータｊ（以下、j2とする）が
レジスタ41の入力端へ供給される。次に、クロックパル
スDCLK/4が発生すると、データj1がレジスタ42に、ま
た、データj2がレジスタ41に読み込まれる。この時、同
時に演算回路43から出力される信号LOAD｛第７図
（ヘ）｝が“1"になると共に、演算回路43の演算結果を
示す出力データDe｛第７図（ト）｝が「０」となる。信
号LOADが“1"になると、レジスタ42の出力データj1がセ
レクタ44を介して加算器45の入力端Ａへ供給され、この
加算器45においてデータDe（＝０）と加算され｛第７図
（チ）｝、この加算結果j1がレジスタ46の入力端へ供給
される。
トの表示データD01〜D04が逐次読み出され、レジスタ11
〜14（第３図）に読み込まれると、第５図の端子T11を
介してレジスタ41の入力端へデータｊ（以下、j1とす
る）が供給される。次に、ドットクロックDCLKが発生す
ると共にクロックパルスDCLK/4｛第７図（ハ）｝が発生
する。このクロックパルスDCLK/4によって、データj1が
レジスタ41｛第７図（ニ）｝に読み込まれる。次に、VR
AM7から４バイトの表示データD11〜D14が読み出され、
レジスタ11〜14に読み込まれると、これらの表示データ
D11〜D14に含まれているデータｊ（以下、j2とする）が
レジスタ41の入力端へ供給される。次に、クロックパル
スDCLK/4が発生すると、データj1がレジスタ42に、ま
た、データj2がレジスタ41に読み込まれる。この時、同
時に演算回路43から出力される信号LOAD｛第７図
（ヘ）｝が“1"になると共に、演算回路43の演算結果を
示す出力データDe｛第７図（ト）｝が「０」となる。信
号LOADが“1"になると、レジスタ42の出力データj1がセ
レクタ44を介して加算器45の入力端Ａへ供給され、この
加算器45においてデータDe（＝０）と加算され｛第７図
（チ）｝、この加算結果j1がレジスタ46の入力端へ供給
される。
次に、ドットクロックDCLKが発生すると、加算器45の
出力データj1がレジスタ46に読み込まれ｛第７図
（リ）｝、端子T14へ出力されると共に、セレクタ44の
入力端〈０〉へ供給される。そして、この時、信号LOAD
が“0"であることから、データj1がセレクタ44を介して
加算器45へ供給される。一方、この時点で演算回路43か
らは、第７図（ト）に示すようにデータDeとして、
「（j2−j1）/4＝△１」が出力され、この結果、加算器
45からデータ「j1＋△１」が出力される｛第７図
（チ）｝。次にドットクロックDCLKが発生すると、上述
した加算器45の出力データ「ｊ＋△１」がレジスタ46に
読み込まれ｛第７図（リ）｝、端子T14へ出力される。
また、同データ「ｊ＋△１」がセレクタ44を介して加算
器45へ供給され、加算器45からデータ「ｊ＋２△１」が
出力される。そして、次のドットクロックDCLKが発生す
ると、レジスタ46からデータ「ｊ＋２△１」が出力さ
れ、この結果、加算器45からデータ「ｊ＋３△１」が出
力される。
出力データj1がレジスタ46に読み込まれ｛第７図
（リ）｝、端子T14へ出力されると共に、セレクタ44の
入力端〈０〉へ供給される。そして、この時、信号LOAD
が“0"であることから、データj1がセレクタ44を介して
加算器45へ供給される。一方、この時点で演算回路43か
らは、第７図（ト）に示すようにデータDeとして、
「（j2−j1）/4＝△１」が出力され、この結果、加算器
45からデータ「j1＋△１」が出力される｛第７図
（チ）｝。次にドットクロックDCLKが発生すると、上述
した加算器45の出力データ「ｊ＋△１」がレジスタ46に
読み込まれ｛第７図（リ）｝、端子T14へ出力される。
また、同データ「ｊ＋△１」がセレクタ44を介して加算
器45へ供給され、加算器45からデータ「ｊ＋２△１」が
出力される。そして、次のドットクロックDCLKが発生す
ると、レジスタ46からデータ「ｊ＋２△１」が出力さ
れ、この結果、加算器45からデータ「ｊ＋３△１」が出
力される。
次に、ドットクロックDCLKが発生すると同時にクロッ
クパルスDCLK/4および信号LOAD（“1"信号）が発生す
る。ドットクロックDCLKが発生することにより、レジス
タ46はデータ「ｊ＋３△１」が読み込まれ、出力され
る。また、クロックパルスDCLK/4が発生することによ
り、レジスタ41,42に各々データj2,j3が読み込まれ（第
７図（ニ）、（ホ）参照）、レジスタ42に読み込まれた
データj2がセレクタ44を介して加算器45へ供給される。
またこの時、演算回路43からデータDe「０」が出力さ
れ、加算器45へ供給される。この結果、加算器45からデ
ータj2が出力され、レジスタ46へ供給される。次に、ド
ットクロックDCLKが発生すると、上記のデータj2がレジ
スタ46に読み込まれ出力される。以後、上述した場合と
同様に、ドットクロックDCLKが発生する毎に、レジスタ
46から「j2＋△２」、「j2＋２△２」、「j2＋３△２」
（但し、△２＝（j3−j2）/4）が順次出力され、次い
で、データj3が出力され、以下、上記の処理が繰り返さ
れる。第６図（イ）はVRAM7から読み出されたデータｊ
の変化例を示し、（ロ）は（イ）に示すデータｊに対応
してレジスタ46から出力されるデータＪの変化を示す。
このように、VRAM7から読み出されたデータｊは４表示
ドット毎に変化するのに対し、レジスタ46から出力され
るデータＪは、表示ドット毎に階段状に変化する。
クパルスDCLK/4および信号LOAD（“1"信号）が発生す
る。ドットクロックDCLKが発生することにより、レジス
タ46はデータ「ｊ＋３△１」が読み込まれ、出力され
る。また、クロックパルスDCLK/4が発生することによ
り、レジスタ41,42に各々データj2,j3が読み込まれ（第
７図（ニ）、（ホ）参照）、レジスタ42に読み込まれた
データj2がセレクタ44を介して加算器45へ供給される。
またこの時、演算回路43からデータDe「０」が出力さ
れ、加算器45へ供給される。この結果、加算器45からデ
ータj2が出力され、レジスタ46へ供給される。次に、ド
ットクロックDCLKが発生すると、上記のデータj2がレジ
スタ46に読み込まれ出力される。以後、上述した場合と
同様に、ドットクロックDCLKが発生する毎に、レジスタ
46から「j2＋△２」、「j2＋２△２」、「j2＋３△２」
（但し、△２＝（j3−j2）/4）が順次出力され、次い
で、データj3が出力され、以下、上記の処理が繰り返さ
れる。第６図（イ）はVRAM7から読み出されたデータｊ
の変化例を示し、（ロ）は（イ）に示すデータｊに対応
してレジスタ46から出力されるデータＪの変化を示す。
このように、VRAM7から読み出されたデータｊは４表示
ドット毎に変化するのに対し、レジスタ46から出力され
るデータＪは、表示ドット毎に階段状に変化する。
「発明の効果」 以上説明したように、この発明によれば、所定の表示
ドット数毎の色差データの今回算出された平均値と前回
算出された平均値との差を所定の表示ドット数で割って
得られる変化分をメモリに記憶させ、メモリからこの変
化分を読み出した時、前回読み出された色差データの平
均値に、この変化分を表示ドット毎に所定の表示ドット
数分累積加算して色差データを形成し、形成した色差デ
ータに基づいて表示を行うようにしたので色差データの
平均値に基づいて表示を行うことによる表示画面の色の
不自然さを解消することができる効果がある。
ドット数毎の色差データの今回算出された平均値と前回
算出された平均値との差を所定の表示ドット数で割って
得られる変化分をメモリに記憶させ、メモリからこの変
化分を読み出した時、前回読み出された色差データの平
均値に、この変化分を表示ドット毎に所定の表示ドット
数分累積加算して色差データを形成し、形成した色差デ
ータに基づいて表示を行うようにしたので色差データの
平均値に基づいて表示を行うことによる表示画面の色の
不自然さを解消することができる効果がある。
第１図はこの発明の第１の実施例によるカラーディスプ
レイ装置の構成を示すブロック図、第２図は同実施例に
おけるVRAM7に記憶されるデータのフォーマットを示す
図、第３図は同実施例におけるRGBデータ再生回路10の
構成を示すブロック図、第４図は同RGBデータ再生回路1
0における色差データ再生回路G1の動作を説明するため
の図、第５図はこの発明の第２の実施例における色差デ
ータ再生回路G1aの構成を示すブロック図、第６図は同
色差データ再生回路G1aの動作を説明するための図、第
７図は同色差データ再生回路G1aの各部の動作タイミン
グ図である。 ３……表示コントローラ、７……VRAM、24……演算回
路、35……CRT表示装置、G1,G2,G1a,G2a……色差データ
再生回路。
レイ装置の構成を示すブロック図、第２図は同実施例に
おけるVRAM7に記憶されるデータのフォーマットを示す
図、第３図は同実施例におけるRGBデータ再生回路10の
構成を示すブロック図、第４図は同RGBデータ再生回路1
0における色差データ再生回路G1の動作を説明するため
の図、第５図はこの発明の第２の実施例における色差デ
ータ再生回路G1aの構成を示すブロック図、第６図は同
色差データ再生回路G1aの動作を説明するための図、第
７図は同色差データ再生回路G1aの各部の動作タイミン
グ図である。 ３……表示コントローラ、７……VRAM、24……演算回
路、35……CRT表示装置、G1,G2,G1a,G2a……色差データ
再生回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−100490（ＪＰ，Ａ) 特開 昭55−124375（ＪＰ，Ａ) 特開 昭55−124376（ＪＰ，Ａ)
Claims (2)
- 【請求項１】（ａ）輝度データおよび色差データが対応
した連続する表示ドットのうち、所定の表示ドット数毎
の色差データの平均値、または、今回算出された当該平
均値と前回算出された当該平均値との差を前記所定の表
示ドット数で割って得られる変化分、を算出し、前記色
差データが前記平均値であるかまたは前記変化分である
かを示す識別データを作成する作成手段と、 （ｂ）画像データとして、前記輝度データと、前記色差
データの平均値または前記変化分と、前記識別データと
を記憶するメモリと、 （ｃ）前記メモリからドットクロックのタイミングで画
像データを読み出す読出手段と、 （ｄ）読み出した画像データ中の色差データが平均値で
あるか変化分であるかを同画像データ中の前記識別デー
タに基づいて検知し、平均値である場合には該平均値を
色差データとして出力し、変化分である場合には前回メ
モリから読み出された画像データ中の色差データの平均
値に、その変化分を表示ドット毎に前記所定の表示ドッ
ト数分累積加算して色差データを算出し、出力する第１
の演算手段と、 （ｅ）前記メモリから読み出された輝度データと、前記
第１の演算手段から出力される色差データとから赤、
緑、青カラーデータを求める第２の演算手段と、 （ｆ）前記第２の演算手段によって求められたカラーデ
ータに基づいてカラードット表示を行う表示手段とを具
備してなるカラーディスプレイ装置。 - 【請求項２】（ａ）輝度データおよび色差データが対応
した連続する表示ドットのうち、所定の表示ドット数毎
の色差データの平均値を算出する算出手段と、 （ｂ）画像データとして、前記輝度データと、前記色差
データの平均値とが記憶されたメモリと、 （ｃ）前記メモリからドットクロックのタイミングで画
像データを読み出す読出手段と、 （ｄ）今回前記メモリから読み出された色差データの平
均値と前回メモリから読み出された色差データの平均値
との差を算出し、この算出した差を前記所定の表示ドッ
ト数で割って当該表示ドット数毎の変化分を算出し、前
記前回メモリから読み出された色差データの平均値にこ
の変化分を表示ドット毎に前記所定の表示ドット数分累
積加算して色差データを算出し、出力する第１の演算手
段と、 （ｅ）前記メモリから読み出された輝度データと、前記
第１の演算手段から出力される色差データとから赤、
緑、青カラーデータを求める第２の演算手段と、 （ｆ）前記第２の演算手段によって求められたカラーデ
ータに基づいてカラードット表示を行う表示手段とを具
備してなるカラーディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241783A JP2572432B2 (ja) | 1988-09-27 | 1988-09-27 | カラーディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241783A JP2572432B2 (ja) | 1988-09-27 | 1988-09-27 | カラーディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290196A JPH0290196A (ja) | 1990-03-29 |
| JP2572432B2 true JP2572432B2 (ja) | 1997-01-16 |
Family
ID=17079452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241783A Expired - Lifetime JP2572432B2 (ja) | 1988-09-27 | 1988-09-27 | カラーディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572432B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124376A (en) * | 1979-03-19 | 1980-09-25 | Kokusai Denshin Denwa Co Ltd <Kdd> | Adaptation predictive coding system for television signal |
| JPS55124375A (en) * | 1979-03-19 | 1980-09-25 | Kokusai Denshin Denwa Co Ltd <Kdd> | Picture element unit adaptation predictive coding system for television signal |
| JPS63100490A (ja) * | 1986-10-17 | 1988-05-02 | 株式会社日立製作所 | 表示制御装置 |
-
1988
- 1988-09-27 JP JP63241783A patent/JP2572432B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290196A (ja) | 1990-03-29 |
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