JP2572500B2 - ドライバ回路、低ノイズドライバ回路及び低ノイズ低電圧スイングドライバ・レシーバ回路 - Google Patents

ドライバ回路、低ノイズドライバ回路及び低ノイズ低電圧スイングドライバ・レシーバ回路

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JP2572500B2 JP4049518A JP4951892A JP2572500B2 JP 2572500 B2 JP2572500 B2 JP 2572500B2 JP 4049518 A JP4049518 A JP 4049518A JP 4951892 A JP4951892 A JP 4951892A JP 2572500 B2 JP2572500 B2 JP 2572500B2
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    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は概して集積回路デバイ
ス、詳細には、信号の電圧スイングや電源外乱が少な
く、且つ基板効果のないＣＭＯＳオフ・チップドライバ
回路に関する。
【０００２】
【従来の技術】マルチチップ実装技術は高性能且つ高度
集積システムを実現する上で望ましい。この技術におい
て、チップ間の配線を提供する基板は、シングルチップ
モジュールパッケージに比べて相互接続長が短く寄生度
が低減されている。システム性能を制限することの多い
チップ間の相互接続遅延は、さらに最小化が可能であ
る。他方、オフ・チップドライバ（ＯＣＤ）の数は集積
レベルの向上とともに増加する。従って、これらのドラ
イバによって発生されるノイズは、特にドライバの多く
が同時に切り換えられる場合に極めて重大な関心事とな
る。このノイズは同時スイッチングノイズ（ｄｉ／ｄｔ
ノイズ）として知られ、電源バスの寄生インダクタンス
を横切る高速電流変化によって生じる。このノイズは偽
信号を生成し、スプリアス（疑似）スイッチングを引き
起こすことがある。
【０００３】チップ間から信号を送り出すことに対応付
けられる遅延は、チップ間の相互接続を要するコンピュ
ータ及びその他のデバイスにおける最長の遅延である。
この遅延の中には、信号反射（リンギングとも称する）
等の効果を含む伝送ラインに属されているものもある。
オフ・チップドライバは、新しい状態に対して伝送ライ
ンを超高速に充電するために大量電流を高速に発生させ
ることによって、かかる遅延を最小限にするために使用
される。然しながら、そうすることによって電流の時間
に対する変化率（ｄｉ／ｄｔ）は非常に高くなる。マル
チチップ実装技術の場合、同時に多数のオフ・チップド
ライバのスイッチングが行なわれる。この結果、同時に
大きなスイッチングノイズ（Ｌｄｉ／ｄｔ）、ここでは
Ｌは電源バスの寄生インダクタンスである、が発生する
ことになる。送信チップのノイズ供給源に存在するオフ
・チップドライバは、オフ・チップレシーバ（ＯＣＲ）
に給電する信号ラインへこのノイズを伝送し、偽信号と
スプリアス（疑似）スイッチングを引き起こす。このよ
うに、同時スイッチングノイズを軽減したＯＣＤを開発
する必要が生じる。
【０００４】更に、同時スイッチングノイズ（Ｌｄｉ／
ｄｔ）によって電源電圧変動が発生し、回路は所期目的
より低い電源電圧で過渡的に動作しているので性能低下
を引き起こす。インダクタンスの値であるＬには制約が
あって、この値はチップ実装によって設定される。電源
電圧変動を最小限にするために、同時スイッチングノイ
ズを低減することが望ましい。従って、同時スイッチン
グノイズの小さいＯＣＤを開発する必要が更に生じる。
【０００５】チップ間で信号を送り出す際の遅延のもう
一つの原因は伝送ライン反射によるものである。信号反
射は信号ドライバーの設計において、特に、より長い相
互接続ラインを使用して超高周波信号を伝送する場合
に、重要な問題となる。従来のフルスイングドライバ／
レシーバ設計において、ＯＣＤの出力インピーダンスが
伝送ライン特性インピーダンスに整合されていないため
に過度の伝送ラインリンギングが発生する。この外部リ
ンギングがオフ・チップレシーバ（ＯＣＲ）のしきい値
と交差する場合、ダブルスイッチングが生じることもあ
る。この理由によって、受信レベルが有効であると仮定
される前に遅延加算器を使用して適切な整定時間を考慮
する必要がある。整定時間は正味長さと装荷形態の双方
によって決まる。このように、伝送ライン特性インピー
ダンスに整合する出力インピーダンスを有するＯＣＤを
開発する必要がある。
【０００６】出力が共通ソースノードから取り出される
ｐチャネル上にｎチャネルを形成するトーテムポール構
成を使用する回路に関するもう一つの問題は、基板効果
である。基板電圧に対してソースが変化し、その結果、
しきい値が出力電圧と共に変化することによって、かか
る回路配列の性能を低下させる。このように、基板効果
を除去したｐチャネル回路上にｎチャネルを形成する必
要がある。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ＯＣ
Ｄ出力ノイズを最小限にするために低減された出力電圧
スイングを利用する改良型ＯＣＤ回路を提供することで
ある。
【０００８】
【課題を解決するための手段及び作用】本発明のＯＣＤ
は従来のＯＣＤとは異なり、ｐチャネル上にｎチャネル
を形成するトーテムポール形態に配列された２個のソー
スフォロアから構成される。ドライバ出力は共通ソース
ノードから取り出される。本発明の一実施例において、
正の電源電圧とアースとの間でスイングする入力信号は
両トランジスタのゲートへ印加される。ｎチャネルトラ
ンジスタは出力をｎチャネルトランジスタを横切るしき
い値の降下値よりも小さな正の電源電圧へ引き上げるた
めに使用され、ｐチャネルデバイスは、逆遷移に対して
出力をアース上の電圧しきい値の降下値内へ引き下げる
ために使用され、これによって出力スイングが低減され
る。電源とアース上で誘導されるノイズが電圧スイング
に比例するので、本発明のＯＣＤ回路によってかかるノ
イズを減少させることになる。さらに、本発明のＯＣＤ
回路は出力信号の立ち上がり及び立ち下がり時間を制御
し、これは電源電圧変動を軽減する際に更に有益であ
る。
【０００９】本発明のＯＣＤ回路はｐチャネル上にｎチ
ャネルを形成するトーテムポール構成に接続され、出力
は共通ソースノードから取り出されるので、これらのト
ランジスタは基板効果を有するであろう。本発明はｐチ
ャネルデバイスのｎウェル及びｎチャネルデバイスのｐ
ウェルの内の少なくともどちらか一方を出力ノードへ接
続することによって何れか一方のトランジスタ、又は両
方のトランジスタの基板効果を除去するものである。
【００１０】本発明のＯＣＤのｐチャネル上にｎチャネ
ルを形成する構成はまた、ＯＣＤの出力のインピーダン
スを伝送ラインの特性インピーダンスに整合するために
も使用される。ターンオン中の一方の相補形金属酸化膜
半導体（ＣＭＯＳ）トランジスタの出力インピーダンス
は、約１／ｇm によって示される。ＯＣＤの出力インピ
ーダンスは、それぞれのソースフォロアトランジスタの
サイズ（Ｗ／Ｌ）を調節することによって伝送ラインの
特性インピーダンスに整合されて、適切なｇmの値を得
ることができる。このように、ライン上の多重反射を除
去するために、本発明のＯＣＤによって出力伝送ライン
をドライバエンドで終端させることを可能にする。
【００１１】上記第１の実施例の利点を全て備えた本発
明のもう一つの実施例において、プリ・ドライバが上記
ＯＣＤに接続されて使用される。この実施例の出力電流
のランプ率は、電源ノイズを決定するものであるが、入
力波形の立ち上がり（立ち下がり）時間に従う。このド
ライバーのｄｉ／ｄｔを最小限にするために、その入力
信号の線形立ち上がり（立ち下がり）は、そのドライバ
ーの入力キャパシタンスを一定の電流源から駆動するこ
とによって得られる。一定の電流プリ・ドライバ出力を
提供するプリ・ドライバ回路が設けられる。このプリ・
ドライバ回路によってドライバは線形モードで動作する
従来のドライバとは異なり、飽和状態で動作することが
可能である。このため、任意の速度に対するｄｉ／ｄｔ
を最小限にすることによって、ドライバのソースフォロ
ア構成と結合されて、電源上に発生されるノイズを最小
限にするＯＣＤ出力電流が得られる。
【００１２】プリ・ドライバ回路はバッファとしての働
きをし、且つ高速の電圧変化率を有する出力波形を提供
する入力インバータを含む。インバータの出力とドライ
バ回路の２個のゲート間には、それぞれ一対の電流ミラ
ー回路が接続される。電流ミラー回路は一定の電流入力
をドライバのそれぞれのゲートへ供給する。さらに、電
流ミラー回路はインバータに付与される波形の変化率よ
りも少ない電圧変化率を有する波形を提供する。また、
この回路は発生された波形の各々の立ち上がりが対応す
るＯＣＤドライバデバイスをターンオフするために十分
な電圧レベルにおいて生じるように設計される。さら
に、電流ミラー回路は、スイングの小さい出力が上昇し
たり下降したりするのに必要な遅延が入力信号の立ち上
がりと立ち下がりに必要とされる遅延時間と等しくなる
ように、出力の上昇及び下降速度を減速させる。かくし
て、同一の遅延時間についてノイズの軽減が達成され
る。同様に、プリ・ドライバ回路はトライステート動作
のためにドライバｎ及びｐチャネルトランジスタに対し
適切なオフ・レベルを設定する。
【００１３】この改良されたＯＣＤのもう一つの重要な
特徴は、出力電圧レベルが活動状態の（オン）ＯＣＤト
ランジスタ上の入力信号に従うと共に、そのトランジス
タのドレインに接続される電源の電圧とは相対的に独立
している点である。ＯＣＤトランジスタの一つにおける
電流ｄｉ／ｄｔの変化によって生成されるノイズは、電
流がこれらのライン内を流れ、寄生インダクタンスがＯ
ＣＤによって駆動されるオフ・チップ回路ループにおけ
るこれらのラインと直列であるために、２個の出力トラ
ンジスタのドレインに接続される電源又はアースライン
上に現われる。このように、ＯＣＤの入力信号がノイズ
の少ない別個の電源システム（「静」電源）から導出さ
れる場合、ＯＣＤの出力レベルはＯＣＤトランジスタの
それぞれのドレイン電圧がこれらトランジスタが依然と
してソースフォロアモードで動作する範囲内にある限
り、スイッチングを行なうＯＣＤによって誘導されるノ
イズとは相対的に別個のものである。１つのチップから
別のチップへのデータ伝送を完成させるために、回路の
検出しきい値レベルがそのチップ上でスイッチングを行
なう任意のＯＣＤドライバによって引き起こされるノイ
ズの影響を受けないようにするために、オフ・チップレ
シーバ（ＯＣＲ）回路に対して「静」電源システムをま
た使用すべきである。
【００１４】
【実施例】図１は低減出力電圧スイングを利用する本発
明のＯＣＤ１０の概略図である。ＯＣＤ１０は、ｎチャ
ネルトランジスタＮ１とｐチャネルトランジスタＰ１か
ら成る一対の相補形電界効果トランジスタ（ＦＥＴ）を
含む。ＣＭＯＳ技術における従来のＯＣＤとは異なり、
ＯＣＤ１０のトランジスタＮ１及びＰ１はｐチャネル上
にｎチャネルを形成する非反転形のトーテムポール構成
に接続されて、ソースフォロアとして作動する。詳細に
は、トランジスタＮ１とＰ１のソースは相互接続される
とともに出力ノードＡに接続される。トランジスタＮ１
のドレインは電源電圧ＶDDに接続される。Ｐ１のドレイ
ンはアース電位に接続される。トランジスタＰ１及びＮ
１のゲートは入力ノードＢに接続される。２個の電圧レ
ベル、即ち、ＶDD及びアース、はＯＣＤ１０の動作を説
明するためのものである。然しながら、本発明の範囲は
ＯＣＤ１０の動作において使用可能な任意の２個の電圧
レベルを含み、この場合、ＶDDは第１の電圧電位の例
で、アースは前記第１の電圧電位より低い電圧レベルの
第２の電圧電位の例である。
【００１５】ｐチャネル上にｎチャネルを形成する構成
を使用すると、トランジスタＮ１及びＰ１のソースが出
力ノードに接続されるために不都合な基板効果が発生す
ることになる。然しながら、接続１２と１４によって示
されるようにＰ１のｎウェル及びＮ１のｐウェルのどち
らか少なくとも一方を出力ノードに接続することによっ
て、トランジスタＰ１及びＮ１の内の少なくとも一方の
基板効果が除去される。
【００１６】トランジスタＮ１及びＰ１とは同一のソー
スフォロア構成に接続されるので、同様に出力でもある
これらトランジスタのソースにおける電圧は、トランジ
スタＮ１及びＰ１のゲートでの電圧からそれぞれトラン
ジスタＮ１とＰ１のしきい値電圧を差し引いたものに従
うことになる。入力が低入力電圧レベル、例えばゼロボ
ルトレベルである場合、トランジスタＰ１はオンとな
り、トランジスタＮ１はオフとなる。このように、出力
電圧はトランジスタＰ１のしきい値電圧（ＶTP1）に等
しくなる。入力電圧が上昇するとともに、トランジスタ
Ｐ１はオフされ、トランジスタＮ１は、入力電圧が｜Ｖ
TP1 ｜＋ＶTN1 （Ｖ TN1 はトランジスタＮ１のしきい値
電圧）と交差する時オンし始めることになる。入力が更
に上昇するにつれて、出力は、入力が入力電圧のピーク
値（一般にＶ DD ）からＶ TN1 を差し引いた電圧に到るま
で入力に従うことになる。このように、トランジスタＮ
１はＶ DD からＶ TN1 を差し引いた電圧まで出力を引上げ
るために使用され、また、トランジスタＰ１は逆遷移に
ついてはアースを上廻るレベル｜ＶTP1 ｜まで出力を引
き下げるために使用される。こうして、２．５ボルトの
入力電圧スイングと、０．６ボルトのＶTN1 と、−０．
６ボルトのＶTP1 の場合、ＯＣＤ１０の出力は１／２に
近い低下率の、０．６乃至１．９ボルトの間でのみスイ
ングすることになる。出力電圧スイングを低減すると、
任意の種類の出力負荷を所与の時間で駆動するために必
要な電流は減少される。それゆえに、ｄｉ／ｄｔは減少
され、その結果、同時スイッチングノイズは低減され
る。
【００１７】このため、スイングの少ない低ノイズの出
力を有するＯＣＤを使用する利点の一つに、それが電源
電圧変動を最小限にするということがある。電源電圧変
動は時間に対する電流の変化率（ｄｉ／ｄｔ）を乗じた
電源の寄生インダクタンス（Ｌ）に等しい。Ｌの値はそ
れ自体に課せられた設計制約を有し、低下させることは
できない。従って、電源電圧変動を最小限にするため
に、ｄｉ／ｄｔを低下させることが望ましい。前述した
ように、ＯＣＤ１０はｄｉ／ｄｔの低下を達成すること
によって電源電圧変動を最小限にするものである。
【００１８】ｐチャネル上にｎチャネルを形成するソー
スフォロア構成を設けることによるＯＣＤ１０のもう一
つの利点は、ＯＣＤ１０の出力インピーダンスが伝送ラ
インの特性インピーダンスと整合するように設計できる
ことによって、従来のフルスイングＯＣＤに存在する信
号の反射を除去することができることにある。ソースフ
ォロアの出力インピーダンスは１／ｇm であり、これは
飽和速度効果のために広範囲の入出力電圧にわたってｎ
チャネルデバイスＮ１についてはほとんど一定である。
ｐチャネルデバイスＰ１は理想的とは言えないにして
も、依然としてかなり一定の出力インピーダンスを有す
る。Ｎ１とＰ１のトランジスタのサイズ（Ｗ／Ｌ）を調
節し、ｇm の値をＲO ＝１／ｇm 、但し、ＲO は伝送ラ
インの特性インピーダンスである、となるように選択す
ることによって、ＯＣＤ１０は伝送ライン上での信号の
リンギングを抑止する。
【００１９】本発明のもう一つの実施例において、出力
電流のランプ率を制御することによって同時スイッチン
グノイズを低減するプリ・ドライバ回路が構成される。
また、ドライバ回路電源で発生されるノイズによって影
響されることのないスイングの小さいＯＣＤ出力が得ら
れる。これは、プリ・ドライバ回路電源がスイングの小
さいドライバ電源から分離されているために達成され
る。大部分はノイズの存在しないプリ・ドライバからの
出力は、ソースフォロア構成によるスイングの小さいド
ライバ電源上のノイズから独立した低スイングドライバ
の出力レベルを制御する。
【００２０】図２は、電流ミラー回路１８と２０を含む
定電流プリ・ドライバ回路を組み込んだＯＣＤ１６の概
略図である。ＯＣＤ１６は、ｎチャネル上にｐチャネル
を形成する反転形トーテムポール構成に配列されたｎチ
ャネルトランジスタＮ２とｐチャネルトランジスタＰ２
から成る入力ＣＭＯＳインバータを含む。トランジスタ
Ｐ２ならびにＮ２のドレインはノードＢで共に接続され
る。トランジスタＰ２のソースは正電圧ＶDDQ に接続さ
れ、この電圧ＶDDQ は同一の公称電圧ＶDDを有するが、
但し、出力ドライバを電源に配線するために使用される
パスから別個のパスを介して電源へ配線させることによ
って比較的「静かな」、又は、低減したノイズレベルを
有する電源である。トランジスタＮ２のソースはアース
電位に接続される。入力信号はトランジスタＰ２ならび
にＮ２のゲートに印加される。ＯＣＤ１６はさらに、入
力インバータの出力とドライバ回路２２のゲートとの間
に接続される一対の電流ミラー回路１８ならびに２０を
含む。電流ミラー回路１８は３個のｐチャネルトランジ
スタＰ３、Ｐ４、及びＰ５と、１個のｎチャネルトラン
ジスタＮ３と、を含む。トランジスタＰ３ならびにＰ４
のソースはＶDDQ に接続される。トランジスタＰ３なら
びにＰ４のゲートはノードＣで共に接続される。トラン
ジスタＰ３ならびにＮ３のドレインもまた、ノードＣで
共に接続される。トランジスタＮ３のゲートはＶDDQ に
接続され、トランジスタＮ３のソースはアースに接続さ
れる。トランジスタＰ４のドレインはノードＤでトラン
ジスタＰ５のソースに接続される。トランジスタＰ５の
ゲートはノードＢで入力インバータの出力に結合され、
トランジスタＰ５のドレインはアースに接続される。電
流ミラー回路２０は３個のｎチャネルデバイスＮ４、Ｎ
５、ならびにＮ６と、１個のｐチャネルデバイスＰ６、
とを有する。トランジスタＮ４のドレインとトランジス
タＰ６のソースはＶDDQ に接続される。トランジスタＮ
４のゲートはノードＢに結合され、トランジスタＰ６の
ゲートはアースに接続される。トランジスタＮ４のソー
スはノードＥでトランジスタＮ５のドレインに接続され
る。トランジスタＮ５のゲートと、トランジスタＮ６な
らびにＰ６のドレインとはノードＦで互いに結合され
る。トランジスタＮ６のドレインはトランジスタＮ６の
ゲートに接続される。トランジスタＮ５ならびにＮ６の
ソースはアースに結合される。ＯＣＤ１６は、ｐチャネ
ル上にｎチャネルを形成するトーテムポール形態に配列
されたｎチャネルトランジスタＮ７ならびにｐチャネル
トランジスタＰ７を含むドライバ回路２２を有する。電
流ミラー回路１８の出力は、トランジスタＮ７のゲート
に印加され、電流ミラー回路２０の出力はトランジスタ
Ｐ７のゲートに印加される。トランジスタＮ７ならびに
Ｐ７のソースは、出力ノードＧで互いに結合される。ト
ランジスタＮ７のドレインは、比較的「ノイズの大き
い」電源となり得るＶDDN に接続され、トランジスタＰ
７のドレインはアースに接続される。トランジスタＰ７
のｎウェルならびにＮ７のｐウェルとの少なくともどち
らか一方は、接続部２４と２６によってそれぞれ示され
るようにノードＧに接続されて、トランジスタＰ７なら
びにＮ７の少なくともどちらか一方の基板効果を除去す
る。電圧レベルＶDDN 、ＶDDQ 及びアースはＯＣＤ１６
の動作を説明するためのものである。然しながら、本発
明の範囲にはＯＣＤ１６の動作に使用可能な任意の２個
の電圧レベルを含まれる。この場合、ＶDDQ とＶDDN と
は第１の電圧電位の例であり、アースは前記第１の電圧
電位より低電圧レベルの第２の電圧電位の例である。
【００２１】ＯＣＤ１６の同時スイッチングノイズを減
少させる上で２つの考慮すべき事柄がある。まず、従来
のフルスイングＯＣＤにおいてと同一のチップ間遅延時
間に対するＯＣＤ１６の出力の同時スイッチングノイズ
を軽減することが望ましい。第２に、トランジスタＮ７
中へ流入する電流Ｉは、トランジスタＮ７のソースにお
ける電圧がその目的値に対して立ち上がる時間とともに
線形に変化する。この条件は最小のｄｉ／ｄｔ設計を付
与する。即ち、ｄｉ／ｄｔは一定である。
【００２２】高出力電圧から低出力電圧へと下降する間
におけるＯＣＤ１６の出力の動作は、低出力電圧から高
出力電圧へと立ち上がる間の動作と対称して逆となるこ
とは当業者によって理解されるであろう。さらに、トラ
ンジスタＰ７と電流ミラー回路２０の動作はそれぞれト
ランジスタＮ７と電流ミラー回路１８の動作の対称した
補数になることも理解される。このように、後述する説
明において、ＯＣＤ１６の動作は、出力の立ち上がり、
電流ミラー回路１８、及びｎチャネルトランジスタＮ７
に関してのみ説明される。
【００２３】ノードＧにおける出力が低出力電圧から高
出力電圧へと上昇する際に掛かる時間と比較してゼロボ
ルトからＶDDへ実質的にゼロ時間で立ち上がることにな
るプリ・ドライバ回路（ノードＢ）に対するステップ入
力信号を有することが望ましい。後者は、プリ・ドライ
バ回路１８のパラメータによって決定される制御された
立ち上がり時間τC を有する。ノードＢにおける電圧が
ゼロボルトの時、トランジスタＮ７はオフであり、トラ
ンジスタＰ７はオンである。このように、出力電圧はト
ランジスタＰ７のしきい値電圧の大きさ（絶対値）、即
ち、｜ＶTP7 ｜、に等しくなる。トランジスタＰ４なら
びにＰ５は、ノードＤにおける電圧をほぼＶTN7 ＋｜Ｖ
TP7 ｜のトランジスタＮ７のオンされた時の電圧をちょ
うど下廻るように維持するためのものである。ノードＢ
における信号がゼロボルトからＶDDへ実質的にゼロ時間
で立ち上がる場合、ノードＤにおける電圧は制御された
立ち上がり時間でＶTN7 ＋｜ＶTP7 ｜からＶDDに立ち上
がり始める。出力ノード、即ち、ノードＧはさらに、実
質的に同一時間で｜ＶTP7 ｜からＶDD−ＶTN7 に立ち上
がる。さらに、この上昇の間に、ノードＥにおける電圧
は、ゼロボルトからデバイスＰ７をオフにし、且つ、そ
れをオフ状態に維持するＶDD−｜ＶTP7 ｜−ＶTN7 まで
上昇することになる。
【００２４】ノードＢ、ＤならびにＥ、及び出力ノード
Ｇにおける各電圧間の関係は、図３乃至図６に示され
る。これらの図から、ＯＣＤ１６の出力立ち上がり時間
はノードＤの信号の立ち上がり時間によって制御される
ことが理解できる。
【００２５】出力ノードＧから抵抗負荷へ流れる電流ｉ
は、トランジスタＮ７のゲート・ソース間電圧に比例す
る。以下の通りである。
【００２６】
【数１】
【００２７】この場合、ＩはトランジスタＮ７のゲート
に流れる電流を示し、ＣN7はトランジスタＮ７の有効入
力キャパシタンスを示す。Ｎ７のキャパシタンスは、Ｎ
７がオンした後はほとんど一定であるので、望ましく
は、一定のｄｉ／ｄｔを得るためにＰ４の広範囲なドレ
イン・ソース間電圧（ＶDSP4）にわたってＩは一定であ
るべきである。トランジスタＰ３ならびにＰ４への共通
信号は、それ自体でこれらのデバイスを流れる電流をト
ランジスタＮ３における基準電流に比例させるように調
節する。所望の基準電流は、リトグラフィに対し非感知
性であるように十分大きいものが選択されるトランジス
タＮ３の寸法によって決定される。基準電流はトランジ
スタＰ４で再生されて、トランジスタＰ５内に流れるの
は、トランジスタＮ７がオフの場合である。トランジス
タＰ５のゲートにおける信号がトランジスタＰ５をオフ
にすると、トランジスタＰ４内の反射された基準電流は
トランジスタＮ７のゲート内へ流れる。その後、トラン
ジスタＮ７のゲートにおける電圧は、基準電流とゲート
キャパシタンスとによって決定される速度で立ち上が
る。トランジスタＰ４を流れる電流は、トランジスタＰ
３ならびにＰ４の寸法（Ｗ／Ｌ）がトランジスタＰ３な
らびにＰ４のゲート上の駆動電圧の大きさ（絶対値）が
｜ＶTP4 ｜をちょうど上廻る値に安定するように選ばれ
るため、ＶDSP4の広範囲にわたって一定になる。また、
トランジスタＰ３ならびにＰ４とが同一のしきい値電圧
を有するようにトランジスタＰ３ならびにＰ４のチャネ
ル長が同一であることが必要である。かくして、トラン
ジスタＰ４は飽和モードで動作することによって、Ｉが
一定である間は広範囲のＶDSP4を提供することになる。
トランジスタＰ５は、ノードＤにおける電圧を、オンす
る前にトランジスタＮ７のオンした時の電圧をちょうど
下回るように設定するためのものである。
【００２８】出力トランジスタＮ７ならびにＰ７がとも
に同時的にオフされることが可能であるように別々の入
力信号を電流ミラー回路１８と２０に印加することによ
って、ＯＣＤ１６のトライステートモードにおける作動
が容易化され得ることは当業者によって理解される。Ｐ
５ならびにＮ４のゲートに印加されたこれら個々の入力
信号はそれぞれ、上記の如きＯＣＤ１６の正常動作中に
おいては共に同一であるが、但し、Ｐ５のゲート上のア
ースならびにＮ４のゲート上のＶDDが、ＯＣＤ１６の両
出力トランジスタをオフにするようにさせる。また、Ｏ
ＣＤ１６内の電源ラインＶDDN ならびにＶDDQ を分離す
る上で使用される同一原理はアース線に対しても使用さ
れ得ることがさらに理解される。かくして、ドライバ回
路２２のアース接続は個別の経路を介してシステムアー
スに提供されることになる。
【００２９】低スイングドライバと共働するために、レ
シーバによって幾つかの要求条件を満たす必要がある。
レシーバは低減された入力電圧スイングを検出且つノイ
ズを除去し、フルスイング（０ボルトからＶDD）のディ
ジタル出力を有する必要がある。単純なＣＭＯＳインバ
ータは、許容差ならびにノイズが適宜に制御される場合
にはこの機能を提供することができる。電圧スイングの
軽減によって、インバータデバイスの一方又は他方は電
流を伝導することになるが、これは有害ではない。公称
条件ならびにノイズの存在しない時については、入力信
号が十分とされる時間の半分以上にわたってスイングす
る場合に、かかる回路はその出力状態を切り換えること
になる。
【００３０】その他の手段として、伝達特性にある程度
のヒステリシスを備えたオフ・チップレシーバ（ＯＣ
Ｒ）を提供することが上げられる。ヒステリシスを有し
ない単純なインバータと比較すると、この回路は、ライ
ンからの入力信号が一定時間の半分よりも大きな量だけ
スイングする場合にのみその出力状態を切り換えること
になる。かかる回路は図７に示される。ＯＣＲ回路２８
は５個のｐチャネルトランジスタＴ1 、Ｔ2 、Ｔ5 、Ｔ
7 ならびにＴ9 と、５個のｎチャネルトランジスタＴ
3 、Ｔ4 、Ｔ6 、Ｔ8 ならびにＴ10とを含む。入力が所
与のレベルにある場合（例えば、１．９Ｖで「ハイ」レ
ベルにある場合）、第１段階の出力は逆極性（例えば、
０ボルトで「ロー」）を有する。この出力はレシーバデ
バイスＴ5 又はＴ6 の一方又は他方（例えば、Ｔ5 ）を
オンさせる。かかるレシーバデバイスは、入力ライン上
のノイズからは影響を受けないオフ状態にとどまること
を確証するために、Ｔ2 又はＴ3 （例えば、この場合に
はＴ2 ）のどちらか一方のソース電圧を調節するための
フィードバック経路（例えば、Ｔ1 、Ｔ5 ）を提供する
ことによって逆状態へスイッチングすることを回避する
傾向がある。デバイス幅を正確に選択することによっ
て、回路は所望の入力信号レベル（例えば、この場合で
は約１Ｖ）でスイッチングを行なうことを可能にする。
この回路は、入力デバイス（Ｔ2 とＴ3 ）のスタックに
ある中心のインバータを通るリーク電流をオフするが、
フィードバックデバイスを介して直流電流を若干引き込
むので、このため小量の直流電力を消費する。図７は、
比較的ノイズから解放された電源ＶDDQ に接続されるＯ
ＣＲ回路を示す。これは、より小さな信号のスイングが
検出されるので、望ましい。
【００３１】図８ならびに図９は、出力をハイからロー
の論理レベルへスイッチングする際の従来の同時スイッ
チングフルスイングドライバ４０個について実際のｄｉ
／ｄｔノイズ測定値を示す。
【００３２】図１０ならびに図１１は、ハイからローの
論理レベルへスイッチングする出力を有する本発明の同
時スイッチング低スイングドライバ４０個についての実
際のｄｉ／ｄｔノイズ測定値を示す。
【００３３】図８ならびに図９を図１０ならびに図１１
と比較することによって、従来のフルスイングＯＣＤに
より生成される静止レシーバ入力ノイズとアースノイズ
の大きさは、低スイングＯＣＤのほぼ５乃至６倍である
ことが判る。このデータから、同時にスイッチング可能
なＯＣＤの数は、従来のフルスイング設計の代わりに低
スイングＯＣＤが使用される場合に５乃至６倍増加する
ことが結論となり得る。他方、低スイングＩ／Ｏ方式ほ
指示する前提は０．６と１．９ボルトのオフセット論理
レベルであるので、ＯＣＲ入力に残されるノイズマージ
ンは０．０と２．５ボルトレベルの場合から実質的に半
分カットされる。かくして、許容可能な同時スイッチン
グの正味増加は２．５乃至３の範囲内にある可能性がよ
り大きい。
【００３４】図１２は、２００個の従来の同時スイッチ
ングフルスイングＯＣＤの電源ＶDDとアースＧＮＤノイ
ズの疑似プロットを示す図である。図１３は、本発明に
よる同時スイッチング低スイングＯＣＤ２００個に対す
るＶDDとアースノイズの疑似プロットを示す図である。
図１２ならびに図１３を比較することによって判るよう
に、低スイングＯＣＤのｄｉ／ｄｔノイズの最大値は、
従来のフルスイングＯＣＤに比較して約１／４となる。
有効寄生インダクタンスに対するｐＨ値が２５０である
と仮定した場合、ＶDDならびにＧＮＤの両方に対する最
大電源電圧変動は、従来のフルスイングＯＣＤの２．０
Ｖに対して、低スイングＯＣＤについては０．５Ｖであ
る。
【００３５】
【発明の効果】本発明は上記のように構成されているの
で、低減した出力電圧スイングを利用してＯＣＤ出力ノ
イズを最小限にすることができる。
【図面の簡単な説明】
【図１】本発明に従って低減された出力電圧スイングを
利用するＯＣＤ回路の概略図である。
【図２】本発明に従って、一定の電流プリ・ドライバ回
路及び低減出力電圧スイングを利用するＯＣＤ回路の概
略図である。
【図３】入力が低入力電圧から高入力電圧へ立ち上が
り、その後、低入力電圧へ逆戻りする時の図２のＯＣＤ
のノードＢにおける電圧図である。
【図４】入力信号が低入力電圧から高入力電圧へ立ち上
がり、その後、低入力電圧へ逆戻りする時の図２のＯＣ
ＤのノードＤにおける電圧図である。
【図５】入力信号が低入力電圧から高入力電圧へ立ち上
がり、その後、低入力電圧へ逆戻りする時の図２のＯＣ
ＤのノードＥにおける電圧図である。
【図６】入力信号が低入力電圧から高入力電圧へ立ち上
がり、その後、低入力電圧へ逆戻りする時の図２のＯＣ
ＤのノードＧにおける出力電圧図である。
【図７】図２の低電圧スイングのＯＣＤ回路によって伝
送される２進信号を検出するために使用可能なレシーバ
回路の概略図である。
【図８】出力が高から低の論理レベルへスイッチングす
る時の４０個の従来のフルスイングＯＣＤを同時スイッ
チングする際のノイズ測定値の写真図である。
【図９】出力が高から低の論理レベルへスイッチングす
る時の４０個の従来のフルスイングＯＣＤを同時スイッ
チングする際のノイズ測定値の写真図である。
【図１０】本発明に従って、４０個の低スイングＯＣＤ
を同時にスイッチングする際のノイズ測定値の写真図で
ある。
【図１１】本発明に従って、４０個の低スイングＯＣＤ
を同時にスイッチングする際のノイズ測定値の写真図で
ある。
【図１２】従来の２００個のフルスイングＯＣＤを同時
にスイッチングする際の電源ＶDDとアース（ＧＮＤ）ノ
イズの疑似曲線図である。
【図１３】本発明に従って、２００個の低スイングＯＣ
Ｄを同時にスイッチングする際の電源ＶDDとアース（Ｇ
ＮＤ）ノイズの疑似曲線図である。
【符号の説明】
１０ ＯＣＤ回路 １６ ＯＣＤ ２２ ドライバ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート ヒース デナード アメリカ合衆国10566、ニューヨーク州 ピークスキル、タマラック ドライヴ ８ (72)発明者 フセイン イブラヒム ハナフィ アメリカ合衆国10526、ニューヨーク州 ゴールデンズ ブリッジ、アパッチ サ ークル 243 (56)参考文献 特開 平２−154461（ＪＰ，Ａ) 特開 平１−161916（ＪＰ，Ａ) 米国特許4322639（ＵＳ，Ａ) 米国特許4654548（ＵＳ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ソース、ドレインならびにゲート端子を
    それぞれ有した一対の相補形電界効果トランジスタであ
    って、前記一対のトランジスタの各々のソースは出力ノ
    ードにおいて直列接続され、前記一対のトランジスタの
    内の第１のトランジスタのドレインは第１の電圧電位に
    接続され、また前記一対のトランジスタの第２のトラン
    ジスタのドレインは前記第１の電圧電位よりも低電圧レ
    ベルの第２の電圧電位に接続され、前記一対のトランジ
    スタの各々のゲートは入力ノードに接続され、前記一対
    のトランジスタの一方のウェルは前記出力ノードに接続
    されており、前記第１のトランジスタはｎチャネルトラ
    ンジスタであり、前記第２のトランジスタはｐチャネル
    トランジスタであり、前記ｐチャネルトランジスタのｎ
    ウェル及び前記ｎチャネルトランジスタのｐウェルの内
    の少なくとも前記ｐチャネルトランジスタのｎウェルが
    出力ノードに接続されている、一対の相補形電界効果ト
    ランジスタを含むドライバ回路。
  2. 【請求項２】 前記ｐチャネルトランジスタのｎウェル
    及び前記ｎチャネルトランジスタのｐウェルが出力ノー
    ドに接続されている、請求項１記載のドライバ回路。
  3. 【請求項３】 ソース、ドレインならびにゲート端子を
    それぞれ有した一対の相補形電界効果トランジスタであ
    って、前記一対のトランジスタの各々のソースは出力ノ
    ードにおいて直列接続され、前記一対のトランジスタの
    内の第１のトランジスタのドレインは第１の電圧電位に
    接続され、また前記一対のトランジスタの第２のトラン
    ジスタのドレインは前記第１の電圧電位よりも低電圧レ
    ベルの第２の電圧電位に接続され、前記一対のトランジ
    スタの各々のゲートは入力ノードに接続され、前記一対
    のトランジスタの一方のウェルは前記出力ノードに接続
    されており、前記第１のトランジスタはｎチャネルトラ
    ンジスタであり、前記第２のトランジスタはｐチャネル
    トランジスタであり、前記ｐチャネルトランジス タのｎ
    ウェル及び前記ｎチャネルトランジスタのｐウェルの内
    の少なくとも前記ｐチャネルトランジスタのｎウェルが
    出力ノードに接続されている、一対の相補形電界効果ト
    ランジスタと、 前記出力ノードに接続される出力伝送ラインと、 入力端子と、前記入力端子に接続され、所与の電圧変化率を有する入
    力波形を前記入力端子に印加する手段と、 前記入力端子と前記ゲート電極間に接続され、前記所与
    の電圧変化率よりも小さな電圧変化率を有するように生
    成された波形を前記ゲート電極へ印加する手段と、 を含む低ノイズドライバ回路。
  4. 【請求項４】 両電界効果トランジスタのトランジスタ
    サイズ（Ｗ／Ｌ）がノードと伝送ラインの特性インピー
    ダンスとの間でインピーダンスの整合を行なう請求項３
    記載の低ノイズドライバ回路。
  5. 【請求項５】 入力波形を印加する前記手段がＣＭＯＳ
    インバータ回路を含む請求項３記載の低ノイズドライバ
    回路。
  6. 【請求項６】 前記入力端子と前記ゲート電極との間に
    接続される手段が一対の電流ミラー回路を含む請求項３
    記載の低ノイズドライバ回路。
  7. 【請求項７】 ソース、ドレインならびにゲート端子を
    それぞれ有した一対の相補形電界効果トランジスタであ
    って、前記一対のトランジスタの各々のソースは出力ノ
    ードにおいて直列接続され、前記一対のトランジスタの
    内の第１のトランジスタのドレインは第１の電圧電位に
    接続され、また前記一対のトランジスタの第２のトラン
    ジスタのドレインは前記第１の電圧電位よりも低電圧レ
    ベルの第２の電圧電位に接続され、前記一対のトランジ
    スタの各々のゲートは入力ノードに接続され、前記一対
    のトランジスタの一方のウェルは前記出力ノードに接続
    されており、前記第１のトランジスタはｎチャネルトラ
    ンジスタであり、前記第２のトランジスタはｐチャネル
    トランジスタであり、前記ｐチャネルトランジスタのｎ
    ウェル及び前記ｎチャネルトランジスタのｐウェルの内
    の少なくとも前記ｐチャネルトランジスタのｎウェルが
    出力ノードに接続されている、一対の相補 形電界効果ト
    ランジスタと、 前記出力ノードに接続される出力伝送ラインと、 入力端子と、 前記入力端子に接続され、所与の電圧変化率を有する入
    力波形を前記入力端子に印加する手段と、 前記入力端子と前記ゲート電極間に接続され、前記所与
    の電圧変化率よりも小さな電圧変化率を有するように生
    成された波形を前記ゲート電極へ印加する手段と、 前記出力伝送ラインを介して前記出力ノードへ結合され
    るレシーバ回路と、 を含む低ノイズ低電圧スイングドライバ・レシーバ回
    路。
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