JP2586541B2 - カウンタのテスト回路 - Google Patents
カウンタのテスト回路Info
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- 238000012360 testing method Methods 0.000 title claims description 44
- 238000010586 diagram Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、カウンタのテスト回路に関する。さらに詳
細には、カウンタの動作テストを簡単な操作かつ短時間
で行うことが可能なカウンタのテスト回路に関する。
細には、カウンタの動作テストを簡単な操作かつ短時間
で行うことが可能なカウンタのテスト回路に関する。
従来の技術 従来、集積回路の内蔵カウンタのテストは、以下の方
法で行っていた。すなわち、カウント値をレジスタから
カウンタに入力し、かつ前記レジスタに値を自由に設定
できるものでは前記レジスタに特定の値を書き込み、カ
ウンタを動作させる。次いで、カウンタの動作結果を、
集積回路の動作や、あるいはカウンタの出力に関係する
レジスタのデータから読み出し、期待パターンと比較す
ることにより、カウンタの動作の良否を確認する。上記
の操作を繰り返すことにより、カウンタの全てのビット
の動作をテストしていた。
法で行っていた。すなわち、カウント値をレジスタから
カウンタに入力し、かつ前記レジスタに値を自由に設定
できるものでは前記レジスタに特定の値を書き込み、カ
ウンタを動作させる。次いで、カウンタの動作結果を、
集積回路の動作や、あるいはカウンタの出力に関係する
レジスタのデータから読み出し、期待パターンと比較す
ることにより、カウンタの動作の良否を確認する。上記
の操作を繰り返すことにより、カウンタの全てのビット
の動作をテストしていた。
発明が解決しようとする問題点 上記した従来のカウンタのテストは、カウンタの全ビ
ットに対し、キャリーがあるときは“0"→“1"または
“1"→“0"、キャリーがないときは、“0"→“0"または
“1"→“1"という動作を行うことを確認するのに、それ
ぞれデータをレジスタに書き込み、該レジスタからカウ
ンタに入力し、カウンタを動作させるという操作を繰り
返すことにより行っていた。
ットに対し、キャリーがあるときは“0"→“1"または
“1"→“0"、キャリーがないときは、“0"→“0"または
“1"→“1"という動作を行うことを確認するのに、それ
ぞれデータをレジスタに書き込み、該レジスタからカウ
ンタに入力し、カウンタを動作させるという操作を繰り
返すことにより行っていた。
このため、レジスタへの書き込みや、カウンタを動作
させるための操作が複雑な場合には、カウンタのテスト
に膨大な時間を要するという欠点がある。
させるための操作が複雑な場合には、カウンタのテスト
に膨大な時間を要するという欠点がある。
問題点を解決するための手段 本発明に従うと、レジスタからカウンタにデータを入
力し、カウンタを動作させることで集積回路に内蔵され
たカウンタをテストする回路において、カウンタの出力
を入力とし、最上位の“1"のビットより下位のビットを
すべて“1"として、前記レジスタに出力する動作を繰り
返す、カウンタ入力データ発生器を具備することを特徴
とするカウンタのテスト回路が提供される。
力し、カウンタを動作させることで集積回路に内蔵され
たカウンタをテストする回路において、カウンタの出力
を入力とし、最上位の“1"のビットより下位のビットを
すべて“1"として、前記レジスタに出力する動作を繰り
返す、カウンタ入力データ発生器を具備することを特徴
とするカウンタのテスト回路が提供される。
作用 本発明のカウンタテスト回路は、カウンタの出力を入
力とし、最上位の“1"のビットより下位のビットをすべ
て“1"としたデータを、次のテストデータとして、カウ
ント値レジスタに出力する動作を繰り返す、カウンタ入
力データ発生器を具備するところにその主要な特徴があ
る。
力とし、最上位の“1"のビットより下位のビットをすべ
て“1"としたデータを、次のテストデータとして、カウ
ント値レジスタに出力する動作を繰り返す、カウンタ入
力データ発生器を具備するところにその主要な特徴があ
る。
カウンタのテストは、カウンタの全ビットに対し、キ
ャリーがあるときは“0"→“1"または“1"→“0"、キャ
リーがないときは、“0"→“0"または“1"→“1"という
動作を行うことを確認しなければならないが、従来は、
複数の異なったデータをカウント値レジスタに入力すし
てこのテストを行っていた。
ャリーがあるときは“0"→“1"または“1"→“0"、キャ
リーがないときは、“0"→“0"または“1"→“1"という
動作を行うことを確認しなければならないが、従来は、
複数の異なったデータをカウント値レジスタに入力すし
てこのテストを行っていた。
本発明のカウンタテスト回路では、カウンタからの出
力データの最上位の“1"以下のビットをすべて“1"とし
て、次のテストデータとする。従って、最初のカウント
値データがどのような値であっても、カウンタのテスト
を開始すると、カウント値レジスタ内には、テスト用の
データが入力される。従って、カウント値レジスタのデ
ータを任意に変更できない集積回路であってもテストの
所要時間は、ほとんど変わらない。
力データの最上位の“1"以下のビットをすべて“1"とし
て、次のテストデータとする。従って、最初のカウント
値データがどのような値であっても、カウンタのテスト
を開始すると、カウント値レジスタ内には、テスト用の
データが入力される。従って、カウント値レジスタのデ
ータを任意に変更できない集積回路であってもテストの
所要時間は、ほとんど変わらない。
本発明のカウンタテスト回路を用いて、カウンタのテ
ストを行う場合、テストに用いるカウント値データの、
最上位の“1"のビット以下のビットは、すべて“1"であ
る。従って、最大でもカウンタを（カウンタのビット数
＋２）回動作させるテストで全てのビットに対して、キ
ャリーがあった場合の動作とキャリーがない場合に値を
保存する機能の両方が、確認できる。
ストを行う場合、テストに用いるカウント値データの、
最上位の“1"のビット以下のビットは、すべて“1"であ
る。従って、最大でもカウンタを（カウンタのビット数
＋２）回動作させるテストで全てのビットに対して、キ
ャリーがあった場合の動作とキャリーがない場合に値を
保存する機能の両方が、確認できる。
実施例 以下、図面を参照し、本発明を実施例によりさらに詳
しく説明するが、以下の開示は、本発明の単なる実施例
に過ぎず、本発明の技術的範囲を何等制限するものでは
ない。
しく説明するが、以下の開示は、本発明の単なる実施例
に過ぎず、本発明の技術的範囲を何等制限するものでは
ない。
実施例１ 第１図に、本発明のカウンタのテスト回路の一例の構
成図を示す。カウンタのテストモードにおいて、本発明
のカウンタのテスト回路は、第１図に示すように、テス
トするカウンタ２と、カウンタ２からの出力を入力とす
る、入力データ発生器３および出力用ラッチ４と、入力
データ発生器３が発生するデータを入力とし、カウンタ
２に出力するカウント値のレジスタ１とで主い構成され
る。本実施例においては、カウンタ２は８ビットのカウ
ンタとする。
成図を示す。カウンタのテストモードにおいて、本発明
のカウンタのテスト回路は、第１図に示すように、テス
トするカウンタ２と、カウンタ２からの出力を入力とす
る、入力データ発生器３および出力用ラッチ４と、入力
データ発生器３が発生するデータを入力とし、カウンタ
２に出力するカウント値のレジスタ１とで主い構成され
る。本実施例においては、カウンタ２は８ビットのカウ
ンタとする。
第１図に示す本発明のカウンタのテスト回路は、以下
のように動作する。レジスタ１からカウント値データが
カウンタ２に入力されると、カウンタ２は、レジスタ１
が出力したカウント値をインクリメントして出力する。
入力データ発生器３は、カウンタ２の出力から最上位の
“1"のビットを検出し、それ以下のビットをすべて“1"
としてレジスタ１へ出力する。レジスタ１は、入力デー
タ発生器３の出力をカウント値データとして、再びカウ
ンタ２へ出力する。
のように動作する。レジスタ１からカウント値データが
カウンタ２に入力されると、カウンタ２は、レジスタ１
が出力したカウント値をインクリメントして出力する。
入力データ発生器３は、カウンタ２の出力から最上位の
“1"のビットを検出し、それ以下のビットをすべて“1"
としてレジスタ１へ出力する。レジスタ１は、入力デー
タ発生器３の出力をカウント値データとして、再びカウ
ンタ２へ出力する。
上記の動作を８ビットカウンタの場合なら、最大10回
繰り返すことにより、カウンタ２のテストは行われる。
繰り返すことにより、カウンタ２のテストは行われる。
第２図に、最初にカウンタ２に入力されたデータが
“00000000"である場合の、カウンタ２の入力と出力、
カウンタ入力発生器３の出力のデータ遷移図を示す。こ
の場合は、カウンタ２を９回連続で動作させることによ
り、テストが終了する。また、本実施例のカウンタのテ
スト回路においては、最初にカウンタ２に入力されたデ
ータが、いかなる値であっても２回目以降にカウンタ２
に入力されるデータは、第２図に示すカウンタ入力デー
タのいずれかの値となるので、カウンタ２を最大10回動
作させればテストは終了する。
“00000000"である場合の、カウンタ２の入力と出力、
カウンタ入力発生器３の出力のデータ遷移図を示す。こ
の場合は、カウンタ２を９回連続で動作させることによ
り、テストが終了する。また、本実施例のカウンタのテ
スト回路においては、最初にカウンタ２に入力されたデ
ータが、いかなる値であっても２回目以降にカウンタ２
に入力されるデータは、第２図に示すカウンタ入力デー
タのいずれかの値となるので、カウンタ２を最大10回動
作させればテストは終了する。
第４図に、本実施例の入力データ発生器３を示す。本
実施例の入力データ発生器３は、カウンタ２と同様８ビ
ットで、第４図で、左が上位、右が下位となっている。
カウンタ２から出力されたデータは、各ビットのＡから
入力され、最上位ビットの“1"以下のビットをすべて
“1"にして、Ｂからレジスタ１に出力する構成となって
いる。
実施例の入力データ発生器３は、カウンタ２と同様８ビ
ットで、第４図で、左が上位、右が下位となっている。
カウンタ２から出力されたデータは、各ビットのＡから
入力され、最上位ビットの“1"以下のビットをすべて
“1"にして、Ｂからレジスタ１に出力する構成となって
いる。
第４図において、φ１、φ２は重なり合わない２相の
クロック信号で▲▼はφ１の反転信号である。
クロック信号で▲▼はφ１の反転信号である。
第４図の回路において、入力Ａに接続されたMOSトラ
ンジスタは、クロックφ１で開閉されるゲートを構成し
ており、もう１つのMOSトランジスタＧと２つのインバ
ータＦとが１ビットメモリを構成している。かくして、
クロックφ１で入力Ａから２値信号がメモリに取り込ま
れ、クロックφ２で１ビットメモリが安定状態になり、
書き込みが終了する。
ンジスタは、クロックφ１で開閉されるゲートを構成し
ており、もう１つのMOSトランジスタＧと２つのインバ
ータＦとが１ビットメモリを構成している。かくして、
クロックφ１で入力Ａから２値信号がメモリに取り込ま
れ、クロックφ２で１ビットメモリが安定状態になり、
書き込みが終了する。
そのような１ビットメモリの出力を受けるＮ型MOSト
ランジスタＥ（全ビットを通して直列に接続されてい
る）は、それぞれの１ビットメモリの出力の状態に従っ
て導通状態及び遮断状態となる。次いで、クロックφ２
がハイレベルとなると、第４図の左端のアースに接続さ
れているＮ型MOSトランジスタＥが導通状態となり、所
定の電圧に接続されているＰ型MOSトランジスタＤが導
通状態となり、更に、出力バッファＣが動作状態にな
る。かくして、それぞれの１ビットメモリの出力を受け
るＮ型MOSトランジスタＥは、遮断状態のＮ型MOSトラン
ジスタＥにより左右に分割され、それにより、そのＮ型
MOSトランジスタＥに接続された出力バッファＣも同様
に左右に分割される。その結果、分割された一方の出力
バッファＣは、その入力にアース電位を受け、分割され
た他方の出力バッファＣは、その入力に前記した所定の
電圧を受ける。すなわち、最上位ビットの“1"以下のビ
ットがすべて“1"となっているビットパターンがＢより
出力される。
ランジスタＥ（全ビットを通して直列に接続されてい
る）は、それぞれの１ビットメモリの出力の状態に従っ
て導通状態及び遮断状態となる。次いで、クロックφ２
がハイレベルとなると、第４図の左端のアースに接続さ
れているＮ型MOSトランジスタＥが導通状態となり、所
定の電圧に接続されているＰ型MOSトランジスタＤが導
通状態となり、更に、出力バッファＣが動作状態にな
る。かくして、それぞれの１ビットメモリの出力を受け
るＮ型MOSトランジスタＥは、遮断状態のＮ型MOSトラン
ジスタＥにより左右に分割され、それにより、そのＮ型
MOSトランジスタＥに接続された出力バッファＣも同様
に左右に分割される。その結果、分割された一方の出力
バッファＣは、その入力にアース電位を受け、分割され
た他方の出力バッファＣは、その入力に前記した所定の
電圧を受ける。すなわち、最上位ビットの“1"以下のビ
ットがすべて“1"となっているビットパターンがＢより
出力される。
実施例２ 本実施例においては、実施例１のカウンタのテスト回
路の入力データ発生器３の前後にインバータを付加し
た。これにより、カウンタ２のデクリメント時のテスト
を同様に行うことができる。
路の入力データ発生器３の前後にインバータを付加し
た。これにより、カウンタ２のデクリメント時のテスト
を同様に行うことができる。
第３図に、最初にカウンタに入力されたデータが“11
111111"である場合の、カウンタの入力と出力、カウン
タ入力発生器の出力のデータ遷移図を示す。
111111"である場合の、カウンタの入力と出力、カウン
タ入力発生器の出力のデータ遷移図を示す。
この場合は、実施例１と同様に、９回カウンタを動作
させることにより、カウンタのデクリメント時のテスト
を行うことができる。
させることにより、カウンタのデクリメント時のテスト
を行うことができる。
以上説明したように本発明は、カウンタの出力を入力
とし、カウンタテスト用入力を出力するカウンタ入力デ
ータ発生器を従来のカウンタに付加することにより、カ
ウンタのテスト時間を大幅に短縮できる効果がある。
とし、カウンタテスト用入力を出力するカウンタ入力デ
ータ発生器を従来のカウンタに付加することにより、カ
ウンタのテスト時間を大幅に短縮できる効果がある。
発明の効果 本発明のカウンタのテスト回路によれば、カウント値
として任意のデータを入力することが不可能な集積回路
上のカウンタであっても、最大（カウンタのビット数＋
２）回カウンタを動作させるだけで、カウンタのテスト
を行うことができる。さらに、本発明のカウンタのテス
ト回路のカウンタ入力発生器の前後にインバータを付加
し、インバータを介して入力データ発生器からデータを
入出力することにより、カウンタのデクリメント時のテ
ストも同様に可能である。インバータへの接続を切り換
え可能にしておけば、最大｛２×（カウンタのビット
数）＋３｝回カウンタを動作させることにより、カウン
タのインクリメントおよびデクリメントの両方の動作の
テストができる。
として任意のデータを入力することが不可能な集積回路
上のカウンタであっても、最大（カウンタのビット数＋
２）回カウンタを動作させるだけで、カウンタのテスト
を行うことができる。さらに、本発明のカウンタのテス
ト回路のカウンタ入力発生器の前後にインバータを付加
し、インバータを介して入力データ発生器からデータを
入出力することにより、カウンタのデクリメント時のテ
ストも同様に可能である。インバータへの接続を切り換
え可能にしておけば、最大｛２×（カウンタのビット
数）＋３｝回カウンタを動作させることにより、カウン
タのインクリメントおよびデクリメントの両方の動作の
テストができる。
第１図は、本発明のカウンタのテスト回路の一実施例の
構成図であり、 第２図は、本発明のカウンタのテスト回路を用いて、８
ビットのカウンタインクリメントテストをおこなった場
合のデータ遷移図の一例であり、 第３図は、本発明のカウンタのテスト回路を用いて、８
ビットのカウンタデクリメントテスト時のデータ遷移図
の一例であり、 第４図は、本発明のカウンタのテスト回路に用いる入力
データ発生器の一実施例である。 〔主な参照番号〕 １……レジスタ、 ２……カウンタ、 ３……入力データ発生器、 ４……出力用ラッチ、 Ａ……入力線、 Ｂ……出力線、 Ｃ……クロックドインバータ、 Ｄ……Ｐ型MOSトランジスタ、 Ｅ……Ｎ型MOSトランジスタ、 Ｆ……インバーター、 Ｇ……CMOSトランジスタ、
構成図であり、 第２図は、本発明のカウンタのテスト回路を用いて、８
ビットのカウンタインクリメントテストをおこなった場
合のデータ遷移図の一例であり、 第３図は、本発明のカウンタのテスト回路を用いて、８
ビットのカウンタデクリメントテスト時のデータ遷移図
の一例であり、 第４図は、本発明のカウンタのテスト回路に用いる入力
データ発生器の一実施例である。 〔主な参照番号〕 １……レジスタ、 ２……カウンタ、 ３……入力データ発生器、 ４……出力用ラッチ、 Ａ……入力線、 Ｂ……出力線、 Ｃ……クロックドインバータ、 Ｄ……Ｐ型MOSトランジスタ、 Ｅ……Ｎ型MOSトランジスタ、 Ｆ……インバーター、 Ｇ……CMOSトランジスタ、
Claims (1)
- 【請求項１】レジスタからカウンタにデータを入力し、
カウンタを動作させることで集積回路に内蔵されたカウ
ンタをテストする回路において、カウンタの出力を入力
とし、最上位の“1"のビットより下位のビットをすべて
“1"として、前記レジスタに出力する動作を繰り返す、
カウンタ入力データ発生器を具備することを特徴とする
カウンタのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332291A JP2586541B2 (ja) | 1987-12-29 | 1987-12-29 | カウンタのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332291A JP2586541B2 (ja) | 1987-12-29 | 1987-12-29 | カウンタのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01174990A JPH01174990A (ja) | 1989-07-11 |
| JP2586541B2 true JP2586541B2 (ja) | 1997-03-05 |
Family
ID=18253316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332291A Expired - Fee Related JP2586541B2 (ja) | 1987-12-29 | 1987-12-29 | カウンタのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586541B2 (ja) |
-
1987
- 1987-12-29 JP JP62332291A patent/JP2586541B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01174990A (ja) | 1989-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |