JPS614979A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS614979A JPS614979A JP59125232A JP12523284A JPS614979A JP S614979 A JPS614979 A JP S614979A JP 59125232 A JP59125232 A JP 59125232A JP 12523284 A JP12523284 A JP 12523284A JP S614979 A JPS614979 A JP S614979A
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- JP
- Japan
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- circuit
- flip
- signal
- flop
- transmission gate
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- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ（絶縁ゲート形電界効果トラ
ンジスタ）で構成された半導体集積回路Ｗ置に関するも
０で・例えば・ゲートア′イ等のようなディジタル情報
処理回路を構成するＣＭＯ８（相補型ＭＯ３）集積回路
装置に利用して有効な技術に関するものである。
ンジスタ）で構成された半導体集積回路Ｗ置に関するも
０で・例えば・ゲートア′イ等のようなディジタル情報
処理回路を構成するＣＭＯ８（相補型ＭＯ３）集積回路
装置に利用して有効な技術に関するものである。
ディジタル情報処理回路は、情報の論理を採るゲート回
路と、その出力信号を所定のクロック信号に従って保持
するフリップフロップ回路との組み合わせにより複雑な
情報処理のためのシーケンス動作が行われる。このよう
なディジタル情報処理回路の機能試験（動作診断）を行
う方法として、第１図に示すように、各フリップフロッ
プ回路に点線で囲まれたような診断用回路を設け、複数
のフリップフロップ回路間でシフトレジスタを構成し、
各フリップフロップ回路の保持情報をシリアルに取り出
すことによって、上記ゲート回路における論理演算結果
を調べることが考えられている。
路と、その出力信号を所定のクロック信号に従って保持
するフリップフロップ回路との組み合わせにより複雑な
情報処理のためのシーケンス動作が行われる。このよう
なディジタル情報処理回路の機能試験（動作診断）を行
う方法として、第１図に示すように、各フリップフロッ
プ回路に点線で囲まれたような診断用回路を設け、複数
のフリップフロップ回路間でシフトレジスタを構成し、
各フリップフロップ回路の保持情報をシリアルに取り出
すことによって、上記ゲート回路における論理演算結果
を調べることが考えられている。
しかしながら、このような診ｌｆＴ機能を付加すると、
同図に示すように、素子数が膨大になってしまうという
欠点がある。また、シフトレジスタを構成するために、
上記診断用回路には、２相のクロック信号φｓａとφＳ
ｂとが必要になるものである（フリップフロップ回路の
ゲート回路の診断を可能とする技術については、例えば
特願昭５８−７２８８４号参照）。
同図に示すように、素子数が膨大になってしまうという
欠点がある。また、シフトレジスタを構成するために、
上記診断用回路には、２相のクロック信号φｓａとφＳ
ｂとが必要になるものである（フリップフロップ回路の
ゲート回路の診断を可能とする技術については、例えば
特願昭５８−７２８８４号参照）。
この発明の目的は、簡単な回路構成によって診断機能を
持ったフリップフロップ回路を含む半導体集積回路装置
を提供することにある。
持ったフリップフロップ回路を含む半導体集積回路装置
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ディジタル情報処理回路に含まれる各フリッ
プフロップ回路に対して、このフリップフロップ回路に
おける′情報保持回路の入力端子に所定のタイミング信
号によって制御される第１導電型の伝送ゲートＭＯ３Ｆ
ＥＴと、上記情報保持回路の出力端子に上記タイミング
信号を受けて上記情報保持回路の出力端子の信号をラッ
チ回路に伝送する第２導電型の伝送ゲートＭＯ３ＦＥＴ
とからなる診断用回路を設けて、複数のフリップフロッ
プ回路間で上記診断用回路とフリップフロップ回路にお
ける情報保持回路とを縦列形態にしてシフトレジスタを
構成するものである− 〔実施例〕 第２図には、この発明に係る診断機能付きフリップフロ
ップ回路の一実施例の回路図が示されている。同図の各
回路素子は、公知のＣＭＯＳ集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような半導
体基板上において形成される。
プフロップ回路に対して、このフリップフロップ回路に
おける′情報保持回路の入力端子に所定のタイミング信
号によって制御される第１導電型の伝送ゲートＭＯ３Ｆ
ＥＴと、上記情報保持回路の出力端子に上記タイミング
信号を受けて上記情報保持回路の出力端子の信号をラッ
チ回路に伝送する第２導電型の伝送ゲートＭＯ３ＦＥＴ
とからなる診断用回路を設けて、複数のフリップフロッ
プ回路間で上記診断用回路とフリップフロップ回路にお
ける情報保持回路とを縦列形態にしてシフトレジスタを
構成するものである− 〔実施例〕 第２図には、この発明に係る診断機能付きフリップフロ
ップ回路の一実施例の回路図が示されている。同図の各
回路素子は、公知のＣＭＯＳ集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような半導
体基板上において形成される。
同図には、情報処理回路における１つのフリップフロッ
プ回路とその診断用回路が代表として示されている。こ
の実施例のプリップフロップ回路は、ＣＭＯＳインバー
タ回路ＩＶ２１と、（＋ｉ％還用のインバータ回路ＩＶ
２２との入力端子と出力端子とが互いに交差結線されて
構成されたラッチ回路により情報保持部が形成される。
プ回路とその診断用回路が代表として示されている。こ
の実施例のプリップフロップ回路は、ＣＭＯＳインバー
タ回路ＩＶ２１と、（＋ｉ％還用のインバータ回路ＩＶ
２２との入力端子と出力端子とが互いに交差結線されて
構成されたラッチ回路により情報保持部が形成される。
このラッチ回路におけるインバータ回路ＩＶ２１の出力
端子から反転出力信号Ｑが送出され、この反転信号Ｑを
受けるインバータ回路ＩＶ２３によって、非反転出力信
号Ｑが形成される。
端子から反転出力信号Ｑが送出され、この反転信号Ｑを
受けるインバータ回路ＩＶ２３によって、非反転出力信
号Ｑが形成される。
上記フリップフロップ回路における入力回路部は、特に
制限されないが、回路の簡素化を図るため、データ入力
信号りと上記ラッチ回路（情報保持部）の入力端子との
間に設けられたＰチャンネル型の伝送ゲートＭＯ５ＦＥ
ＴＱ２０と、クロック信号ＧＫとリセット信号Ｒとを受
け、その出力信号によって上記伝送ゲートＭＯ３ＦＥＴ
Ｑ２０を制御するナンド（ＮＡＮＤ）ゲート回路Ｇと、
上記ラッチ回路の入力端子と回路の接地電位点との間に
設けられたＮチャンネルＭＯ３ＦＥＴＱ２１と、上記リ
セット信号Ｒを受けて上記ＭＯ５ＦＥＴＱ２１を制御す
るインバータ回路ｌＶ２Ｏとにより構成される。このよ
うなナントゲート回路Ｇとインバータ回路ｌＶ２Ｏは、
他のフリップフロップ回路に対して供用するものであっ
てもよい。
制限されないが、回路の簡素化を図るため、データ入力
信号りと上記ラッチ回路（情報保持部）の入力端子との
間に設けられたＰチャンネル型の伝送ゲートＭＯ５ＦＥ
ＴＱ２０と、クロック信号ＧＫとリセット信号Ｒとを受
け、その出力信号によって上記伝送ゲートＭＯ３ＦＥＴ
Ｑ２０を制御するナンド（ＮＡＮＤ）ゲート回路Ｇと、
上記ラッチ回路の入力端子と回路の接地電位点との間に
設けられたＮチャンネルＭＯ３ＦＥＴＱ２１と、上記リ
セット信号Ｒを受けて上記ＭＯ５ＦＥＴＱ２１を制御す
るインバータ回路ｌＶ２Ｏとにより構成される。このよ
うなナントゲート回路Ｇとインバータ回路ｌＶ２Ｏは、
他のフリップフロップ回路に対して供用するものであっ
てもよい。
すなわち、上記ナントゲート回路Ｇの出力信号とインバ
ータ回路ｒＶ２０の出力信号は、他のフリップフロップ
回路における入力回路の対応する各ＭＯＳＦＥＴのゲー
トにそれぞれ共通に供給するものであってもよい。
ータ回路ｒＶ２０の出力信号は、他のフリップフロップ
回路における入力回路の対応する各ＭＯＳＦＥＴのゲー
トにそれぞれ共通に供給するものであってもよい。
このようなフリップフロップ回路の記憶情報のシリアル
読み出しを行うために、同図に点線で囲まれた部分に示
された回路のような診断用回路が設けられる。すなわち
、入力端子Ｄｓと上記フリップフロップ回路の情報保持
部を構成するラッチ回路の入力端子との間には、診断用
のクロック信号φＳを受けるＰチャンネル型の伝送ゲー
トＭＯＳＦＥＴＱ２３が設けられる。また、上記フリッ
プフロップ回路を構成する情報保持部と同様なインバー
タ回路ＩＶ２５と帰還用のインバータ回路ＩＶ２４から
なる別のラッチ回路が設けられ、このラッチ回路と上記
情報保持部の出力端子（反転出力信号Ｑ）との間に上記
クロック信号φＳを受けるＮチャンネル型の伝送ゲート
ＭＯ’５ＦＥＴＱ２２が設けられる。
読み出しを行うために、同図に点線で囲まれた部分に示
された回路のような診断用回路が設けられる。すなわち
、入力端子Ｄｓと上記フリップフロップ回路の情報保持
部を構成するラッチ回路の入力端子との間には、診断用
のクロック信号φＳを受けるＰチャンネル型の伝送ゲー
トＭＯＳＦＥＴＱ２３が設けられる。また、上記フリッ
プフロップ回路を構成する情報保持部と同様なインバー
タ回路ＩＶ２５と帰還用のインバータ回路ＩＶ２４から
なる別のラッチ回路が設けられ、このラッチ回路と上記
情報保持部の出力端子（反転出力信号Ｑ）との間に上記
クロック信号φＳを受けるＮチャンネル型の伝送ゲート
ＭＯ’５ＦＥＴＱ２２が設けられる。
上記同様な情報保持部と入力回路とからなるフリップフ
ロップ回路に対しても、上記同様な診断用回路がそれぞ
れ設けられる。そして、これらの診断用回路を介して各
フリップフロップ回路が縦列形態に接続される。すなわ
ち、例えば、図示の診断用回路の入力端子Ｄｓには、半
導体集積回路装置の外部端子に接続され、その出力端子
ＱＳが次段のフリップフロップ回路における診断用回路
の入力端子Ｄｓに接続される。以下同様にして複数のフ
リップフロップ回路間で縦列形態にされ、最終段のフリ
ップフロップ回路における診断用回路の出力端子Ｑｓは
、半導体集積回路装置の外部端子に接続される。これに
よって、シフトレジスタが構成され、各フリップフロッ
プ回路における記憶情報が上記外部端子からシリアルに
送出されるものとなる。
ロップ回路に対しても、上記同様な診断用回路がそれぞ
れ設けられる。そして、これらの診断用回路を介して各
フリップフロップ回路が縦列形態に接続される。すなわ
ち、例えば、図示の診断用回路の入力端子Ｄｓには、半
導体集積回路装置の外部端子に接続され、その出力端子
ＱＳが次段のフリップフロップ回路における診断用回路
の入力端子Ｄｓに接続される。以下同様にして複数のフ
リップフロップ回路間で縦列形態にされ、最終段のフリ
ップフロップ回路における診断用回路の出力端子Ｑｓは
、半導体集積回路装置の外部端子に接続される。これに
よって、シフトレジスタが構成され、各フリップフロッ
プ回路における記憶情報が上記外部端子からシリアルに
送出されるものとなる。
第３図には、上記実施例回路の動作の一例を説明するた
めのタイミング図が示されている。
めのタイミング図が示されている。
同図において、点線の左側のタイミング図は、通常のフ
リップフロップ回路の動作の一例が示されている。すな
わち、通常の動作モードでは、診断用のクロック信号φ
Ｓがハイレベルにされているで、診断用回路におけるＰ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ２３はオフ状
態に、Ｎチャンネル型伝送ゲートＭＯ３ＦＥＴＱ２２は
オン状態になっている。
リップフロップ回路の動作の一例が示されている。すな
わち、通常の動作モードでは、診断用のクロック信号φ
Ｓがハイレベルにされているで、診断用回路におけるＰ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ２３はオフ状
態に、Ｎチャンネル型伝送ゲートＭＯ３ＦＥＴＱ２２は
オン状態になっている。
一方、フリップフロップ回路は、リセット状態でない場
合には、リセット信号Ｒがハイレベル（論理″１″）に
されているので、ナントゲート回路Ｇが開いた状態にさ
れ、クロック信号ＣＫを上記Ｐチャンネル型の伝送ゲー
トＭＯ３ＦＥＴＱ２０に伝えている。また、上記リセッ
ト信号Ｒのハイレベルによってインバータ回路ｌＶ２Ｏ
の出力信号がロウレベルになり、リセット用のＭ ＯＳ
ＦＥＴＱ２１はオフ状態されている。
合には、リセット信号Ｒがハイレベル（論理″１″）に
されているので、ナントゲート回路Ｇが開いた状態にさ
れ、クロック信号ＣＫを上記Ｐチャンネル型の伝送ゲー
トＭＯ３ＦＥＴＱ２０に伝えている。また、上記リセッ
ト信号Ｒのハイレベルによってインバータ回路ｌＶ２Ｏ
の出力信号がロウレベルになり、リセット用のＭ ＯＳ
ＦＥＴＱ２１はオフ状態されている。
したがって、最初のクロック信号ＣＫが到来する前にデ
ータ入力端子りがハイレベルにされると、上記クロック
信号ＧＫのハイレベルによってナントゲート回路Ｇを通
したクロック信号がロウレベルになってＰチャンネル型
の伝送ゲートＭＯ８ＦＥＴＱ２３がオフ状態にされるの
で、上記データ信号りのハイレベルが情報保持部に取り
込まれる。
ータ入力端子りがハイレベルにされると、上記クロック
信号ＧＫのハイレベルによってナントゲート回路Ｇを通
したクロック信号がロウレベルになってＰチャンネル型
の伝送ゲートＭＯ８ＦＥＴＱ２３がオフ状態にされるの
で、上記データ信号りのハイレベルが情報保持部に取り
込まれる。
これによって、非反転出力信号Ｑがハイレベルに、反転
出力信号Ｑがロウレベルに変化する。
出力信号Ｑがロウレベルに変化する。
次に、リセット信号Ｒをロウレベルにすると、アンドゲ
ート回路Ｇが閉じて、その出力がクロック信号ＧＫに無
関係にハイレベルにされるので、上記Ｐチャンネル型の
伝送′ゲートＭＯ３ＦＥＴＱ２０がオフ状態にされる。
ート回路Ｇが閉じて、その出力がクロック信号ＧＫに無
関係にハイレベルにされるので、上記Ｐチャンネル型の
伝送′ゲートＭＯ３ＦＥＴＱ２０がオフ状態にされる。
また、上記リセット信号Ｒのロウレベルによって、イン
バータ回路ｌＶ２Ｏの出力信号がハイレベルにされるの
で、ＭＯ３ＦＥＴＱ２１がオン状態になって、上記情報
保持部の入力端子にロウレベルを供給する。これにより
、上記非反転出力信号Ｑがロウレベルに、反転出力信号
Ｑがハイレベルにリセットされる。
バータ回路ｌＶ２Ｏの出力信号がハイレベルにされるの
で、ＭＯ３ＦＥＴＱ２１がオン状態になって、上記情報
保持部の入力端子にロウレベルを供給する。これにより
、上記非反転出力信号Ｑがロウレベルに、反転出力信号
Ｑがハイレベルにリセットされる。
このリセット信号Ｒがハイレベルにもどると、クロック
信号ＣＫに従ったデータ入力信号りの取り込みが行われ
る。例えば、上記データ入力信号りがハイレベルのまま
ならば、リセット信号百がハイレベルにされた後の最初
のクロック信号ＣＫによって、非反転出力信号Ｑがハイ
レベルに、反転出力信号Ｑがロウレベルにされる。
信号ＣＫに従ったデータ入力信号りの取り込みが行われ
る。例えば、上記データ入力信号りがハイレベルのまま
ならば、リセット信号百がハイレベルにされた後の最初
のクロック信号ＣＫによって、非反転出力信号Ｑがハイ
レベルに、反転出力信号Ｑがロウレベルにされる。
なお、上記診断用のＮチャンネル型の伝送ゲートＭＯ３
ＦＥＴＱ２２はオン状態にされているので、上記反転出
力信号Ｑの変化に従って、診断用回路のラッチ回路の出
力信号Ｑｓが変化する。ただし、次段に接続された診断
用回路の入力部を構成するＰチャンネル型の伝送ゲート
ＭＯＳＦＥＴ（Ｑ２３に相当する）がオフ状態になって
いるので、縦列形態に接続されたフリップフロップ回路
間で記憶情報のシフト動作が行われてしまうことはない
。
ＦＥＴＱ２２はオン状態にされているので、上記反転出
力信号Ｑの変化に従って、診断用回路のラッチ回路の出
力信号Ｑｓが変化する。ただし、次段に接続された診断
用回路の入力部を構成するＰチャンネル型の伝送ゲート
ＭＯＳＦＥＴ（Ｑ２３に相当する）がオフ状態になって
いるので、縦列形態に接続されたフリップフロップ回路
間で記憶情報のシフト動作が行われてしまうことはない
。
次に機能試験（動作診断時）には、上記クロック信号Ｃ
Ｋをロウレベルに固定して、情報処理シーケンスを停止
させる。このようにすると、上記ナントゲート回路Ｇの
出力信号がハイレベルになるので、Ｐチャンネル型の伝
送ゲートＭＯ３ＦＥＴＱ２０がオフ状態にされる。
Ｋをロウレベルに固定して、情報処理シーケンスを停止
させる。このようにすると、上記ナントゲート回路Ｇの
出力信号がハイレベルになるので、Ｐチャンネル型の伝
送ゲートＭＯ３ＦＥＴＱ２０がオフ状態にされる。
そして、診断用のシフトクロック信号φＳがハイレベル
の時に、そのフリップフロップ回路における記憶情ｉｌ
？ （同図では反転信号同のロウレベル）が既にラッチ
回路に取り込まれ、出力信号Ｑｓがハイレベルになって
いる。次に、上記クロック信号φＳをロウレベルにする
とＰチャンネル型の伝送ゲー１−Ｍ０ Ｓ Ｆ、ＥＴＱ
２３がオン状態になっているので、前段のフリップフ
ロップ回路における保持情報がロウレベルなら、このロ
ウレベルがフリップフロップ回路の情報保持部に取り込
まれる。このロウレベルは、上記クロック信号φＳがハ
イレベルに変化すると、出力端子Ｑｓから次段に送出さ
れる。以下同様な動作の繰り返しによって、各フリップ
フロップ回路の記憶情報がシリアルに転送されて、外部
端子から送出されるものとなる。
の時に、そのフリップフロップ回路における記憶情ｉｌ
？ （同図では反転信号同のロウレベル）が既にラッチ
回路に取り込まれ、出力信号Ｑｓがハイレベルになって
いる。次に、上記クロック信号φＳをロウレベルにする
とＰチャンネル型の伝送ゲー１−Ｍ０ Ｓ Ｆ、ＥＴＱ
２３がオン状態になっているので、前段のフリップフ
ロップ回路における保持情報がロウレベルなら、このロ
ウレベルがフリップフロップ回路の情報保持部に取り込
まれる。このロウレベルは、上記クロック信号φＳがハ
イレベルに変化すると、出力端子Ｑｓから次段に送出さ
れる。以下同様な動作の繰り返しによって、各フリップ
フロップ回路の記憶情報がシリアルに転送されて、外部
端子から送出されるものとなる。
なお、上記シフト動作によって、記憶情報が破壊されて
Ｌ７まうので、引続き情報処理シーケンスを進ませる場
合には、外部端子から取り出した記憶情報が初段とされ
たフリップフロップ回路における診断用の入力端子Ｄｓ
に供給すること、又はこの端子Ｄｓから期待値をシリア
ルに供給すること等により、もとの記憶情報を回復する
ことができる。これにより、停止させられた情報処理ス
テップから引続き動作を開始させることができる。
Ｌ７まうので、引続き情報処理シーケンスを進ませる場
合には、外部端子から取り出した記憶情報が初段とされ
たフリップフロップ回路における診断用の入力端子Ｄｓ
に供給すること、又はこの端子Ｄｓから期待値をシリア
ルに供給すること等により、もとの記憶情報を回復する
ことができる。これにより、停止させられた情報処理ス
テップから引続き動作を開始させることができる。
（１）情報処理回路に含まれるフリップフロップ回路を
縦列形態に接続するための診断用回路として、Ｐチャン
ネルＭＯ３ＦＥＴとＮチャンネル間Ｏ８ＦＥＴとで構成
された伝送ゲートＭＯ８ＦＥＴを用いることによって、
１つのシフトクロックによりシフト動作を行わせること
ができる。これによって、素子数の低減と信号数の削減
とを図ることができるという効果が得られる。
縦列形態に接続するための診断用回路として、Ｐチャン
ネルＭＯ３ＦＥＴとＮチャンネル間Ｏ８ＦＥＴとで構成
された伝送ゲートＭＯ８ＦＥＴを用いることによって、
１つのシフトクロックによりシフト動作を行わせること
ができる。これによって、素子数の低減と信号数の削減
とを図ることができるという効果が得られる。
（２）フリップフロップ回路を構成する入力回路として
、１つの伝送ゲートＭＯ３ＦＥＴと、クロック信号とリ
セット信号とを受けて上記伝送ゲートＭＯＳＦＥＴを制
御する論理積回路を用いることによって、フリップフロ
ップ回路自体の簡素化を図ることができるという効果が
得られる。
、１つの伝送ゲートＭＯ３ＦＥＴと、クロック信号とリ
セット信号とを受けて上記伝送ゲートＭＯＳＦＥＴを制
御する論理積回路を用いることによって、フリップフロ
ップ回路自体の簡素化を図ることができるという効果が
得られる。
（３）上記ｉｌｌ及び（２）との効果が相俟って大幅な
素子数の削減を達成することができるという効果が得ら
れる。
素子数の削減を達成することができるという効果が得ら
れる。
（４）上記（１１ないしく３）による素子数の削減に伴
い、その配線も削減することができるという効果が得ら
れる。
い、その配線も削減することができるという効果が得ら
れる。
（５）、上記（１１〜（４）により、多数のフリップフ
ロップ回路を含むディジタル半導体集積回路装置におい
ては、高集積度を達成することができるという効果が得
られる。
ロップ回路を含むディジタル半導体集積回路装置におい
ては、高集積度を達成することができるという効果が得
られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、フリップフロ
ップ回路は、第１図に示したようなセット／リセット機
能の双方を備えたもの等その用途に応じて種々の実施形
態を採ることができるものである。また、上記Ｐチャン
ネルＭＯ８ＦＥＴとＮチャンネ／Ｌ／ＭＯ３ＦＥＴとは
、逆に構成するものであってもよい。この場合、そのク
ロック信号をレベルを逆にすれば、同様な動作を行うも
のとなる。また、診断用回路におけるラッチ回路は、単
なるインバータ回路であってもよい。診断用回路は、シ
フトクロック信号φＳに従ったシフト動作を行うもので
あるので、インバータ回路における入力容量への電荷の
蓄積動作を利用しても、必要な情報保持動作を実現でき
るからである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、フリップフロ
ップ回路は、第１図に示したようなセット／リセット機
能の双方を備えたもの等その用途に応じて種々の実施形
態を採ることができるものである。また、上記Ｐチャン
ネルＭＯ８ＦＥＴとＮチャンネ／Ｌ／ＭＯ３ＦＥＴとは
、逆に構成するものであってもよい。この場合、そのク
ロック信号をレベルを逆にすれば、同様な動作を行うも
のとなる。また、診断用回路におけるラッチ回路は、単
なるインバータ回路であってもよい。診断用回路は、シ
フトクロック信号φＳに従ったシフト動作を行うもので
あるので、インバータ回路における入力容量への電荷の
蓄積動作を利用しても、必要な情報保持動作を実現でき
るからである。
この発明は、例えばゲートアレイ等で構成され、中小型
コンピュータ等のような各種情報処理動作を行うディジ
タル半導体集積回路装置に広く利用できるものである。
コンピュータ等のような各種情報処理動作を行うディジ
タル半導体集積回路装置に広く利用できるものである。
第１図は、この発明に先立って考えられいてる診断機能
付きフリップフロップ回路の一例を示す回路図、 第２図は、この発明に係る診断機能付きフリップフロッ
プ回路の一実施例を示す回路図、第３図は、その動作の
一例を示すタイミング図である。 ＩＶＩ〜ＩＶ２５・・ＣＭＯＳインバータ回路、Ｇ・・
ナントゲート回路
付きフリップフロップ回路の一例を示す回路図、 第２図は、この発明に係る診断機能付きフリップフロッ
プ回路の一実施例を示す回路図、第３図は、その動作の
一例を示すタイミング図である。 ＩＶＩ〜ＩＶ２５・・ＣＭＯＳインバータ回路、Ｇ・・
ナントゲート回路
Claims (1)
- 【特許請求の範囲】 １、ディジタル情報処理回路に含まれるフリップフロッ
プ回路に対して、このフリップフロップ回路における情
報保持回路の入力端子に設けられ、所定のタイミング信
号によって制御される第１導電型の伝送ゲートＭＯＳＦ
ＥＴと、上記情報保持回路の出力端子に設けられ、上記
タイミング信号を受けて上記情報保持回路の出力端子の
信号を伝送する第２導電型の伝送ゲートＭＯＳＦＥＴ及
びこの伝送ゲートＭＯＳＦＥＴを通した信号を保持する
ラッチ回路とからなる診断用回路を設け、複数のフリッ
プフロップ回路間で上記診断用回路とフリップフロップ
回路における情報保持回路とによりシフトレジスタを構
成するものとしたことを特徴とする半導体集積回路装置
。 ２、上記ディジタル情報処理回路は、ＣＭＯＳ回路によ
り構成されるものであることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 ３、上記フリップフロップ回路の入力部は、入力信号を
情報保持部に伝える第１導電型の伝送ゲートＭＯＳＦＥ
Ｔと、クロック信号とリセット信号を受けて、その出力
信号を上記伝送ゲートＭＯＳＦＥＴのゲートに伝える論
理ゲート回路と、上記情報保持回路の入力端子と電源電
圧又は回路の接地電位点との間に設けられ、上記リセッ
ト信号の反転信号に受けて動作するＭＯＳＦＥＴとから
なり、上記情報保持部は、出力用ＣＭＯＳインバータと
、帰還用ＣＭＯＳインバータからなるラッチ回路とによ
り構成されるものであることを特徴とする特許請求の範
囲第１又は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125232A JPS614979A (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125232A JPS614979A (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS614979A true JPS614979A (ja) | 1986-01-10 |
Family
ID=14905081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125232A Pending JPS614979A (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS614979A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192675A (ja) * | 1987-10-02 | 1989-04-11 | Sony Corp | 集積回路 |
| JPH03100346A (ja) * | 1989-09-11 | 1991-04-25 | Honda Motor Co Ltd | 内燃エンジンの空燃比制御方法 |
-
1984
- 1984-06-20 JP JP59125232A patent/JPS614979A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192675A (ja) * | 1987-10-02 | 1989-04-11 | Sony Corp | 集積回路 |
| JPH03100346A (ja) * | 1989-09-11 | 1991-04-25 | Honda Motor Co Ltd | 内燃エンジンの空燃比制御方法 |
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