JP2633165B2 - 分散算術を用いる演算装置 - Google Patents
分散算術を用いる演算装置Info
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- JP2633165B2 JP2633165B2 JP5002557A JP255793A JP2633165B2 JP 2633165 B2 JP2633165 B2 JP 2633165B2 JP 5002557 A JP5002557 A JP 5002557A JP 255793 A JP255793 A JP 255793A JP 2633165 B2 JP2633165 B2 JP 2633165B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
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- Mathematical Optimization (AREA)
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- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【０００１】
【産業上の利用分野】本発明はイメージデータの圧縮用
集積回路における分散算術を用いる演算装置に関し、特
に、積和（product-sum ）演算のための演算装置に関す
るものである。
集積回路における分散算術を用いる演算装置に関し、特
に、積和（product-sum ）演算のための演算装置に関す
るものである。
【０００２】
【従来の技術】従来、集積回路で分散算術を使用する積
和演算装置は、入力ステージをシフトレジスタで構成し
１ビット直列処理方式を使用しているので、演算速度が
非常に遅くなっている。このような従来の分散算術を用
いる演算装置が「IEEE Trans.Circuit and Systems,
Ｖｏｌ．３６、Ｎｏ．４、April １９８９、ｐｐ．６１
０〜６１７」に開示されている。
和演算装置は、入力ステージをシフトレジスタで構成し
１ビット直列処理方式を使用しているので、演算速度が
非常に遅くなっている。このような従来の分散算術を用
いる演算装置が「IEEE Trans.Circuit and Systems,
Ｖｏｌ．３６、Ｎｏ．４、April １９８９、ｐｐ．６１
０〜６１７」に開示されている。
【０００３】図４Ａは従来の分散算術を用いる演算装置
を示す。同図において、並列ビット入力／直列ビット出
力方式のシフトレジスタで構成された入力ステージと、
該入力ステージに各々直列接続されたＲＯＭ１及びＲＯ
Ｍ２と、このＲＯＭ１及びＲＯＭ２の各出力を相互に加
算する第１加算器３とが接続されており、また、第１加
算器３の出力側は第２加算器４の一方の入力側に接続さ
れ、第２加算器４の他方の入力側には第２加算器４の出
力を右に１ビットシフトした値が帰還されており、そし
て第２加算器４の出力側はシフトレジスタ（ＳＲ）５の
入力側に接続されている。ＳＲ５は、右に１ビットシフ
トされて第２加算器４の入力として帰還するループと、
直接ＳＲ５の値が出力されるループとを有している。
を示す。同図において、並列ビット入力／直列ビット出
力方式のシフトレジスタで構成された入力ステージと、
該入力ステージに各々直列接続されたＲＯＭ１及びＲＯ
Ｍ２と、このＲＯＭ１及びＲＯＭ２の各出力を相互に加
算する第１加算器３とが接続されており、また、第１加
算器３の出力側は第２加算器４の一方の入力側に接続さ
れ、第２加算器４の他方の入力側には第２加算器４の出
力を右に１ビットシフトした値が帰還されており、そし
て第２加算器４の出力側はシフトレジスタ（ＳＲ）５の
入力側に接続されている。ＳＲ５は、右に１ビットシフ
トされて第２加算器４の入力として帰還するループと、
直接ＳＲ５の値が出力されるループとを有している。
【０００４】入力されるＮビットデータをｆ１〜ｆ４と
し、常数をＣ１〜Ｃ４と仮定すると、上記のような構成
を有する演算装置は、２の補数(Two's Complement)入力
データをＮビットの並列に入力ステージで貯蔵した後、
この入力データを１ビットずつ直列に各々出力する。即
ち、データｆ１〜ｆ４のＬＳＢからｆ１の１ビット、ｆ
２の１ビット、ｆ３の１ビット、ｆ４の１ビットずつを
同時に出力する方式である。そして、ＲＯＭ１及びＲＯ
Ｍ２には予め計算された値を貯蔵して、入力ステージか
ら出力された値をＲＯＭのアドレスとして用いＲＯＭか
らデータを出力する。即ち、ｆ１の１ビットとｆ２の１
ビットとはＲＯＭ１のアドレスとなり、ｆ３の１ビット
とｆ４の１ビットとはＲＯＭ２のアドレスとなって、予
め計算された値を引き出してから、これを所定の演算式
に従って計算する。ＲＯＭ１及びＲＯＭ２の各出力は第
１加算器３で相互に加算された後、第２加算器４の一入
力となる値と、直前にＳＲ５に貯蔵された値を右に１ビ
ットシフトした値とが第２加算器４で加算され、再びそ
の結果がＳＲ５に貯蔵される。このような過程は、２の
補数入力データのゆえに可能である。最終的なＳＲ５の
値は積和であるｆ１Ｃ１＋ｆ２Ｃ２＋ｆ３Ｃ３＋ｆ４Ｃ
４となる。
し、常数をＣ１〜Ｃ４と仮定すると、上記のような構成
を有する演算装置は、２の補数(Two's Complement)入力
データをＮビットの並列に入力ステージで貯蔵した後、
この入力データを１ビットずつ直列に各々出力する。即
ち、データｆ１〜ｆ４のＬＳＢからｆ１の１ビット、ｆ
２の１ビット、ｆ３の１ビット、ｆ４の１ビットずつを
同時に出力する方式である。そして、ＲＯＭ１及びＲＯ
Ｍ２には予め計算された値を貯蔵して、入力ステージか
ら出力された値をＲＯＭのアドレスとして用いＲＯＭか
らデータを出力する。即ち、ｆ１の１ビットとｆ２の１
ビットとはＲＯＭ１のアドレスとなり、ｆ３の１ビット
とｆ４の１ビットとはＲＯＭ２のアドレスとなって、予
め計算された値を引き出してから、これを所定の演算式
に従って計算する。ＲＯＭ１及びＲＯＭ２の各出力は第
１加算器３で相互に加算された後、第２加算器４の一入
力となる値と、直前にＳＲ５に貯蔵された値を右に１ビ
ットシフトした値とが第２加算器４で加算され、再びそ
の結果がＳＲ５に貯蔵される。このような過程は、２の
補数入力データのゆえに可能である。最終的なＳＲ５の
値は積和であるｆ１Ｃ１＋ｆ２Ｃ２＋ｆ３Ｃ３＋ｆ４Ｃ
４となる。
【０００５】しかし、このような方式は１ビットずつ演
算を行うようになっているので、クロックの消費が増加
して速度が非常に遅くなるという致命的な短所があり、
またＲＯＭの出力側が直接第１加算器３と第２加算器４
とに接続されているので、高周波のクロックを使用する
ことができない。例え図４Ｂのような使用方法で、ＲＯ
Ｍの出力側をレジスタ（Ｒ）６、７を通じて第１加算器
３に接続するようにして高周波のクロックを使用可能と
しても、速度が遅いという短所を解決することはできな
い。
算を行うようになっているので、クロックの消費が増加
して速度が非常に遅くなるという致命的な短所があり、
またＲＯＭの出力側が直接第１加算器３と第２加算器４
とに接続されているので、高周波のクロックを使用する
ことができない。例え図４Ｂのような使用方法で、ＲＯ
Ｍの出力側をレジスタ（Ｒ）６、７を通じて第１加算器
３に接続するようにして高周波のクロックを使用可能と
しても、速度が遅いという短所を解決することはできな
い。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、動作速度の速い積和計算用の演算装置を提供する
ことにある。本発明の他の目的は、高周波を使用しても
無理なく動作できる積和計算用の演算装置を提供するこ
とにある。本発明のまた他の目的は、入力ステージの構
成がより簡素化された積和計算用の演算装置を提供する
ことにある。
的は、動作速度の速い積和計算用の演算装置を提供する
ことにある。本発明の他の目的は、高周波を使用しても
無理なく動作できる積和計算用の演算装置を提供するこ
とにある。本発明のまた他の目的は、入力ステージの構
成がより簡素化された積和計算用の演算装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、分散算術を用いる積和演算装置にお
いて、入力端に接続され、並列ビット入力／直列２ビッ
ト出力方式のラッチで構成されたラッチ部と、該ラッチ
部の出力を受けてこれに従うＲＯＭアドレスを駆動する
アドレスレジスタと、予め計算された値を貯蔵してお
り、前記ＲＯＭアドレスによりアクセスされるＲＯＭ
と、該ＲＯＭの出力側に接続されてＲＯＭ出力を加算す
る第１加算器と、該第１加算器の出力側に接続されたパ
イプラインレジスタと、該パイプラインレジスタの出力
側に一方の入力側が接続された第２加算器と、該第２加
算器の出力を貯蔵し、これを右に２ビットシフトさせて
前記第２加算器の他方の入力側に帰還させるシフトレジ
スタとを備えていることを特徴としている。そして、こ
のような積和演算装置の入力端とラッチ部との間にデマ
ルチプレクサを備えるようにしたことを特徴とする。
るために本発明は、分散算術を用いる積和演算装置にお
いて、入力端に接続され、並列ビット入力／直列２ビッ
ト出力方式のラッチで構成されたラッチ部と、該ラッチ
部の出力を受けてこれに従うＲＯＭアドレスを駆動する
アドレスレジスタと、予め計算された値を貯蔵してお
り、前記ＲＯＭアドレスによりアクセスされるＲＯＭ
と、該ＲＯＭの出力側に接続されてＲＯＭ出力を加算す
る第１加算器と、該第１加算器の出力側に接続されたパ
イプラインレジスタと、該パイプラインレジスタの出力
側に一方の入力側が接続された第２加算器と、該第２加
算器の出力を貯蔵し、これを右に２ビットシフトさせて
前記第２加算器の他方の入力側に帰還させるシフトレジ
スタとを備えていることを特徴としている。そして、こ
のような積和演算装置の入力端とラッチ部との間にデマ
ルチプレクサを備えるようにしたことを特徴とする。
【０００８】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して説明する。尚、共通の部分には同じ符号を付
し、重複する説明は省略する。図１に本発明による演算
装置の実施例の構成を示した。図１において、入力端Ｉ
Ｎからデータを受け取って貯蔵し、この入力データを２
ビット直列方式で出力する入力ステージとしてＢＯＬ(B
ank of Latch) を使用する。ＢＯＬの出力側はＲＯＭア
ドレスを貯蔵するアドレスレジスタ（ＡＲ）１０、１１
に接続され、そして各ＡＲ１０、１１の出力はＲＯＭ２
０、２１に供給される。各ＲＯＭ２０、２１の出力側は
第１加算器３０の相互に異なる入力側に接続され、第１
加算器３０の出力側はパイプラインレジスタ（ＰＲ）４
０に接続される。ＰＲ４０の出力側は第２加算器５０の
一方の入力側に接続され、第２加算器５０の出力側はシ
フトレジスタ（ＳＲ）６０に接続される。ＳＲ６０の出
力は、並列ビット形態で出力端子に接続されるループ
と、右に２ビットシフトして第２加算器５０の他方の入
力側へ帰還されるループとで構成されている。ここで、
図示されてないが、入力端ＩＮの入力データはＢＯＬに
デマルチプレクシングされて入力される。
参照して説明する。尚、共通の部分には同じ符号を付
し、重複する説明は省略する。図１に本発明による演算
装置の実施例の構成を示した。図１において、入力端Ｉ
Ｎからデータを受け取って貯蔵し、この入力データを２
ビット直列方式で出力する入力ステージとしてＢＯＬ(B
ank of Latch) を使用する。ＢＯＬの出力側はＲＯＭア
ドレスを貯蔵するアドレスレジスタ（ＡＲ）１０、１１
に接続され、そして各ＡＲ１０、１１の出力はＲＯＭ２
０、２１に供給される。各ＲＯＭ２０、２１の出力側は
第１加算器３０の相互に異なる入力側に接続され、第１
加算器３０の出力側はパイプラインレジスタ（ＰＲ）４
０に接続される。ＰＲ４０の出力側は第２加算器５０の
一方の入力側に接続され、第２加算器５０の出力側はシ
フトレジスタ（ＳＲ）６０に接続される。ＳＲ６０の出
力は、並列ビット形態で出力端子に接続されるループ
と、右に２ビットシフトして第２加算器５０の他方の入
力側へ帰還されるループとで構成されている。ここで、
図示されてないが、入力端ＩＮの入力データはＢＯＬに
デマルチプレクシングされて入力される。
【０００９】図１に示すようにＢＯＬは、Ｎビットの２
の補数データを受け取り貯蔵してＬＳＢから２ビットず
つＡＲ１０、１１の入力側に出力する役割をする。ＡＲ
１０、１１は、ＲＯＭ２０、２１のアドレスを示すレジ
スタで、入力されたデータに相当するアドレスを駆動さ
せる。ＡＲ１０、１１に接続されたＲＯＭ２０、２１は
予め計算された値を貯蔵し、駆動されるアドレスに相当
するデータを出力する。このＲＯＭ２０、２１に貯蔵さ
れるデータは部分積和の一種である。ＲＯＭ２０、２１
の出力は第１加算器３０に入力され、第１加算器３０の
出力はＰＲ４０に入力される。ここで、第１加算器３０
は、利用者の望む演算が加算である場合に使用され、こ
れがもし減算である場合には減算器が用いられる。ＰＲ
４０は、一種のバッファリング及びパイプライン効果を
得るために使用される。第２加算器５０とＳＲ６０は一
種の累算器として動作し、累算時のＳＲ６０の出力は右
に２ビットシフトされる。このようにして入力データの
ＭＳＢまで累算が完了されるとＳＲ６０の出力は出力端
ＯＵＴに出力され、この値は積和の値になる。
の補数データを受け取り貯蔵してＬＳＢから２ビットず
つＡＲ１０、１１の入力側に出力する役割をする。ＡＲ
１０、１１は、ＲＯＭ２０、２１のアドレスを示すレジ
スタで、入力されたデータに相当するアドレスを駆動さ
せる。ＡＲ１０、１１に接続されたＲＯＭ２０、２１は
予め計算された値を貯蔵し、駆動されるアドレスに相当
するデータを出力する。このＲＯＭ２０、２１に貯蔵さ
れるデータは部分積和の一種である。ＲＯＭ２０、２１
の出力は第１加算器３０に入力され、第１加算器３０の
出力はＰＲ４０に入力される。ここで、第１加算器３０
は、利用者の望む演算が加算である場合に使用され、こ
れがもし減算である場合には減算器が用いられる。ＰＲ
４０は、一種のバッファリング及びパイプライン効果を
得るために使用される。第２加算器５０とＳＲ６０は一
種の累算器として動作し、累算時のＳＲ６０の出力は右
に２ビットシフトされる。このようにして入力データの
ＭＳＢまで累算が完了されるとＳＲ６０の出力は出力端
ＯＵＴに出力され、この値は積和の値になる。
【００１０】図２及び図３は、上記実施例による演算過
程の一例を示す。図２のブロック図において、図１のＢ
ＯＬ内のラッチ過程を示す。この例は、Ｓ＝ｆ１Ｃ１＋
ｆ２Ｃ２＋ｆ３Ｃ３＋ｆ４Ｃ４の値を計算するものであ
る。ここで、ｆ１〜ｆ４は１２ビットの２の補数入力デ
ータであり、その各々の常数はＣ１〜Ｃ４である。Ｌ１
〜Ｌ４がＢＯＬで、入力データｆ１〜ｆ４を１２ビット
の並列に入力して貯蔵する。そして、ｆ１〜ｆ４のＬＳ
Ｂから２ビットずつ順に出力する。ＲＯＭ２０にはｆ１
Ｃ１＋ｆ２Ｃ２の値を予め計算して貯蔵する。その計算
方法は次のようになる。
程の一例を示す。図２のブロック図において、図１のＢ
ＯＬ内のラッチ過程を示す。この例は、Ｓ＝ｆ１Ｃ１＋
ｆ２Ｃ２＋ｆ３Ｃ３＋ｆ４Ｃ４の値を計算するものであ
る。ここで、ｆ１〜ｆ４は１２ビットの２の補数入力デ
ータであり、その各々の常数はＣ１〜Ｃ４である。Ｌ１
〜Ｌ４がＢＯＬで、入力データｆ１〜ｆ４を１２ビット
の並列に入力して貯蔵する。そして、ｆ１〜ｆ４のＬＳ
Ｂから２ビットずつ順に出力する。ＲＯＭ２０にはｆ１
Ｃ１＋ｆ２Ｃ２の値を予め計算して貯蔵する。その計算
方法は次のようになる。
【数１】 ここで、ｆ１(j) はｆ１のｊ番目のビット、２(j) は２
のｊ乗である。したがって、
のｊ乗である。したがって、
【数２】 である。Ｃ１とＣ２は常数であり、ｆ１(j+1) とｆ１
(j) 、ｆ２(j+1) とｆ２(j) は各々２進数であるので、
〔ｆ１(j+1) 、ｆ１(j) 、ｆ２(j+1) 、ｆ２(j) 〕のす
べての場合の数に対して｛〔ｆ１(j+1) ・２＋ｆ
１(j) 〕Ｃ１＋〔ｆ２(j+1) ・２＋ｆ２(j) 〕Ｃ２｝の
値を計算することができる。〔ｆ１(j+1) 、ｆ１(j) 、
ｆ２(j+1) 、ｆ２(j) 〕に対してすべての値を計算した
後、〔ｆ１(j+1) 、ｆ１(j) 、ｆ２(j+1) 、ｆ２(j) 〕
の値をＲＯＭ２０のアドレスとし、各アドレスに計算さ
れた値を貯蔵する。ＲＯＭ２１に対しても同様にしてｆ
３Ｃ３＋ｆ４Ｃ４の値を予め計算することができる。
(j) 、ｆ２(j+1) とｆ２(j) は各々２進数であるので、
〔ｆ１(j+1) 、ｆ１(j) 、ｆ２(j+1) 、ｆ２(j) 〕のす
べての場合の数に対して｛〔ｆ１(j+1) ・２＋ｆ
１(j) 〕Ｃ１＋〔ｆ２(j+1) ・２＋ｆ２(j) 〕Ｃ２｝の
値を計算することができる。〔ｆ１(j+1) 、ｆ１(j) 、
ｆ２(j+1) 、ｆ２(j) 〕に対してすべての値を計算した
後、〔ｆ１(j+1) 、ｆ１(j) 、ｆ２(j+1) 、ｆ２(j) 〕
の値をＲＯＭ２０のアドレスとし、各アドレスに計算さ
れた値を貯蔵する。ＲＯＭ２１に対しても同様にしてｆ
３Ｃ３＋ｆ４Ｃ４の値を予め計算することができる。
【００１１】そして、Ｓ値を計算する場合には、まず第
１加算器３０が、〔ｆ１Ｃ１＋ｆ２Ｃ２〕の値と〔ｆ３
Ｃ３＋ｆ４Ｃ４〕の値とを相互に加算する役割をする。
第１加算器３０の出力はＰＲ４０に貯蔵されるが、ＰＲ
４０の値は、結局、 ｛〔ｆ１(j+1) ・２＋ｆ１(j) 〕Ｃ１＋〔ｆ２(j+1) ・
２＋ｆ２(j) 〕Ｃ２｝＋｛〔ｆ３(j+1) ・２＋ｆ
３(j) 〕Ｃ３＋〔ｆ４(j+1) ・２＋ｆ４(j) 〕Ｃ４｝ の値を意味する。ここで、ｊ＝０、２、４、６、８、１
０の値を有する。初期の状態で、ＳＲ６０の値はリセッ
トされて０の値をもつようになっているので、ＬＳＢ２
ビット、ｊ＝０のときはＰＲ４０の値はＳＲ６０にその
まま入力される。その次の２ビット、即ちｊ＝２の場合
には、ＰＲ４０の値と、ＳＲ６０の値を右に２ビットシ
フトさせた値とが第２加算器５０で加算された後、ＳＲ
６０に再び貯蔵される。このとき、ＳＲ６０の値は、 ｛〔ｆ１(3) ・２＋ｆ１(2) 〕Ｃ１＋〔ｆ２(3) ・２＋
ｆ２(2) 〕Ｃ２＋〔ｆ３(3) ・２＋ｆ３(2) 〕Ｃ３＋
〔ｆ４(3) ・２＋ｆ４(2) 〕Ｃ４｝・２(2)＋｛〔ｆ１
(1) ・２＋ｆ１(0) 〕Ｃ１＋〔ｆ２(1) ・２＋ｆ
２(0) 〕Ｃ２＋〔ｆ３(1) ・２＋ｆ３(0) 〕Ｃ３＋〔ｆ
４(1) ・２＋ｆ４(0) 〕Ｃ４｝・２(0) の値である。以後、順に２ビットずつ（ｊ＝４、６、
８、１０）に対して上記の過程を繰り返し、ＭＳＢ２ビ
ット（ｊ＝１０）の場合まですべての計算が終わると、
ＳＲ６０の値は所定のＳ値、即ちｆ１Ｃ１＋ｆ２Ｃ２＋
ｆ３Ｃ３＋ｆ４Ｃ４の値になる。
１加算器３０が、〔ｆ１Ｃ１＋ｆ２Ｃ２〕の値と〔ｆ３
Ｃ３＋ｆ４Ｃ４〕の値とを相互に加算する役割をする。
第１加算器３０の出力はＰＲ４０に貯蔵されるが、ＰＲ
４０の値は、結局、 ｛〔ｆ１(j+1) ・２＋ｆ１(j) 〕Ｃ１＋〔ｆ２(j+1) ・
２＋ｆ２(j) 〕Ｃ２｝＋｛〔ｆ３(j+1) ・２＋ｆ
３(j) 〕Ｃ３＋〔ｆ４(j+1) ・２＋ｆ４(j) 〕Ｃ４｝ の値を意味する。ここで、ｊ＝０、２、４、６、８、１
０の値を有する。初期の状態で、ＳＲ６０の値はリセッ
トされて０の値をもつようになっているので、ＬＳＢ２
ビット、ｊ＝０のときはＰＲ４０の値はＳＲ６０にその
まま入力される。その次の２ビット、即ちｊ＝２の場合
には、ＰＲ４０の値と、ＳＲ６０の値を右に２ビットシ
フトさせた値とが第２加算器５０で加算された後、ＳＲ
６０に再び貯蔵される。このとき、ＳＲ６０の値は、 ｛〔ｆ１(3) ・２＋ｆ１(2) 〕Ｃ１＋〔ｆ２(3) ・２＋
ｆ２(2) 〕Ｃ２＋〔ｆ３(3) ・２＋ｆ３(2) 〕Ｃ３＋
〔ｆ４(3) ・２＋ｆ４(2) 〕Ｃ４｝・２(2)＋｛〔ｆ１
(1) ・２＋ｆ１(0) 〕Ｃ１＋〔ｆ２(1) ・２＋ｆ
２(0) 〕Ｃ２＋〔ｆ３(1) ・２＋ｆ３(0) 〕Ｃ３＋〔ｆ
４(1) ・２＋ｆ４(0) 〕Ｃ４｝・２(0) の値である。以後、順に２ビットずつ（ｊ＝４、６、
８、１０）に対して上記の過程を繰り返し、ＭＳＢ２ビ
ット（ｊ＝１０）の場合まですべての計算が終わると、
ＳＲ６０の値は所定のＳ値、即ちｆ１Ｃ１＋ｆ２Ｃ２＋
ｆ３Ｃ３＋ｆ４Ｃ４の値になる。
【００１２】図３は上記の過程をタイミング図で示した
ものである。本実施例によると、積和であるＳ＝ｆ１Ｃ
１＋ｆ２Ｃ２＋ｆ３Ｃ３＋ｆ４Ｃ４の値を計算するため
にデータ入力を完了してから８週期で値を計算できるの
で、従来のものに比べてほぼ２倍以上の速い演算速度を
得ることができる。
ものである。本実施例によると、積和であるＳ＝ｆ１Ｃ
１＋ｆ２Ｃ２＋ｆ３Ｃ３＋ｆ４Ｃ４の値を計算するため
にデータ入力を完了してから８週期で値を計算できるの
で、従来のものに比べてほぼ２倍以上の速い演算速度を
得ることができる。
【００１３】図２においては、入力データのローディン
グは入力端ＩＮとＬ１〜Ｌ４との間にデマルチプレクサ
を追加し、入力端ＩＮから入力されるデータをデマルチ
プレクシングして容易にＬ１〜Ｌ４のラッチにローディ
ングすることができる。
グは入力端ＩＮとＬ１〜Ｌ４との間にデマルチプレクサ
を追加し、入力端ＩＮから入力されるデータをデマルチ
プレクシングして容易にＬ１〜Ｌ４のラッチにローディ
ングすることができる。
【００１４】
【発明の効果】以上述べてきたように本発明は、演算デ
ータを２ビットずつ処理することによって、従来の技術
より更に高速の演算処理速度を得ることができ、また、
ラッチを使用することによって入力ステージの構成を簡
単にすることができる。そのうえ、アドレスレジスタと
パイプラインレジスタを使用することで安定した動作特
性を得られるという効果がある。
ータを２ビットずつ処理することによって、従来の技術
より更に高速の演算処理速度を得ることができ、また、
ラッチを使用することによって入力ステージの構成を簡
単にすることができる。そのうえ、アドレスレジスタと
パイプラインレジスタを使用することで安定した動作特
性を得られるという効果がある。
【図１】本発明による演算装置の実施例を示すブロック
図。
図。
【図２】図１の実施例のＢＯＬの内部構成例を示すブロ
ック図。
ック図。
【図３】本発明による演算装置の実施例のタイミング
図。
図。
【図４】従来の演算装置の例を示すブロック図。
１０、１１ アドレスレジスタ ２０、２１ ＲＯＭ ３０ 第１加算器 ４０ パイプラインレジスタ ５０ 第２加算器 ６０ シフトレジスタ
Claims (2)
- 【請求項１】 分散算術を用いる積和演算装置におい
て、入力端に接続され、並列ビット入力／直列２ビット
出力方式のラッチで構成されたラッチ部と、該ラッチ部
の出力を受けてこれに従うＲＯＭアドレスを駆動するア
ドレスレジスタと、予め計算された値を貯蔵しており、
前記ＲＯＭアドレスによりアクセスされるＲＯＭと、該
ＲＯＭの出力側に接続されてＲＯＭ出力を加算する第１
加算器と、該第１加算器の出力側に接続されたパイプラ
インレジスタと、該パイプラインレジスタの出力側に一
方の入力側が接続された第２加算器と、該第２加算器の
出力を貯蔵し、これを右に２ビットシフトさせて前記第
２加算器の他方の入力側に帰還させるシフトレジスタと
を備えていることを特徴とする積和演算装置。 - 【請求項２】 入力端とラッチ部との間にデマルチプレ
クサが備えられている請求項１記載の積和演算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P300 | 1992-01-11 | ||
| KR1019920000300A KR940006814B1 (ko) | 1992-01-11 | 1992-01-11 | 분산 연산을 이용한 연산장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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