JP2670075B2

JP2670075B2 - 画像フルスケール決定装置

Info

Publication number: JP2670075B2
Application number: JP63078667A
Authority: JP
Inventors: 佳樹吉田; 清人長沢; 宜伸加賀美
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1987-05-07
Filing date: 1988-03-31
Publication date: 1997-10-29
Anticipated expiration: 2012-10-29
Also published as: JPH01105665A

Description

【発明の詳細な説明】技術分野本発明は、フアクシミリ、デジタル複写機等に代表さ
れるイメージスキヤナにおいて、アナログ／デジタル変
換器（A/Dコンバータ）の基準電圧の設定を自動的に行
なう画像フルスケール決定装置に関する。

従来技術アナログ／デジタル変換器を用いる機器の代表的なも
のとして、デジタルイメージスキヤナがある。第10図は
その基本的な概略回路構成を示すもので、原稿面からの
反射光による光学像はイメージセンサ、例えばCCD受光
面に結像され、CCD1により光電変換されて読取られる。
このCCD1で読取つたアナログ画像信号はサンプル・ホー
ルド（S/H）回路＆増幅回路２などによるアナログ処理
を経た後、アナログ／デジタル変換器（A/D変換器）３
に入力され、デジタル信号に変換されて出力される。

ここに、A/D変換器３は概略的には第11図に示すよう
な構成とされている。このA/D変換器３は、電源端子
V_DD、グランド端子V_SSの他に、１つのアナログ入力端子
V_IN、複数、例えば８ビツト分のデジタル出力端子B₁〜B
₈、A/D変換のタイミングを決めるクロツク端子CLK、A/D
変換の上下の基準電圧を決める端子として上限用端子V
_REF+,下限用端子V_REF-が設けられ、さらに、変換器によ
つてはデジタル出力のオーバフロー端子OFWが設けられ
ている。また、回路的には、入力側から出力側に向けて
順にコンパレータ群４、ラツチ５、エンコーダ６、フリ
ツプフロツプ７及び３ステートバツフア群８が設けられ
ている。９はクロツク信号φ1,φ２を送出するクロツク
ジエネレータである。そして、デジタル出力の総和ΣBi
はV_INとV_REF+,V_REF-によつて決まり、デジタル出力のフ
ルスケールをFSとすれば、として表され、８ビツトの分解能（ｉ＝８）で、V_REF-
をグランドGNDとすれば、V_REF-＝０、FS＝255により、
上式はとなる。つまり、V_INとV_REF+との比率により決定され
る。

ここに、問題となるのは、基準電圧上限値なるV_REF+
の電圧値の設定である。これは、V_INより低いとデジタ
ル出力はフルスケールなる255を出力してしまうことに
なり、かといつて、V_INに対して高すぎると階調を無駄
にしてしまうことになるからである。従つて、V_REF+の
値は、V_INのとり得る最大値に等しくなるように設定す
るのが望ましい。

しかして、第12図により具体的に示す一般的なイメー
ジスキヤナにおける画像データ処理回路での処理を説明
する。まず、光学像を読取るCCD11には転送やシフトの
ためのタイミングパルスが与えられており、CCD11の自
己走査の下に、CCD11からは画像信号出力OS及び暗信号
出力DOSが出力される。これらの画像信号出力OSと暗信
号出力DOSとは、バツフア回路12による差動増幅され、
このバツフア回路12からはCCDリセツトノイズ等を除去
してなる画像信号が出力される。もつとも、この段階で
はパルス状の信号であり、直流オフセツトを有している
ため、まず、スイツチ13をゼロクロツクZCLKにより閉じ
ることにより、ゼロクランプを行なう。これは、バツフ
ア回路12から出力される画像信号の０レベルを決定する
ためのものであり、通常は、CCD11のリセツトパルス直
後のタイミングでゼロクロツクZCLKによりスイツチ13を
オンさせることにより行なう。次に、スイツチ14とコン
デンサCsとによりサンプルホールドを行なう。即ち、CC
D11の出力が原稿の反射率に比例した画像レベルを正し
く示しているタイミングでのみ、サンプリングクロツク
SCLKによりスイツチ14をオンさせ、コンデンサCsに充電
させることにより行なう。このようなコンデンサCsの充
電電圧は高インピーダンスのFETによるバツフアに入力
されることにより、このFET15のソース出力として始め
て0Vを基準としたアナログ画像信号が得られる。

このFET15から出力される画像信号は演算増幅器16に
より所定の電圧Voにレベル設定されて、次段のデジタル
／アナログ変換器（D/A変換器）17の基準電圧端子REFに
入力される。一方、このD/A変換器17のデジタル入力端
子には、後述するように処理されたシエーデイング補正
データSDATAが与えられている。これにより、このD/A変
換器17から出力される出力信号V_DAはこのシエーデイン
グ補正データSDATAを乗算した値に比例するものであ
り、 V_DA∝Vo×SDATA として示される。

このD/A変換器17からの出力V_DAは一方では直接、他方
ではスイツチ18を介して間接的に演算増幅器19に入力さ
れている。この演算増幅器19はCCD11の暗電流出力を補
償するために、CCD11中のダミー画素（即ち、CCD11の有
効画素外に光遮蔽された状態で設けられた画素であり、
常に暗電流成分のみを出力する画素）のタイミングでオ
ンするダミー信号DSによりスイツチ18をオンさせること
により、暗電流成分をサンプルホールドする。そして、
暗電流成分を画像信号V_DAから差引く減算処理を演算増
幅器19により行なう。これにより、演算増幅器19からは
アナログ／デジタル変換器（A/D変換器）10に対する入
力画像信号となるV_INなる信号、即ちCCD11の暗電流成分
をも除去してなる真のアナログ画像信号が出力される。

一方、CCD11が白色基準板25（第13図参照）部分を読
取つているタイミングにて生ずる白基準信号WSによつて
オンするスイツチ21を介して、前記演算増幅器19の出力
側と前記A/D変換器20の基準電圧端子REFとの間には２段
の演算増幅器22,23が接続されている。即ち、演算増幅
器19から出力されるアナログ画像信号V_INについて、ス
イツチ21がオンする白基準信号WSのタイミングで白基準
出力をサンプルホールドし、演算増幅器22と可変抵抗VR
とによつて、レベル調整された電圧をV_REFとして得るも
のである。この基準値信号電圧V_REFは画像信号のフルス
ケールを決定するためのものである。

なお、第13図において、26はコンタクトガラス、27は
結像レンズ、28は露光用のランプであり、ｌは有効画像
範囲を示す。

ここで、前記A/D変換器20には画像クロツクVCLKが入
力されており、前記基準値信号電圧V_REFを基準（フルス
ケール）としてアナログ画像信号V_INを画像クロツクVCL
Kに同期させてA/D変換する。即ち、８ビツトの場合で考
えれば、A/D変換器20からの出力は、V_IN/V_REF×255とな
る。これにより、アナログ画像信号V_INはA/D変換器20に
よつて始めてデジタル画像信号とされ、ROM14にてデー
タ変換を施された後でデジタル的な画像データVDATAが
得られることになる。

ところが、第12図で示したような方法によつて参照基
準電圧V_REFを決定する方式は、演算増幅器22,23、可変
抵抗VR等のアナログ回路の組合せによるものであり、高
速なものを使用しても系の安定化を損なうおそれがあ
る。また、可変抵抗VRのマニユアル操作による調整であ
り、構成上、バラツキを生ずるおそれがある。さらに
は、CCD11の画角を有効画像範囲外に広げているもので
あり、有効画像内に割当てられる画素数が減るので、CC
D11の有効走査率が低下するものともなつている。

これらの点について、さらに説明する。まず、従来の
ようなアナログ回路構成の場合、系が不安定になりやす
い大きな原因としてノイズがある。例えば、電源にノイ
ズが混入した場合、特にパルス状の一定周期を持つノイ
ズが混入した場合には、増幅器等のノイズ抑圧効果が著
しく減少し、出力にもノイズが混入することになる。ま
た、周囲条件によつてノイズが混入し得ることもある。
このようなノイズが混入し得るような不安定な状態でピ
ークホールド又はサンプルホールドにてA/D変換器用の
基準電圧値を決定しているため、系全体の安定性も損な
われるものとなる。さらには、温度によるレベル変動が
生じ得るため、長時間にわたつて次第に画像劣化が生ず
るものともなる。一方、可変抵抗VRにおいても一般的に
レベル変動が生ずるものであり、かつ、これはマニユア
ル調整によるものであり、各機器間におけるバラツキは
大なるものとなる。

また、シエーデイング補正の点について考える。一般
に、この種の原稿画像読取りスキヤナでは、光源の照度
分布特性（光源の両端よりも中央の照度が高い）、レン
ズの集光特性（レンズの中央に光が集まるという、所謂
コサイン４乗則）及びセンサCCDの画素毎の感度ムラ
（最大で±10％の感度ムラがある）なる３点の理由を主
として、シエーデイング補正という感度補正を行なうも
のである。

例えば、第14図（ａ）は白色一様濃度の画像を読取つ
た時の主走査方向１ライン分のCCD出力波形を示す。図
示の如く、中央部が高く、かつ、短い周期（画素周期）
でムラのある出力となる。これに対し、シエーデイング
データを用いたシエーデイング補正後は、同図（ｂ）に
示す如くフラツトとなる一様出力がなされる。ここに、
第14図中の点線は各々のV_REF+を示す。

ここに、シエーデイング補正方式には種々の方法があ
る。しかし、その中で比較的有効なものとしては、以下
の如き電気的な補正方法がある。まず、第13図で示した
如く、画像有効領域ｌ外で読取り開始側に白色基準板25
を設け、通常の画像読取りに先立ち、この白色基準板25
を読取り、第14図（ａ）に示す如く出力波形を得る。つ
ぎに、第15図中に破線で示すような経路にて１画素毎に
A/D変換器29（A/D変換器３と同一構成）でA/D変換し、
変換されたデータをシエーデイング用のRAM30に蓄え
る。そして、通常の画像読取り時には第15図に実線で示
す経路に従いA/D変換器29を経てA/D変換されたデジタル
データが出力される。この時、通るシエーデイング補正
回路31は主としてデジタル・アナログマルチプライアと
ROMとからなり、結果として、画像信号をRAM30に蓄えら
れてデジタル化された白色出力で割算をすることによ
り、前述した如き理由に起因する感度ムラを補正し得
る。

何れにしても、A/D変換器30に対しシエーデイング補
正データ読取り時と通常読取り時との基準電圧上限値V
_REF+を何んらかの方法により設定する必要がある。この
点、従来は第16図に示すように２個のアナログスイツチ
32,33を用い、アナログスイツチ32はシエーデイングデ
ータ読取り時のみオンし、アナログスイツチ33は通常読
取り時のみオンさせる。そこで、まず、シエーデイング
補正データ読取り時には白色基準板を読取るようにスキ
ヤナを停止させて、V_REF+がV_INの最大値に等しくなる
（第14図（ａ）参照）ようにオシロスコープで出力波形
を見ながらボリユームVR1を回して調整する。通常読取
り時も同様にして、V_REF+がV_INの最大値に等しくなる
（第14図（ｂ）参照）ようにオシロスコープで出力波形
を見ながらボリユームVR2を回して調整する。

しかし、このような従来方式の場合、次のような欠点
がある。まず、ボリユームVR1,VR2を回して調整しなけ
ればならず、手間と時間を要する、また、オシロスコー
プを見ながらの調整であり、V_INの最大値に丁度正確に
合せるのは、現実には不可能である。さらには、前述し
た如く、光源の光量が電源電圧の変動や電源投入時の立
上り特性や光源の経時的劣化などにより変化してしま
い、そのため、V_INの電圧値も変化してしまう。よつ
て、一度調整して合せたとしても、数分後には、もう狂
つてしまうことが現実に生じ得る。

目的本発明は、このような点に鑑みなされたもので、ノイ
ズ等に起因して出力が変動するといつた系の不安定さを
解消し得るA/D変換器用の基準電圧値の自動設定が可能
であり、さらには、デジタル出力の階調が最も有効とな
るように、かつ、アナログ入力電圧の変動に対応でき、
短時間で処理できる画像フルスケール決定装置を得るこ
とを目的とする。

構成本発明は、上記目的を達成するため、原稿画像を読取
る読取手段とこの読取手段に対向した濃度基準板と前記
読取手段が読取つた画像信号を基準信号に応じてA/D変
換するA/D変換手段とを有し、前記読取手段が前記濃度
基準板を読取つたときの画像信号を前記A/D変換手段の
フルスケールでA/D変換させるように前記基準信号を決
定する画像フルスケール決定装置において、複数の所望
の濃度に応じた複数の所定値と前記A/D変換手段からの
出力値との一致を検出し、選択された１つの検出結果を
発生する発生手段と、前記読取手段の読取開始とともに
前記基準信号を次々と変更し、前記発生手段から検出結
果が出力されたときに前記基準信号の変更を中止する基
準値変更手段とを備えた構成とした。

以下、本発明の第一の実施例を第１図ないし第７図に
基づいて説明する。まず、第12図により示したCCD11か
ら演算増幅器19までの信号処理は従来と同様に行なわ
れ、演算増幅器19によりアナログ画像信号V_INが得られ
るものとする。このようなアナログ画像信号V_INを一方
の入力とするアナログ／デジタル変換器（A/D変換器）4
0が設けられている。このA/D変換器40は後述するように
基準値信号である基準電圧V_REFをフルスケールとして前
記アナログ画像信号V_INをデジタル変換して出力データV
_OUTとして出力するものである。即ち、８ビツトで考え
ると、 V_OUT＝V_IN/V_REF×255 で表される。このA/D変換器40からの出力データV_OUTは
シエーデイング補正データ記憶部等に対して出力される
一方で、比較手段41に対して出力されている。ここに、
比較手段41は３種類の濃度設定用に３つの比較回路42,4
3,44により構成されている。比較回路42はダーク（Dar
k）比較回路、比較回路43はノーマル（Normal）比較回
路、比較44はライト（Light）比較回路であり、各々異
なる出力データ制御値PRD,PRN,PRLがプリセツトされて
いる。これらの出力データ制限値は（PRL）＞（PRN）＞
（PRD）なる関係に設定されている。

また、これらの比較回路42,43,44は何れも同時に動作
し得るものであるが、その出力はセレクタ25により何れ
か１つのみが選択される。即ち、比較回路42,43,44の出
力側は、濃度選択スイツチ操作に応じた濃度セレクト信
号DNLにより選択動作するセレクタ45に接続されてい
る。このセレクタ45は制御手段となるものであり、選択
された比較回路42又は43又は44からの一致信号を受けて
停止信号をカウンタであるダウンカウンタ46のイネーブ
ル端子ENBLに入力するものである。

ここで、前記ダウンカウンタ46はカウンタ初期値がプ
リセツトされたものであり、ライン同期信号LSYNCのタ
イミングで１ライン毎に初期値から順次カウントダウン
するものであり、イネーブル端子ENBLに前記セレクタ45
から停止信号が出力された時点でダウンカウント動作を
停止するように構成されている。そして、このダウンカ
ウンタ46からの計数値出力DC_OUTはデジタル／アナログ
変換器（D/A変換器）47に入力されている。このD/A変換
器47はデジタル的な計数値出力DC_OUTをそれに相当する
電圧値によるアナログ値としての基準値信号電圧V_REFに
変換して前記A/D変換器40の基準入力端子に出力するも
のである。即ち、前記A/D変換器40を中心に考えると、
比較回路41、セレクタ45、ダウンカウンタ46及びD/A変
換器47によるロジツク構成の帰還ループが形成され、フ
ルスケール（基準値信号電圧）V_REFがデジタル的な処理
により決定され得るように構成されている。

このような構成において、まず、読取り動作開始時に
は白色基準板についての読取り動作が行なわれる。この
ような読取り動作開始とともに、ライン同期信号LSYNC
が発生し、ダウンカウンタ46はプリセツト値としてカウ
ンタ初期値を読込む。そして、ライン同期信号LSYNCの
発生する１ライン毎にカウントダウンなる計数動作を行
なう。そして、このダウンカウンタ46の計数値に応じた
出力データDC_OUTはD/A変換器47によりアナログ的な基準
値信号電圧V_REFに変換され、１ライン毎に第３図に示す
ように変化する状態にてA/D変換器40に入力される。こ
のA/D変換器40では白色基準板について読取つたアナロ
グ画像データV_INをその時点での参照基準電圧V_REFに応
じてデジタル変換して出力データV_OUTとして出力する。

ここで、比較回路41においては、例えば濃度設定スイ
ツチ操作によりライト設定させているとすると、DNL信
号のＬ信号により、比較回路42,43,44中のライト比較回
路44のみの出力が有効となるようにセレクタ45が動作す
る。ここに、ライト比較回路44が選択されている場合を
例にとり、ライト比較回路44及びセレクタ45の動作を第
２図により説明する。まず、このライト比較回路44では
入力端子Ａには出力データV_OUTが入力され、入力端子Ｂ
には出力データ制限値PRLがプリセツトされている。ラ
イト比較回路44ではこれらの出力データV_OUTと出力デー
タ制限値PRLとの大小を比較し、Ａ＝Ｂ又はＡ＞Ｂなる
状態、即ち出力データV_OUTがデータ制限値PRLに一致又
は上回る状態の時に、ORゲート48を介してラツチ回路49
に出力される。なお、このラツチ回路49は１枚の原稿に
ついての読取り開始時から終了時までの間を表すフレー
ム信号FGATEにより規制されてラツチ動作をするもので
ある（即ち、フレーム信号FGATEがインバータ50を介し
てリセツト端子に入力されており、１枚原稿終了時にリ
セツトされるものである）。そして、ラツチ回路49から
の出力は停止信号としてダウンカウンタ46のイネーブル
端子ENBLに入力されている。即ち、ライト比較回路44に
よりライト濃度用の出力データ制限値PRLを基準に出力
データV_OUTが一致したと判断された場合には、ダウンカ
ウンタ46の計数値はその時点の値にラツチされることに
なり、ダウンカウント動作が停止する。このようにダウ
ンカウンタ46においてラツチされた計数値による出力デ
ータDC_OUTをもとにしてD/A変換器47によりアナログ変換
することにより、求めようとするA/D変換器用に供され
る基準値信号電圧V_REFが得られる。

なお、このような設定動作はフレーム信号FGATEが出
力されている期間中であつても通常の読取りモード時に
は行なわれないように（第５図参照）、スキヤニング信
号SCANによつて規制されるものであり、第２図に示すよ
うにインバータ51,52及びANDゲート53が設けられてい
る。

ところで、ダーク、ノーマル、ライトの３つのモード
時について、A/D変換器40の入出力及び白色基準板入力
時の電圧関係を第４図に示す。図中、V_IN（Ｗ）は白色
基準板読取り時のA/D変換器40に対する入力電圧、V_REF
（Ｄ）,V_REF（Ｎ）,V_REF（Ｌ）は各々ダーク，ノーマ
ル，ライトモード時の求めようとする基準電圧値（画像
信号のフルスケール値）である。

ここで、本実施例による動作をさらに詳細に説明す
る。ダーク，ノーマル，ライトモードの何れのモードに
あつても、動作時には同様であるので、ライトモード選
択時を例にとり説明する。まず、白色基準板を読取つた
ときA/D変換器40に対するV_INには第３図に示すようなシ
エーデイング補正後の波形データが入力される。そし
て、読取り開始とともにダウンカウンタ46はプリセツト
されたカウンタ初期値より順次カウントダウンする。こ
の時、ライト比較回路44においてはＡ＜Ｂであるため、
出力状態はＬレベルである。よつて、ラツチ回路49はま
だラツチされず、ダウンカウンタ46のイネーブル端子EN
BLをＨレベルのままとしてカウントダウン動作を進行さ
せる。そして、動作が進行し、ライト用の出力データ制
限値PRLと出力データV_OUTとが１画素分だけでも一致
し、又は出力データV_OUT側が僅かに上回る状態となる
と、ライト比較回路44からＨレベルの信号が出力され
る。そして、ラツチ回路49によりＨレベル状態が維持さ
れる。即ち、ダウンカウンタ46に対しては停止信号が出
力された状態（＝イネーブル端子ENBLがＬレベル状態）
となり、ダウンカウンタ46は計数動作を停止し、その時
点の計数値を維持する。つまり、第４図で考えると、初
期的には実線で示すような特性線の傾きがダウンカウン
タ46によるカウントダウンとともに徐々にその傾斜が急
となり、ライトモード特性線状態になつた時点を意味す
ることになる（他のノーマルモードやダークモードでも
同様である）。

このような処理を、第６図を参照してさらに具体的に
考える。図中、ADmaxはA/D変換器40の最大出力＝フルス
ケール＝例えば255（＝11111111＝FF_H）とする。また、
ライトモード用の出力データ制限値PRL＝120（ちなみ
に、実際にはPRL＝255、PRN＝253、PRD＝239の如く設定
される）であり、破線で示すV_RFEmaxはA/D変換器40の基
準電圧であつて、ダウンカウンタ出力DCoの最大値（＝
初期値＝255）に相当するものである。しかして、ダウ
ンカウンタ46の出力、従つてA/D変換器40に対する基準
電圧信号がダウンカウンタとともに破線状態から変動し
て、実線状態で示すようにPRL＝V_IN（Ｗ）となつた時の
基準電圧値がライト用の基準電圧値V_REF（Ｌ）である。
このようにして、デジタル値をホールドすることによ
り、A/D変換器40の基準電圧が決定される。

そして、例えば実際の原稿画像等を読取つた場合にA/
D変換器40から出力されるアナログ波形の一例を第７図
に示す。この第７図ではある１ライン読取りにおいて画
像データとしてはA,B,C,Dで示すような４本が含まれて
いる状態を示す。しかるに、ライトモードにおける基準
電圧相当の出力データ制限値PRLはフルスケール255に対
して120であるので、120〜255なるデータは白画像とみ
なされ、０〜120なるレベルのデータが実際の画像デー
タとなる。第７図の場合であれば、画像データA,Cは白
とされてしまうのに対し、画像データB,Dは各々有効な
る画像データとして処理され、ある階調のデータとな
る。

ここに、本実施例のA/D変換器20の基準電圧決定方式
によれば、第６図（又は第４図）からも判るように、最
初に基準値として与えるべき最大初期値V_REFmaxは、ダ
ークモード用の基準電圧V_REF（Ｄ）より高い値であれば
よい。このような点を考慮してD/A変換器27による初期
の基準電圧を適当なる値に固定し、ダウンカウンタ26の
初期値のプリセツトによりその基準値を例えばダークモ
ード用の基準値V_REF（Ｄ）に近づけるだけでよく、マニ
ユアル調整を要しないものである。この際にロジツク系
によるデジタル的な処理であり、アナログ方式における
ピークホールドやサンプルホールド方式に比べ、ノイズ
等の影響を受けにくく、出力、従つて系の安定性に優れ
たものとなる。

つづいて、本発明の第二の実施例を第８図及び第９図
により説明する。本実施例は、前記実施例をさらに改良
したものである。まず、前記実施例を要約すると、読取
濃度範囲をA/D変換器40のV_REF+の電圧値を変えることに
よつて自動的に設定しようとするものである。そのた
め、デジタル出力値が設定したある値になるまでV_REF+
を少しずつ上げていくというものである。このため、そ
のステツプ（上げ幅）にもよるが、設定値と一致するま
で何度も繰返す必要を生ずることがある。

本実施例は、このような点を改良するものである。第
８図はそのための基本的構成を示し、第15図と同一部分
は同一符号で示す。第15図との対比で説明すると、A/D
変換器29（第11図に示したA/D変換器３と同一構成）に
対し、シエーデイング補正回路31の他に、デジタル出力
値の範囲を検知する手段としてのピークホールド回路
（＝最大値検出回路）60と、基準電圧入力を設定し直す
手段としてのデジタル／アナログ・マルチプライア（D/
A変換器）61とを設けてなる。図中、破線がシエーデイ
ングデータ読取時の経路を示し、実線が通常読取時の経
路を示す。

ここに、D/A変換器61はシエーデイング補正回路31で
使用しているD/A変換器と同様の働きをするものであ
り、アナログ入力V_H,V_Lとデジタル入力ΣD_iとアナログ
出力A_OUTとの間にはなる関係がある。いま、８ビツトの分解能でV_Lをグラン
ドGND、V_HをVccとすれば、上式はとなる。

このような構成において、動作の概要を説明する。ま
ず、読取位置が白色基準板の位置に位置するシエーデイ
ングデータ読取時及び通常の読取時の各々の最初に、A/
D変換器29のV_REF+の電圧値をある値に設定しておく。こ
れにより得られる１ラインのデジタル出力の内の最大値
をピークホールド回路60により検知する。そして、この
デジタル出力の最大値がA/D変換のフルスケールとなる
ように、D/A変換器61を介してA/D変換器29のV_REF+の電
圧値を設定し直すものである。

より詳細には、まず、シエーデイングデータ読取時に
おいて、D/A変換器61のデジタル入力をフルスケール（2
55）にする。A/D変換器29のV_REF+の電圧値にはV_INのレ
ベルに比べ充分に高く設定した電圧Vccが上式からその
まま入力される。この状態で、白色基準板を読取り、A/
D変換する。ピークホールド回路60は１ラインの内で最
大のデジタル出力を保持するもので、具体的には第９図
の如く構成される。即ち、LS374等によるラツチ62と、L
S85等によるマグニチユード・コンパレータ63,64とによ
り構成される。これにより、ラツチ62の出力とA/D変換
器29からのデジタル出力とを比較し、A/D変換器29側か
らのデジタル出力の方が大きい場合だけ、ラツチ62の出
力のデータを書換える。このようにして、ラツチ62の出
力には今までの最大値が常に保持される。次のラインで
はD/A変換器61のデジタル入力にラツチ62からこの最大
値が入力される。今、最大値をΣPiとすると、A_OUTには
上式からVcc・ΣPi/255の電圧値が現われる。これは、V
_REF+にかかる電圧値であり、かつ、V_INの１ラインにお
ける最大値でもある。例えば、最大値がフルスケールの
1/2の128であつたとすれば、V_REF+の電圧値はVcc/2に設
定し直され、これがV_INの最大値とされる。従つて、第1
4図（ａ）に示したシエーデイング補正時におけるV_INと
V_REF+との理想的な関係が得られる。この状態でシエー
デイングデータを読取り、RAM30に蓄える。通常読取時
のV_REF+の設定し直しも同様であり、最初の１ラインで
白色基準板を読取り、ピークホールド回路60によりデジ
タル出力の最大値を検出し、第14図（ｂ）に示した通常
読取時（＝シエーデイング補正後）におけるV_INとV_REF+
との理想的な関係を得る。このような状態で原稿画像の
読取りを行なえばよい。

なお、本実施例ではピークホールド回路60を用いてデ
ジタル出力値の範囲＝上限を検出したが、A/D変換器29
の下側の基準端子V_REF-に対しても、黒色基準板などの
読取りに基づきデジタル出力の下限を検出する最小値検
出回路等を接続すれば、A/D変換に際しての下限値も自
動調整設定し得る。

何れにしても、本実施例によれば、A/D変換器29の基
準電圧の設定を自動的に行なうことができ、ボリユーム
などにより設定する手間を省け、かつ、アナログ入力電
圧V_INのとり得る範囲が変化した時でも基準電圧を自動
的に補正できる。特に、このような基準電圧の設定をア
ナログ入力電圧V_INのとり得る範囲に常に自動設定する
ことにより、デジタル出力の階調を最も有効に使用でき
る。さらには、このような基準電圧の自動的な設定し直
しを、考え得る最短の時間で行なうことができ、第一の
実施例の如く、設定値に一致するまで徐々に変化させる
方式に比べ、時間的な無駄をなくすこともできる。

効果本発明は、上述したように、複数の所望の濃度に応じ
た複数の所定値とA/D変換手段からの出力値との一致を
検出し、選択された１つの検出結果を発生する発生手段
と、読取手段の読取開始とともに基準信号を次々と変更
し、発生手段から検出結果が出力されたときに基準信号
の変更を中止する基準値変更手段とを備えて、A/D変換
手段のA/D変換用の基準信号を決定するようにしたの
で、ノイズ等に起因して出力が変動するといつた系の不
安定さを解消できるA/D変換用の基準信号の自動設定が
可能となり、さらには、デジタル出力の階調が最も有効
となるように、かつ、アナログ入力電圧の変動に対応す
ることもでき、短時間で処理することができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すブロツク図、第２
図はその一部のブロツク図、第３図はタイミングチヤー
ト、第４図は特性図、第５図はタイミングチヤート、第
６図は特性図、第７図はアナログ波形図、第８図は本発
明の第二の実施例を示すブロツク図、第９図はそのピー
クホールド回路のブロツク図、第10図は一般的なイメー
ジスキヤナの概略ブロツク図、第11図はそのA/D変換器
のブロツク図、第12図は従来例を示すアナログ回路図、
第13図は従来の読取り部概略側面図、第14図はデジタル
出力特性図、第15図はブロツク図、第16図は基準電圧設
定を示す回路図である。 29……アナログ／デジタル変換器、40……アナログ／デ
ジタル変換器、41……比較回路、45……制御手段、46…
…カウンタ、47……デジタル／アナログ変換器、60……
デジタル出力値範囲検知手段、61……基準電圧入力設定
し直し手段

Claims

(57)【特許請求の範囲】

【請求項１】原稿画像を読取る読取手段とこの読取手段
に対向した濃度基準板と前記読取手段が読取つた画像信
号を基準信号に応じてA/D変換するA/D変換手段とを有
し、前記読取手段が前記濃度基準板を読取つたときの画
像信号を前記A/D変換手段のフルスケールでA/D変換させ
るように前記基準信号を決定する画像フルスケール決定
装置において、複数の所望の濃度に応じた複数の所定値と前記A/D変換
手段からの出力値との一致を検出し、選択された１つの
検出結果を発生する発生手段と、前記読取手段の読取開始とともに前記基準信号を次々と
変更し、前記発生手段から検出結果が出力されたときに
前記基準信号の変更を中止する基準値変更手段とを備えたことを特徴とする画像フルスケール決定装置。