JP2703246B2

JP2703246B2 - 化合物半導体装置

Info

Publication number: JP2703246B2
Application number: JP63018279A
Authority: JP
Inventors: 泰仁中川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-01-28
Filing date: 1988-01-28
Publication date: 1998-01-26
Anticipated expiration: 2013-01-26
Also published as: JPH01194365A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は，化合物半導体装置の改良に関し，特にGaAs
電界効果トランジスタが構成された化合物半導体装置に
おいて短チャネル効果を抑制する構造が備えられたもの
に関する。

（従来の技術）近年,GaAsを用いたLSIについての研究が盛んに行われ
ており,16kbit SRAMの動作が確認されるに至っている。
LSIを構成するMetal−Semicon−ductor−FET（MESFET）
では，表面空乏層による直列抵抗を下げるため，ソース
およびドレインのｎ型高濃度層（n⁺層）をゲートに対し
て自己整合的に形成する，セルフアライン構造が主に用
いられている。

LSI用FETを高性能化するには，ゲート長の短縮による
ソース・ドレイン−ゲート間の容量を低減することが重
要である。しかしながら，ゲート長を短縮すると，それ
に伴ってゲート閾値電圧が変動したり，電流遮断特性が
劣化するという，短チャネル効果が無視できなくなる。
この短チャネル効果は，セルフアライン構造を有するFE
Tにおいて特に顕著に現れ，ゲート長を短縮する妨げと
なっていた。

短チャネル効果の原因の一つとしては，近接して対向
配置されたソース−ドレイン間において，それぞのn⁺層
間に半絶縁性基板を介して流れる基板リーク電流の発生
が挙げられる。この基板リーク電流を低減して短チャネ
ル効果を抑制する構造が提案されている（信学技報ED84
−85）。この提案された構造では，第２図に示すよう
に，ソース１およびドレイン２のｎ型高濃度層3,4と，
半絶縁性基板５との間にｐ型の層が埋め込まれてウエル
６が形成されている。なお,7はゲート電極を示す。

上記の構造では,p型のウエル６が電気的障壁として機
能しており，それによって基板リーク電流が低減されて
いる。よって，短チャネル効果を抑制しつつ，ゲート長
を微細化してLSIの高速化を図り得るとされている。

なお，短チャネル効果の抑制効果は,p型のウエル６に
より形成される電気的障壁の高さが高いほど（すなわ
ち，ウエル６の濃度が高いほど）大きい。しかしなが
ら,p型の濃縮が高くなりすぎると,pn接合部に生じる寄
生容量が増大して,LSIの高速化を妨げる。よって，この
例では,p型のウエル６の濃度を,n型能動層−ウエル６間
のビルトイン電圧により，ウエル６が完全に空乏化され
る濃度に設定して，寄生容量の増大を抑制している。

（発明が解決しようとする課題）しかしながら，この構造では以下に示すような問題が
存在する。

（ａ）短チャネル効果の抑制はｐウエル６の濃度が高
いほど大きいが，上述したようにｐウエル６の濃度はｎ
型能動層に完全に空乏化される程度に抑えられている。
従って，短チャネル効果の抑制が充分ではない。

（ｂ）ｐ型のウエル６を完全に空乏化するには,n型層
を形成するためのドーパント（例えば,Si），およびｐ
型のウエル６を形成するためのドーパント（例えば,B
e）の活性化プロセスを完全に制御して充分に再現性お
よび均一性を確保しなければならない。しかしながら，
このような制御は極めて難しく，現実には,p型のウエル
６が，完全に空乏化された部分や完全に空乏化されてい
ない部分が同一基板内に混在する。よって，空乏化の不
充分な部分では寄生容量を生じるのでスイッチング速度
が遅くなり,LSIの特性が低下する。

（ｃ） FETをスイッチング動作させると，寄生容量を
持った部分にも電荷が蓄積されることになる。しかしな
がら,p型のウエル６は電気的に浮遊された状態であるた
め，蓄積された電荷（特に正電荷）がFET外へ逃げ難
く，その結果，例えばメモリー内容が書き換えられると
いったLSIの誤動作が生じることとなる。

本発明はこのような現状に鑑みてなされたものであ
り，その目的とするところは，短チャネル効果およびpn
接合部における寄生容量の増大を効果的に抑制すること
ができ，しかも活性化工程におけるプロセス制御が容易
な構造を備えた化合物半導体装置を提供することにあ
る。

（課題を解決するための手段）本発明の化合物半導体装置は，電界効果トランジスタ
を構成する第１の導電型の層と，該第１の導電型の層の
少なくとも一部を包むように形成されており，かつ該第
１の導電型の層により完全には空乏化されていない第２
の導電型のウエルと，該第２の導電型のウエルの一部を
該第１の導電型の層の外部に突出させたウエル延長部
と，該第２の導電型のウエルに外部から電位を与えるた
めに該ウエル延長部に電気的に接続された電極とを備え
ており，そのことにより上記目的が達成される。

また，上記第２の導電型のウエルに対して，上記電極
により接地電位または他の適当な電位を与えるようにし
てもよい。

更には，上記ウエル延長部の第２の導電型濃度を，他
の第２の導電型のウエルの部分よりも相対的に高くして
もよい。

（作用）本発明は，第２の導電型のウエルにより基板と能動層
との間に電気的障壁を構成して基板リーク電流を抑制す
るとともに，該ウエルと電気的に接続された電極を設け
ることにより外部からウエルに適当な電位を与えること
を可能としてpn接合部に蓄積された電荷をFET外に排出
することを可能とするものである。また，第２の導電型
のウエルを完全には空乏化させないことにより，活性化
プロセスの制御を容易とし，かつ第２の導電型濃度を充
分に高くして短チャネル効果を効果的に抑制するもので
ある。加えて，第２の導電型のウエルの一部を第１の導
電型の層の外部に突出させたウエル延長部に電極を設
け，そこから第２の導電型のウエルに電位を与える構成
としたので，ウエル面積が小さくなり，寄生容量が低減
され,LSIの高速化を図ることが可能となる。

（実施例）以下に本発明を実施例について説明する。

なお，以下では，本発明の一実施例の製造工程を示し
てその構成を説明するが，理解を容易とするために，第
２図に示した従来技術における製造工程を比較しつつ説
明することにする。

第１図（ａ）は，本実施例の製造にあたり,n型の能動
層を形成するための,n型の注入，およびｐ型のウエルを
形成するためのｐ型の注入が終了したところを模式的に
示す平面図である。ここでは,n型能動層11を破線で,p型
ウエル12を一点鎖線で示す。

比較のために，第２図に示す従来例の製造にあたり，
能動層11の形成のためのｎ型注入およびウエル12を形成
するためのｐ型注入が終了したところを第３図（ａ）に
模式的に示す。

なお，第１図（ａ）および第３図（ａ）では,n型能動
層11の周囲にｐウエル12が有るように描かれているが，
これは図示の都合上のためであり，同一注入マスクを用
いるので実際には両者は同じところに形成されている。
もっとも，本実施例の場合の後述する延長ウエル部分12
bについては，これは当てはまらない。

第１図（ａ）を第３図（ａ）と比較すれば明らかなよ
うに，本実施例においては,p型のウエル12を形成するた
めの注入に際しては，その一部分がｎ型注入部分の外部
に延びるように注入が行われ，延長されたウエル部分12
bが形成されていることがわかる。これは,FETの構成さ
れる領域の外部に至るまでｐ型ウエルを形成するためで
ある。

次に，各種の自己整合プロセスを含む，一般的に行わ
れているFET製造工程を経て，第１図（ｂ）および第３
図（ｂ）に示すように，本実施例および従来技術による
FETが形成される。図中,13はソース電極14はドレイン電
極，および15はゲート電極を示している。第１図（ｂ）
に示すように，本実施例においては,p型ウエル12の延長
された部分12bに電極16が形成されている。この電極16
によりｐ型ウエル12に対して適当な電位を与えることが
できる。

電極16としては，オーミック接触を得るために，例え
ばAu−Zn合金などを用いることが最も好ましいが,AlやT
i系金属のような通常のゲート金属を用いて熱処理条件
を工夫することにより結果的にオーミック接触を形成し
てもよい。後者の場合，従来技術からの工程数の増加は
ないことを指摘しておく。

このように本実施例では,FETの構成されている領域の
外部にまで延びるｐ型ウエル部分12bに電極16が電気的
に接続されている。従って，該電極16を，例えばソース
電極13に接続してｐ型ウエル12を接地すると,pn接合部
に蓄積された電荷はFET外に排出され，スイッチングの
誤動作を防止することができる。

また,pn接合部の両端の電位は等しくなるので容量の
増加も極めて少なく，従って素子の高速動作を妨げるこ
ともない。なお，この場合においても,pn接合部にはビ
ルトイン電圧により電気的障壁が，その高さを減らすこ
となく形成される。

さらに，容量の増加が少ないので,p型のウエル12の濃
度を従来技術の場合に比べて高くすることができるの
で，短チャネル効果を充分に抑制することが可能であ
る。

また，電極16に適当なプラス電位を与えれば，電気的
障壁を高くすることにより，短チャネル効果の抑制をよ
り一層大きくすることも可能である。もっとも，その場
合には,pn接合部の容量の増加が大きくなるので,p型ウ
エル12の濃度やプラス電位の値を最適化し，抑制効果が
大きくかつ容量の増加ができるだけ小さい条件を，スイ
ッチング特性などの素子性能を考慮しつつ総合的に決定
する必要がある。

なお，一般にｐ型のウエル12を形成するために必要な
ｐ型注入量はそれほど大きくなく，従来例で10¹¹cm^-2〜
10¹²cm^-2程度であるが，本実施例でもほぼ同程度とされ
ている。このとき,pn接合のｐ層部分の抵抗が高くな
り，外部からのサージにより接合部分が静電破壊されや
すくなるが，この場合には,p型ウエル12中のｎ型能動層
11を囲むウエル部分12aよりも，電極16の形成されたウ
エル部分12bの濃度を高くすればよい。例えば，第１図
（ｃ）に示すように，高濃度ｐ型注入を図示の二点鎖線
で囲む領域に追加してｐ型高濃度層17を形成すれば，該
ウエル部分12bの電気抵抗を低下することができ，従っ
て耐サージ特性を改善することができる。

なお,p型のウエル12の濃度はｎ型駆動層による空乏化
条件には制限されないので,p型のウエル12の濃度は自由
に設定できる。従って,p型のウエル12をより高濃度とし
て，短チャネル抑制効果を増大させることもできる。

また,p型ウエル12は完全に空乏化に空乏化させるもの
ではないため，上記した活性化工程におけるプロセスの
制御は従来技術のように完全に行う必要はないため，プ
ロセスマージンも極めて大きくなる。

上記実施例は,FETを構成する第１の導電型の層として
ｎ型能動層，第２の導電型のウエルとしてｐ型のウエル
を構成した場合につき説明したが，第１および第２の導
電型を逆転しても同様の効果を得られることは言うまで
もない。

（発明の効果）以上のように，本発明によれば，第２図の導電型のウ
エルを完全に空乏化させないので，活性化工程における
プロセスマージンが飛躍的に大きくなると共に，第２の
導電型の濃度を空乏化条件に制限されずに高めることが
できるので，短チャネル効果を充分に抑制することがで
きる。また，第２の導電型のウエルに電気的に接続され
た電極により,pn接合部に蓄積される電荷をFET外に排出
することができるので，装置の誤動作を防止することも
可能となる。

特に，第２の導電型のウエルの一部を第１の導電型の
層の外部に突出させたウエル延長部に電極を設け，そこ
から第２の導電型のウエルに電位を与える構成としたの
で，ウエル面積を小さくでき，寄生容量を低減して,LSI
の高速化を図ることが可能となる。また,LSIの誤動作を
少なくすることも可能となる。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は，本発明の一実施例の製造
工程を説明するための模式的平面図，第１図（ｃ）は本
発明の一実施例の変形例を説明するための模式的平面
図，第２図は従来の化合物半導体装置の断面図，第３図
（ａ）および（ｂ）は第２図の従来例の製造工程を説明
するための模式的平面図である。 11……ｎ型の能動層,12……ｐ型のウエル,16……電極,1
7……ｐ型高濃度層。

Claims

(57)【特許請求の範囲】

【請求項１】電界効果トランジスタを構成する第１の導
電型の層と，該第１の導電型の層の少なくとも一部を包むように形成
されており，かつ該第１の導電型の層により完全には空
乏化されていない第２の導電型のウエルと，該第２の導電型のウエルの一部を該第１の導電型の層の
外部に突出させたウエル延長部と，該第２の導電型のウエルに外部から電位を与えるために
該ウエル延長部に電気的に接続された電極とを備えた化合物半導体装置。