JPH0338839A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0338839A JPH0338839A JP1174789A JP17478989A JPH0338839A JP H0338839 A JPH0338839 A JP H0338839A JP 1174789 A JP1174789 A JP 1174789A JP 17478989 A JP17478989 A JP 17478989A JP H0338839 A JPH0338839 A JP H0338839A
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- Japan
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- drain
- source
- implanted
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は金属、酸化物、半導体（以下ＭＯＳと呼ぶ）
型半導体装置の製造方法に関する。
型半導体装置の製造方法に関する。
（発明の概要）
Ｎヂャ不ルＭＯＳ型トランジスタのゲート電極を形成し
た後に、トランジスタのソース・ドレインの側壁に窒素
または酸素をイオン打ち込みし、ソース・ドレインの横
方向拡散を防止すると共にソース・ドレインの空乏層の
伸びを抑制する。
た後に、トランジスタのソース・ドレインの側壁に窒素
または酸素をイオン打ち込みし、ソース・ドレインの横
方向拡散を防止すると共にソース・ドレインの空乏層の
伸びを抑制する。
第３図に示す様に、ＮヂャネルＭＯＳ型トランジスクは
、ゲート電極２３が形成された後にＢＦ２あるいはＢ（
ポロン）がイオン注入され、自己整合的にソース・ドレ
イン領域２４．２５が形成される。
、ゲート電極２３が形成された後にＢＦ２あるいはＢ（
ポロン）がイオン注入され、自己整合的にソース・ドレ
イン領域２４．２５が形成される。
その後ソース・ドレイン領域２４．２５の活性化のため
の熱処理によりソース・ドレイン領域２４．２５はわず
かに拡散していく。
の熱処理によりソース・ドレイン領域２４．２５はわず
かに拡散していく。
〔発明が解決しようとする課題］
第３図に示す様に、ソース・ドレイン２４．２５に電圧
を印加すると空乏Ｎ２Ｇが発生し、電界を大きくするに
従い空乏層幅ｄが増大する。近年の半導体デバイスの縮
小化に従い、ゲート電極の長さｌが小さくなり、Ｎヂャ
ネルＭＯＳ型トランジスタではｇが２．０ μｍより短
くなるとソースとドレインの空乏層が直接つながって大
きな電流が流れるようになり、トランジスタとしての特
性を示さなくなる。
を印加すると空乏Ｎ２Ｇが発生し、電界を大きくするに
従い空乏層幅ｄが増大する。近年の半導体デバイスの縮
小化に従い、ゲート電極の長さｌが小さくなり、Ｎヂャ
ネルＭＯＳ型トランジスタではｇが２．０ μｍより短
くなるとソースとドレインの空乏層が直接つながって大
きな電流が流れるようになり、トランジスタとしての特
性を示さなくなる。
本発明はこの欠点を解消した半導体装置の製造方法を提
供することを目的とする。
供することを目的とする。
本発明は上記目的を達成するために、下記の方法を採用
した。即ち、ＮチャネルＭＯ５型トランジスタの製造方
法において、ゲート電極を形成する工程と、Ｐ型のシリ
コン基板内に窒素または酸素のイオン打ち込みを行う工
程と、Ｎ型の不純物層を前記シリコン基板内に作りソー
ス・ドレインを形成する工程と、から成る事を特徴とす
る半導体装置の製造方法である。
した。即ち、ＮチャネルＭＯ５型トランジスタの製造方
法において、ゲート電極を形成する工程と、Ｐ型のシリ
コン基板内に窒素または酸素のイオン打ち込みを行う工
程と、Ｎ型の不純物層を前記シリコン基板内に作りソー
ス・ドレインを形成する工程と、から成る事を特徴とす
る半導体装置の製造方法である。
（作用〕
窒素または酸素がイオン注入された層は高抵抗の領域と
なるので、ソースおよびドレインの空乏層の拡がりが抑
制される。従って２．０μｍより短いゲート電極を有す
るＮチャネルＭＯＳ型トランジスタを形成できる。
なるので、ソースおよびドレインの空乏層の拡がりが抑
制される。従って２．０μｍより短いゲート電極を有す
るＮチャネルＭＯＳ型トランジスタを形成できる。
〔実施例〕
第１図をもとに本発明の実施例を詳細に説明する。第１
図（ａｌに示す様にシリコン（Ｓｉ）などの半導体基板
■の上にゲート絶縁膜２を形成した後、ゲート電極３を
形成する。（半導体基板１は、ノリコンの場合はＰ型シ
リコンまたはＮ型ソリコン内に形成されＰウェルである
。）またゲート絶縁ＩＩＪ２は、シリコン酸化膜が一般
的であるが、シリコン窒化膜やシリコン酸窒化膜やこれ
らの多層膜などの他の絶縁膜でも良い。さらにゲート電
極３は、多結晶シリコン膜や金属膜やポリサイド膜など
である。
図（ａｌに示す様にシリコン（Ｓｉ）などの半導体基板
■の上にゲート絶縁膜２を形成した後、ゲート電極３を
形成する。（半導体基板１は、ノリコンの場合はＰ型シ
リコンまたはＮ型ソリコン内に形成されＰウェルである
。）またゲート絶縁ＩＩＪ２は、シリコン酸化膜が一般
的であるが、シリコン窒化膜やシリコン酸窒化膜やこれ
らの多層膜などの他の絶縁膜でも良い。さらにゲート電
極３は、多結晶シリコン膜や金属膜やポリサイド膜など
である。
次に第１図（ｂｌに示す様に窒素（Ｎ）または酸素（０
）をイオン注入する。ゲート電極３をマスクにしてイオ
ン注入されるのでゲート電極３の直下のチャネルにはＮ
またはＯはイオン注入されない。
）をイオン注入する。ゲート電極３をマスクにしてイオ
ン注入されるのでゲート電極３の直下のチャネルにはＮ
またはＯはイオン注入されない。
またゲート電極３にイオン注入しない時はゲート電極３
上にフォトレジスト等を残しておいても良い。さてこの
時のイオン注入の飛程（Ｒｐ）は半導体基板ｌの表面か
ら将来ソース・ドレインの空乏層がのびる領域の深さに
相当する距離で良い。
上にフォトレジスト等を残しておいても良い。さてこの
時のイオン注入の飛程（Ｒｐ）は半導体基板ｌの表面か
ら将来ソース・ドレインの空乏層がのびる領域の深さに
相当する距離で良い。
例えば、ソース・ドレインの拡散深さが０．３μｍであ
れば、イオン注入の飛程は０．３ μｍ上０．０５ｔｔ
ｍが良い。もちろん、この範囲から外れても効果は小さ
くなるがソースとドイレンの空乏層が接触する現象を防
止する事はできる。またＮまたはＯのイオン注入量は多
ければ多いぼど空乏層の伸びの防止には効果があるが、
イオン注入によるダメソジが発生する事および余りに絶
縁膜に近くなる事によりリーク電流の増大や易動度の低
下を引き起こすので望ましくはない。従ってＮまたは０
のイオン注入量は１×ｌＯ■／ｃｄから５Ｘ１０ＩＳａ
ａの範囲が良い。
れば、イオン注入の飛程は０．３ μｍ上０．０５ｔｔ
ｍが良い。もちろん、この範囲から外れても効果は小さ
くなるがソースとドイレンの空乏層が接触する現象を防
止する事はできる。またＮまたはＯのイオン注入量は多
ければ多いぼど空乏層の伸びの防止には効果があるが、
イオン注入によるダメソジが発生する事および余りに絶
縁膜に近くなる事によりリーク電流の増大や易動度の低
下を引き起こすので望ましくはない。従ってＮまたは０
のイオン注入量は１×ｌＯ■／ｃｄから５Ｘ１０ＩＳａ
ａの範囲が良い。
次に第１図（Ｃ１に示す様に、ゲート電極５をマスクに
してＮ型の不純物をシリコン基Ｆｉ１の中に入れ、ソー
スおよびドレイン６．７を形成する。Ｐ型の不純物の導
入方法として、イオン注入法あるいは拡散法が挙げられ
る。イオン注入法の場合はリン（Ｐ）あるいはヒ素（Ａ
Ｓ）等のイオンで行う。
してＮ型の不純物をシリコン基Ｆｉ１の中に入れ、ソー
スおよびドレイン６．７を形成する。Ｐ型の不純物の導
入方法として、イオン注入法あるいは拡散法が挙げられ
る。イオン注入法の場合はリン（Ｐ）あるいはヒ素（Ａ
Ｓ）等のイオンで行う。
さらにその後の熱処理によりソース・ドレイン層が拡散
していくが、Ｎまたは○のイオン注入層の付近ではソー
ス・ドレイン層は余り伸びてぃかない。
していくが、Ｎまたは○のイオン注入層の付近ではソー
ス・ドレイン層は余り伸びてぃかない。
以上の様にして作成したＮ型トランジスタは第１図（Ｃ
１に示す様に、Ｎ型不純物のソースおよびドレイン６．
７の肩の付近にＮあるいはＯの濃度の濃い高抵抗の層４
が存在する構造となっている。
１に示す様に、Ｎ型不純物のソースおよびドレイン６．
７の肩の付近にＮあるいはＯの濃度の濃い高抵抗の層４
が存在する構造となっている。
第２図に示す様に、ソースおよびドレイン６７に電圧を
印加した時に空乏層８が発生する。しかし最も空乏層の
伸びが大きくなるソースおよびドレイン６．７の円周部
、つまり肩の部分にはＮあるいはＯの濃度が濃い層があ
り高い抵抗を有している。この層４の存在の為に空乏層
の伸びが抑制され、たとえゲート電極３の長さｌが２μ
ｍ以下（もちろん１μｍ以下も含む）になってもソス側
とドレイン側の空乏層が接触する事はなく、安定したト
ランジスタ特性を示す。また実施例においても説明した
様に、ソース・ドレイン６．７が熱処理により拡散した
時にも表面付近ではソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
６．７の肩の付近はＮあるいはＯの濃い層があるために
余り伸びない。従って実行チャネル長は小さくスビトの
速いトランジスタが形成され、しかもバンチスルー耐圧
の大きいトランジスタとなる。
印加した時に空乏層８が発生する。しかし最も空乏層の
伸びが大きくなるソースおよびドレイン６．７の円周部
、つまり肩の部分にはＮあるいはＯの濃度が濃い層があ
り高い抵抗を有している。この層４の存在の為に空乏層
の伸びが抑制され、たとえゲート電極３の長さｌが２μ
ｍ以下（もちろん１μｍ以下も含む）になってもソス側
とドレイン側の空乏層が接触する事はなく、安定したト
ランジスタ特性を示す。また実施例においても説明した
様に、ソース・ドレイン６．７が熱処理により拡散した
時にも表面付近ではソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
６．７の肩の付近はＮあるいはＯの濃い層があるために
余り伸びない。従って実行チャネル長は小さくスビトの
速いトランジスタが形成され、しかもバンチスルー耐圧
の大きいトランジスタとなる。
以上の効果は通常使用している電源電圧１０Ｖ以下の説
明であるが、さらにこの発明はＩＯＶ以上の高い電圧を
印加する高耐圧用デバイスにも応用できる事は言うまで
もない。
明であるが、さらにこの発明はＩＯＶ以上の高い電圧を
印加する高耐圧用デバイスにも応用できる事は言うまで
もない。
第１図＋８１〜ｔｅｌは本発明の製造方法の工程順を示
す断面図、第２図は本発明の効果を示す断面図、第３図
は従来のトランジスタの構造を示す断面図である。 １．２１・・・・半導体基板 ２．２２・・・・ゲート絶縁膜 ３．２３・・・・ゲート電極 ４・・・・・・Ｎまたは○のイオン打込層６ ７ ２４
２５・・・ソース・ドレイン８．２６・・・・空乏層 ・空乏層幅 以 上
す断面図、第２図は本発明の効果を示す断面図、第３図
は従来のトランジスタの構造を示す断面図である。 １．２１・・・・半導体基板 ２．２２・・・・ゲート絶縁膜 ３．２３・・・・ゲート電極 ４・・・・・・Ｎまたは○のイオン打込層６ ７ ２４
２５・・・ソース・ドレイン８．２６・・・・空乏層 ・空乏層幅 以 上
Claims (1)
- ＮチャネルＭＯＳ型トランジスタの製造方法において、
ゲート電極を形成する工程と、Ｐ型のシリコン基板内に
窒素または酸素のイオン打ち込みを行う工程と、Ｎ型の
不純物層を前記シリコン基板内に作りソース・ドレイン
を形成する工程と、から成る事を特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174789A JPH0338839A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174789A JPH0338839A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338839A true JPH0338839A (ja) | 1991-02-19 |
Family
ID=15984701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174789A Pending JPH0338839A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338839A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198799A (ja) * | 1991-02-22 | 1993-08-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| WO1998057368A1 (en) * | 1997-06-09 | 1998-12-17 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
| US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| US6215350B1 (en) | 1991-03-18 | 2001-04-10 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
-
1989
- 1989-07-05 JP JP1174789A patent/JPH0338839A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| US7375375B2 (en) | 1990-12-25 | 2008-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH05198799A (ja) * | 1991-02-22 | 1993-08-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| US6215350B1 (en) | 1991-03-18 | 2001-04-10 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| WO1998057368A1 (en) * | 1997-06-09 | 1998-12-17 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
| US6225151B1 (en) | 1997-06-09 | 2001-05-01 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
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