JP2737680B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JP2737680B2 JP2737680B2 JP7005436A JP543695A JP2737680B2 JP 2737680 B2 JP2737680 B2 JP 2737680B2 JP 7005436 A JP7005436 A JP 7005436A JP 543695 A JP543695 A JP 543695A JP 2737680 B2 JP2737680 B2 JP 2737680B2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- signal
- hold circuit
- sample
- clamp
- Prior art date
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- Expired - Lifetime
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- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明はサンプルホールド回路に
関し、特に１ピクセル分の電荷結合素子からの出力信号
をサンプルホールドする回路に関する。
関し、特に１ピクセル分の電荷結合素子からの出力信号
をサンプルホールドする回路に関する。
【０００２】
【従来の技術】一般に、電荷結合素子（Ｃｈａｒｇｅ
Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ；以下ＣＣＤと呼ぶ）か
らの出力信号は、その１ピクセル（画素）毎に相関二重
サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ
Ｓａｍｐｌｉｎｇ；以下ＣＤＳと呼ぶ）が行われてい
る。従来、そのＣＤＳ処理を行うサンプルホールド回路
においては、サンプリングクロック（以下ＣＤＳクロッ
クと呼ぶ）を、ＣＣＤからの出力信号とは別系統の回路
で作成していた。
Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ；以下ＣＣＤと呼ぶ）か
らの出力信号は、その１ピクセル（画素）毎に相関二重
サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ
Ｓａｍｐｌｉｎｇ；以下ＣＤＳと呼ぶ）が行われてい
る。従来、そのＣＤＳ処理を行うサンプルホールド回路
においては、サンプリングクロック（以下ＣＤＳクロッ
クと呼ぶ）を、ＣＣＤからの出力信号とは別系統の回路
で作成していた。
【０００３】ところで、特開昭６２―２５８５７０号公
報には、複合ビデオ信号からクロックを再生する方式が
開示されている。この方式によれば、受信した複合ビデ
オ信号からクロックを再生することができる。
報には、複合ビデオ信号からクロックを再生する方式が
開示されている。この方式によれば、受信した複合ビデ
オ信号からクロックを再生することができる。
【０００４】
【発明が解決しようとする課題】上述した従来のサンプ
ルホールド回路では、ＣＣＤからの出力信号との位相関
係を厳密に固定したＣＤＳクロックを外部から入力する
必要があるため、専用回路を設けなければならない。し
たがって、ハードウェア量が大きくなるという欠点があ
った。
ルホールド回路では、ＣＣＤからの出力信号との位相関
係を厳密に固定したＣＤＳクロックを外部から入力する
必要があるため、専用回路を設けなければならない。し
たがって、ハードウェア量が大きくなるという欠点があ
った。
【０００５】また、上述の特許公報に記載されている方
式では、複合ビデオ信号の送信側において予めクロック
を入力しておかなければならず、ＣＣＤからの出力信号
をサンプルホールドする場合には適用できない。
式では、複合ビデオ信号の送信側において予めクロック
を入力しておかなければならず、ＣＣＤからの出力信号
をサンプルホールドする場合には適用できない。
【０００６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はハードウェア
量を小さくすることのできるサンプルホールド回路を提
供することである。
るためになされたものであり、その目的はハードウェア
量を小さくすることのできるサンプルホールド回路を提
供することである。
【０００７】
【課題を解決するための手段】本発明によるサンプルホ
ールド回路は、１ピクセル分の電荷結合素子からの出力
信号波形のうち電荷蓄積レベル部分の基準となる基準レ
ベル部分をクランプ信号の遷移タイミングで定めること
により前記電荷蓄積レベルの値をホールドするサンプル
ホールド回路であって、前記出力信号を所定時間遅延さ
せる遅延手段と、この遅延信号と前記出力信号との位相
差に応じて前記クランプ信号を生成するクランプ信号生
成手段とを含むことを特徴とする。
ールド回路は、１ピクセル分の電荷結合素子からの出力
信号波形のうち電荷蓄積レベル部分の基準となる基準レ
ベル部分をクランプ信号の遷移タイミングで定めること
により前記電荷蓄積レベルの値をホールドするサンプル
ホールド回路であって、前記出力信号を所定時間遅延さ
せる遅延手段と、この遅延信号と前記出力信号との位相
差に応じて前記クランプ信号を生成するクランプ信号生
成手段とを含むことを特徴とする。
【０００８】
【作用】１ピクセル分の電荷結合素子からの出力信号波
形のうち電荷蓄積レベル部分の基準となる基準レベル部
分をクランプ信号の遷移タイミングで定めることにより
電荷蓄積レベルの値をホールドするサンプルホールド回
路において、ＣＣＤの出力信号をディレイライン１で所
定時間遅延させる。この遅延信号と出力信号との位相差
に応じてコンパレータ２によってクランプ信号を生成す
る。
形のうち電荷蓄積レベル部分の基準となる基準レベル部
分をクランプ信号の遷移タイミングで定めることにより
電荷蓄積レベルの値をホールドするサンプルホールド回
路において、ＣＣＤの出力信号をディレイライン１で所
定時間遅延させる。この遅延信号と出力信号との位相差
に応じてコンパレータ２によってクランプ信号を生成す
る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明によるサンプルホールド回路
の一実施例の構成を示すブロック図である。図におい
て、本発明の一実施例によるサンプルホールド回路は、
図示せぬＣＣＤの出力信号１０を所定時間遅延させるデ
ィレイライン１と、この遅延信号と出力信号１０との電
圧レベルを比較するコンパレータ２と、この比較結果で
ある出力信号２０の立上りタイミングに応じて出力信号
１０の電圧レベルの値をホールドするクランプホールド
回路３とを含んで構成されている。
の一実施例の構成を示すブロック図である。図におい
て、本発明の一実施例によるサンプルホールド回路は、
図示せぬＣＣＤの出力信号１０を所定時間遅延させるデ
ィレイライン１と、この遅延信号と出力信号１０との電
圧レベルを比較するコンパレータ２と、この比較結果で
ある出力信号２０の立上りタイミングに応じて出力信号
１０の電圧レベルの値をホールドするクランプホールド
回路３とを含んで構成されている。
【００１１】ここで、本実施例のサンプルホールド回路
においては、ディレイライン１の出力とコンパレータ２
の入力との間にレベルクリッパ回路４１及び４２が挿入
されている。これは、ＣＣＤからの出力信号１０の電圧
レベルの変動によるコンパレータ２の誤動作を防ぐため
である。
においては、ディレイライン１の出力とコンパレータ２
の入力との間にレベルクリッパ回路４１及び４２が挿入
されている。これは、ＣＣＤからの出力信号１０の電圧
レベルの変動によるコンパレータ２の誤動作を防ぐため
である。
【００１２】すなわち、レベルクリッパ回路４１は＋
０．５［Ｖ］の電源電圧に接続されたダイオードＤ１を
含んで構成されている。ダイオードＤ１の両端電圧を
０．６［Ｖ］とすれば０．５−０．６＝−０．１となる
ため、レベルクリッパ回路４１はコンパレータ２の負入
力が−０．１［Ｖ］より下がらない（最小値が−０．１
［Ｖ］）ように動作するのである。
０．５［Ｖ］の電源電圧に接続されたダイオードＤ１を
含んで構成されている。ダイオードＤ１の両端電圧を
０．６［Ｖ］とすれば０．５−０．６＝−０．１となる
ため、レベルクリッパ回路４１はコンパレータ２の負入
力が−０．１［Ｖ］より下がらない（最小値が−０．１
［Ｖ］）ように動作するのである。
【００１３】また、レベルクリッパ回路４２は−０．３
［Ｖ］の電源電圧に接続されたダイオードＤ２を含んで
構成されている。ダイオードＤ２の両端電圧を０．６
［Ｖ］とすれば−０．３＋０．６＝０．３となるため、
レベルクリッパ回路４２はコンパレータ２の正入力が
０．３［Ｖ］より上がらない（最大値が０．３［Ｖ］）
ように動作するのである。
［Ｖ］の電源電圧に接続されたダイオードＤ２を含んで
構成されている。ダイオードＤ２の両端電圧を０．６
［Ｖ］とすれば−０．３＋０．６＝０．３となるため、
レベルクリッパ回路４２はコンパレータ２の正入力が
０．３［Ｖ］より上がらない（最大値が０．３［Ｖ］）
ように動作するのである。
【００１４】以上のように、レベルクリッパ回路４１及
び４２はＣＣＤからの出力信号１０及び遅延出力である
出力信号１１の電圧レベルの変動を抑え、これによりコ
ンパレータ２の誤動作を防いでいるのである。
び４２はＣＣＤからの出力信号１０及び遅延出力である
出力信号１１の電圧レベルの変動を抑え、これによりコ
ンパレータ２の誤動作を防いでいるのである。
【００１５】かかる構成からなる本実施例のサンプルホ
ールド回路の動作について図２を参照して説明する。図
２は図１のサンプルホールド回路の各部の波形図であ
り、ＣＣＤの出力信号１０と、ディレイライン１の出力
信号１１と、コンパレータ２の出力信号２０とが示され
ている。
ールド回路の動作について図２を参照して説明する。図
２は図１のサンプルホールド回路の各部の波形図であ
り、ＣＣＤの出力信号１０と、ディレイライン１の出力
信号１１と、コンパレータ２の出力信号２０とが示され
ている。
【００１６】図において、出力信号１０は１ピクセル分
のＣＣＤからの出力信号波形である。この出力信号１０
の波形において、−０．５［Ｖ］から＋０．５［Ｖ］に
立上った部分はリセットエッジと呼ばれており、ＣＣＤ
の蓄積電荷をリセットするためのリセットパルスのクロ
ストークによって生じるものである。そして、このリセ
ットによって出力信号１０は０［Ｖ］になった後、ＣＣ
Ｄの蓄積電荷量に応じてマイナス方向の電圧レベルにな
る。図では−０．５［Ｖ］になっているが、その電圧レ
ベルは変動するものである。
のＣＣＤからの出力信号波形である。この出力信号１０
の波形において、−０．５［Ｖ］から＋０．５［Ｖ］に
立上った部分はリセットエッジと呼ばれており、ＣＣＤ
の蓄積電荷をリセットするためのリセットパルスのクロ
ストークによって生じるものである。そして、このリセ
ットによって出力信号１０は０［Ｖ］になった後、ＣＣ
Ｄの蓄積電荷量に応じてマイナス方向の電圧レベルにな
る。図では−０．５［Ｖ］になっているが、その電圧レ
ベルは変動するものである。
【００１７】ここで、クランプホールド回路３は、出力
信号１０の波形の０［Ｖ］の部分を基準レベルとして定
め、その後に電荷蓄積レベルをホールドしているのであ
る。そして、その波形の０［Ｖ］の部分を基準レベルと
して定めるために、本実施例では出力信号１０とディレ
イライン１の出力信号１１との電圧レベルを比較し、そ
の比較結果である出力信号２０をクランプ信号として用
いているのである。
信号１０の波形の０［Ｖ］の部分を基準レベルとして定
め、その後に電荷蓄積レベルをホールドしているのであ
る。そして、その波形の０［Ｖ］の部分を基準レベルと
して定めるために、本実施例では出力信号１０とディレ
イライン１の出力信号１１との電圧レベルを比較し、そ
の比較結果である出力信号２０をクランプ信号として用
いているのである。
【００１８】つまり、出力信号１０と出力信号１１との
位相差に応じて生成した出力信号２０をクランプ信号と
してクランプホールド回路３に入力し、この出力信号２
０のローレベルからハイレベルへの立上りタイミングで
出力信号１０の波形の０［Ｖ］の部分を基準レベルとし
て定めているのである。
位相差に応じて生成した出力信号２０をクランプ信号と
してクランプホールド回路３に入力し、この出力信号２
０のローレベルからハイレベルへの立上りタイミングで
出力信号１０の波形の０［Ｖ］の部分を基準レベルとし
て定めているのである。
【００１９】なお、出力信号２０の立上りタイミングを
出力信号１０の波形の０［Ｖ］の部分に一致させるため
に、図示せぬディレイラインがクランプホールド回路３
内に設けられているものとする。
出力信号１０の波形の０［Ｖ］の部分に一致させるため
に、図示せぬディレイラインがクランプホールド回路３
内に設けられているものとする。
【００２０】上述した構成によれば、ＣＣＤからの出力
信号と厳密に位相を固定したＣＤＳクロックを外部から
入力する必要がなくなるのである。よって、ＣＤＳクロ
ックを生成する外部専用回路を設ける必要がないのであ
る。
信号と厳密に位相を固定したＣＤＳクロックを外部から
入力する必要がなくなるのである。よって、ＣＤＳクロ
ックを生成する外部専用回路を設ける必要がないのであ
る。
【００２１】なお、本例ではクランプ信号の立上りタイ
ミングを利用しているが、立下りタイミングを利用して
も良いことは明らかである。
ミングを利用しているが、立下りタイミングを利用して
も良いことは明らかである。
【００２２】
【発明の効果】以上説明したように本発明は、ＣＣＤか
らの出力信号自体からＣＤＳクロックを生成することに
より、ＣＤＳクロックを生成する外部専用回路を設ける
必要がなく、ハードウェア量が小さくなるという効果が
ある。
らの出力信号自体からＣＤＳクロックを生成することに
より、ＣＤＳクロックを生成する外部専用回路を設ける
必要がなく、ハードウェア量が小さくなるという効果が
ある。
【図１】本発明の実施例によるサンプルホールド回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１の各部の動作を示す波形図である。
１ ディレイライン ２ コンパレータ ３ クランプホールド回路 ４１、４２ レベルクリッパ回路
Claims (3)
- 【請求項１】 １ピクセル分の電荷結合素子からの出力
信号波形のうち電荷蓄積レベル部分の基準となる基準レ
ベル部分をクランプ信号の遷移タイミングで定めること
により前記電荷蓄積レベルの値をホールドするサンプル
ホールド回路であって、前記出力信号を所定時間遅延さ
せる遅延手段と、この遅延信号と前記出力信号との位相
差に応じて前記クランプ信号を生成するクランプ信号生
成手段とを含むことを特徴とするサンプルホールド回
路。 - 【請求項２】 前記クランプ信号生成手段は、前記遅延
信号と前記出力信号との電圧レベルを比較する比較手段
を含み、この比較結果の変化に応答して遷移する信号を
前記クランプ信号として出力することを特徴とする請求
項１記載のサンプルホールド回路。 - 【請求項３】 前記遅延信号及び前記出力信号の夫々の
電圧レベル変動を抑えるレベル変動抑制手段を更に含む
ことを特徴とする請求項２記載のサンプルホールド回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005436A JP2737680B2 (ja) | 1995-01-18 | 1995-01-18 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005436A JP2737680B2 (ja) | 1995-01-18 | 1995-01-18 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195906A JPH08195906A (ja) | 1996-07-30 |
| JP2737680B2 true JP2737680B2 (ja) | 1998-04-08 |
Family
ID=11611154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7005436A Expired - Lifetime JP2737680B2 (ja) | 1995-01-18 | 1995-01-18 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737680B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10686996B2 (en) | 2017-06-26 | 2020-06-16 | Facebook Technologies, Llc | Digital pixel with extended dynamic range |
| US10598546B2 (en) | 2017-08-17 | 2020-03-24 | Facebook Technologies, Llc | Detecting high intensity light in photo sensor |
| US11906353B2 (en) | 2018-06-11 | 2024-02-20 | Meta Platforms Technologies, Llc | Digital pixel with extended dynamic range |
| US10897586B2 (en) | 2018-06-28 | 2021-01-19 | Facebook Technologies, Llc | Global shutter image sensor |
| US11943561B2 (en) | 2019-06-13 | 2024-03-26 | Meta Platforms Technologies, Llc | Non-linear quantization at pixel sensor |
| US11936998B1 (en) | 2019-10-17 | 2024-03-19 | Meta Platforms Technologies, Llc | Digital pixel sensor having extended dynamic range |
| US11902685B1 (en) | 2020-04-28 | 2024-02-13 | Meta Platforms Technologies, Llc | Pixel sensor having hierarchical memory |
| US11956560B2 (en) | 2020-10-09 | 2024-04-09 | Meta Platforms Technologies, Llc | Digital pixel sensor having reduced quantization operation |
| EP4272428A1 (en) * | 2020-12-29 | 2023-11-08 | Meta Platforms Technologies, Llc | Digital image sensor using a single-input comparator based quantizer |
| US12022218B2 (en) | 2020-12-29 | 2024-06-25 | Meta Platforms Technologies, Llc | Digital image sensor using a single-input comparator based quantizer |
-
1995
- 1995-01-18 JP JP7005436A patent/JP2737680B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08195906A (ja) | 1996-07-30 |
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