JP2765701B2 - 広帯域移相装置 - Google Patents
広帯域移相装置Info
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- 230000010363 phase shift Effects 0.000 claims description 33
- 239000003990 capacitor Substances 0.000 claims description 23
- 238000012937 correction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 2
- QIVUCLWGARAQIO-OLIXTKCUSA-N (3s)-n-[(3s,5s,6r)-6-methyl-2-oxo-1-(2,2,2-trifluoroethyl)-5-(2,3,6-trifluorophenyl)piperidin-3-yl]-2-oxospiro[1h-pyrrolo[2,3-b]pyridine-3,6'-5,7-dihydrocyclopenta[b]pyridine]-3'-carboxamide Chemical compound C1([C@H]2[C@H](N(C(=O)[C@@H](NC(=O)C=3C=C4C[C@]5(CC4=NC=3)C3=CC=CN=C3NC5=O)C2)CC(F)(F)F)C)=C(F)C=CC(F)=C1F QIVUCLWGARAQIO-OLIXTKCUSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/16—Networks for phase shifting
- H03H11/20—Two-port phase shifters providing an adjustable phase shift
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 本発明は、並列に配置した第１および第２岐路を有す
る広帯域移相装置であって、これら第１および第２岐路
の入力端に同じ入力信号が供給され、これら第１および
第２岐路の出力端に第１および第２出力信号が生ぜしめ
られ、これら第１および第２出力信号が互いに所定の角
度移相され、前記の第１岐路は第１制御信号の関数とし
て移相を行う第１移相モジュールを有し、この第１制御
信号は、位相検波器を有し前記の第１および第２出力信
号を受ける負帰還ループにより処理されるようになって
いる広帯域移相装置に関するものである。
る広帯域移相装置であって、これら第１および第２岐路
の入力端に同じ入力信号が供給され、これら第１および
第２岐路の出力端に第１および第２出力信号が生ぜしめ
られ、これら第１および第２出力信号が互いに所定の角
度移相され、前記の第１岐路は第１制御信号の関数とし
て移相を行う第１移相モジュールを有し、この第１制御
信号は、位相検波器を有し前記の第１および第２出力信
号を受ける負帰還ループにより処理されるようになって
いる広帯域移相装置に関するものである。
この種類の移相装置は文献“ザ・レイディオ・アンド
・エレクトロニック・エンジニーア（The Radio and El
ectronic Engineer）”、Vol.50,No.3の第107〜112頁に
おける電界効果トランジスタを用いた周波数非依存アナ
ログ移相回路網技術に関する論文で説明されており、既
知である。
・エレクトロニック・エンジニーア（The Radio and El
ectronic Engineer）”、Vol.50,No.3の第107〜112頁に
おける電界効果トランジスタを用いた周波数非依存アナ
ログ移相回路網技術に関する論文で説明されており、既
知である。
この論文には20〜80KHzの周波数帯域で用いうる低周
波用の移相装置が説明されており、これによればこの移
相装置の２つの出力間を90゜移相させている。位相の所
望値はこの90゜の値を中心として±20゜の範囲内にある
ように選択しうる。
波用の移相装置が説明されており、これによればこの移
相装置の２つの出力間を90゜移相させている。位相の所
望値はこの90゜の値を中心として±20゜の範囲内にある
ように選択しうる。
このような移相装置には、特に２つの岐路の一方に移
相回路網を設け他方の岐路に抵抗回路網を設けることに
より２つの出力信号間を移相させているという事実の為
に欠点がある。すなわち、このようにすると、２つの出
力の振幅を大きな周波数範囲に亘って極めて正確に等し
くすることができなくなる。
相回路網を設け他方の岐路に抵抗回路網を設けることに
より２つの出力信号間を移相させているという事実の為
に欠点がある。すなわち、このようにすると、２つの出
力の振幅を大きな周波数範囲に亘って極めて正確に等し
くすることができなくなる。
本発明の目的は、大きな周波数範囲に亘って位相およ
び振幅精度を高くしうるような対称構造を移相装置に与
えることにある。
び振幅精度を高くしうるような対称構造を移相装置に与
えることにある。
本発明は、並列に配置した第１および第２岐路を有す
る広帯域移相装置であって、これら第１および第２岐路
の入力端に同じ入力信号が供給され、これら第１および
第２岐路の出力端に第１および第２出力信号が生ぜしめ
られ、これら第１および第２出力信号が互いに所定の角
度移相され、前記第１岐路は第１制御信号の関数として
移相を行う第１移相モジュールを有し、この第１制御信
号は、位相検波器を有し前記第１および第２出力信号を
受ける負帰還ループにより処理されるようになってお
り、前記第２岐路が第２移相モジュールを有し、前記負
帰還ループが、前記位相検波器の出力信号を受けて前記
第１制御信号と前記第２移相モジュールを制御する為の
第２制御信号とを生ぜしめる制御回路を具え、これら２
つの制御信号は２つの移相モジュールにおける位相補正
が互いに逆方向となるように発生せしめられるようにな
っている広帯域移相装置において、 当該移相装置は入力信号を受ける差動入力増幅器を具
えており、この差動入力増幅器は反転出力端と非反転出
力端とを有しており、移相装置は更にMESFETトランジス
タを以って構成したプッシュプル型の第１および第２出
力段を具えており、各出力段は反転入力端と非反転入力
端とを具え、前記反転出力端により前記第１出力段の反
転入力端と前記第２出力段の非反転入力端とを制御し、
前記非反転出力端により前記第１出力段の非反転入力端
と前記第２出力段の反転入力端とを制御し、前記第１出
力段がキャパシタと直列のトランジスタのドレイン−ソ
ース通路により出力し、このトランジスタのゲートが制
御信号を受け、前記第２出力段は直列配置の２つの抵抗
により出力し、前記キャパシタと直列のトランジスタの
ドレイン−ソース通路と前記キャパシタとの共通接続端
子と前記２つの抵抗の共通接続端子とに存在する電圧が
加算回路により加算され、この加算回路の出力が移相モ
ジュールの出力となるようになっていることを特徴とす
る。
る広帯域移相装置であって、これら第１および第２岐路
の入力端に同じ入力信号が供給され、これら第１および
第２岐路の出力端に第１および第２出力信号が生ぜしめ
られ、これら第１および第２出力信号が互いに所定の角
度移相され、前記第１岐路は第１制御信号の関数として
移相を行う第１移相モジュールを有し、この第１制御信
号は、位相検波器を有し前記第１および第２出力信号を
受ける負帰還ループにより処理されるようになってお
り、前記第２岐路が第２移相モジュールを有し、前記負
帰還ループが、前記位相検波器の出力信号を受けて前記
第１制御信号と前記第２移相モジュールを制御する為の
第２制御信号とを生ぜしめる制御回路を具え、これら２
つの制御信号は２つの移相モジュールにおける位相補正
が互いに逆方向となるように発生せしめられるようにな
っている広帯域移相装置において、 当該移相装置は入力信号を受ける差動入力増幅器を具
えており、この差動入力増幅器は反転出力端と非反転出
力端とを有しており、移相装置は更にMESFETトランジス
タを以って構成したプッシュプル型の第１および第２出
力段を具えており、各出力段は反転入力端と非反転入力
端とを具え、前記反転出力端により前記第１出力段の反
転入力端と前記第２出力段の非反転入力端とを制御し、
前記非反転出力端により前記第１出力段の非反転入力端
と前記第２出力段の反転入力端とを制御し、前記第１出
力段がキャパシタと直列のトランジスタのドレイン−ソ
ース通路により出力し、このトランジスタのゲートが制
御信号を受け、前記第２出力段は直列配置の２つの抵抗
により出力し、前記キャパシタと直列のトランジスタの
ドレイン−ソース通路と前記キャパシタとの共通接続端
子と前記２つの抵抗の共通接続端子とに存在する電圧が
加算回路により加算され、この加算回路の出力が移相モ
ジュールの出力となるようになっていることを特徴とす
る。
前記の位相検波器はマルチプライヤとすることができ
る。このマルチプライヤは、前記の移相モジュールの出
力信号の各々とこれらの反転値とが供給されるトランジ
スタリング変調器とするのが有利である。
る。このマルチプライヤは、前記の移相モジュールの出
力信号の各々とこれらの反転値とが供給されるトランジ
スタリング変調器とするのが有利である。
この場合、前記のマルチプライヤは第１および第２の
０゜〜180゜移相器を有し、特にこれら移相器は能動給
電手段を有するMESFET差動増幅器を具え、これらの入力
端に前記の第１および第２出力信号を受けてこれら移相
器の出力信号とこれらの反転値とを生ぜしめるようにす
ることができる。
０゜〜180゜移相器を有し、特にこれら移相器は能動給
電手段を有するMESFET差動増幅器を具え、これらの入力
端に前記の第１および第２出力信号を受けてこれら移相
器の出力信号とこれらの反転値とを生ぜしめるようにす
ることができる。
本発明の好適な実施例では、前記の差動増幅器は、ソ
ースが互いに結合されドレインがこの差動増幅器の第１
および第２出力端を構成する第１および第2MESFETトラ
ンジスタと、ソースおよびドレインが前記の第１および
第2MESFETトランジスタのソースおよびドレインにそれ
ぞれ接続された第３および第4MOSトランジスタとを有す
る段を具えており、差動増幅器の第１および第２出力が
第１および第２帰還キャパシタをそれぞれ経て前記の第
３および第4MOSトランジスタのゲートに帰還されるよう
にする。
ースが互いに結合されドレインがこの差動増幅器の第１
および第２出力端を構成する第１および第2MESFETトラ
ンジスタと、ソースおよびドレインが前記の第１および
第2MESFETトランジスタのソースおよびドレインにそれ
ぞれ接続された第３および第4MOSトランジスタとを有す
る段を具えており、差動増幅器の第１および第２出力が
第１および第２帰還キャパシタをそれぞれ経て前記の第
３および第4MOSトランジスタのゲートに帰還されるよう
にする。
前記の能動給電手段は第５および第6MESFETトランジ
スタを有し、これらトランジスタのソースは前記の第１
および第2MESFETトランジスタのドレインにそれぞれ接
続され、これら第５および第6MESFETトランジスタのド
レインは電源端子に接続され、これら第５および第6MES
FETトランジスタのそれぞれのソースおよびゲートは第
３および第４キャパシタをそれぞれ経て互いに接続さ
れ、これら第５および第6MESFETトランジスタのゲート
は第１および第２抵抗をそれぞれ経て前記の電源端子に
接続されているようにすることができる。
スタを有し、これらトランジスタのソースは前記の第１
および第2MESFETトランジスタのドレインにそれぞれ接
続され、これら第５および第6MESFETトランジスタのド
レインは電源端子に接続され、これら第５および第6MES
FETトランジスタのそれぞれのソースおよびゲートは第
３および第４キャパシタをそれぞれ経て互いに接続さ
れ、これら第５および第6MESFETトランジスタのゲート
は第１および第２抵抗をそれぞれ経て前記の電源端子に
接続されているようにすることができる。
一実施例では、前記の制御回路は第１および第２積分
器を有し、前記の位相検波器の出力信号はこれら第１お
よび第２積分器の入力端に供給される差分信号とする。
必要ならば、前記の第１および第２積分器の少くとも一
方がレベルシフト補正用の回路を有するようにする。
器を有し、前記の位相検波器の出力信号はこれら第１お
よび第２積分器の入力端に供給される差分信号とする。
必要ならば、前記の第１および第２積分器の少くとも一
方がレベルシフト補正用の回路を有するようにする。
この種類の移相装置の位相は０゜と180゜との間で制
御しうる。
御しうる。
以下図面につき説明する。
前記の文献に記載された従来の移相装置を第１図に示
す。この移相装置はバッファ増幅器A1と、可制御移相回
路網PSNより成る移相器および出力増幅器A2を順次に有
し、前記増幅器A1の出力信号を受ける第１岐路と、前記
の可制御移相回路網PSNの利得にほぼ等しい利得を有す
る抵抗回路網RNおよび出力増幅器A3を順次に有し、前記
の増幅器A1の出力信号を受ける第２岐路とを具えてい
る。移相回路網PSNの位相は出力増幅器A2およびA3の出
力信号Vo1およびVo2を受ける位相検波器１を有する負帰
還ループにより制御される。すなわち、この位相検波器
１の出力により、零移相制御のための電圧VREFを受ける
増幅器A4を制御し、この増幅器A4にフィルタＦおよび積
分器Ｉを順次に縦続接続し、この積分器Ｉの出力信号と
公称電圧Vbとの差を比較器２により生ぜしめ、この差を
以って可制御移相回路網PNによって生ぜしめられる移相
量を制御する電圧VNを構成する。この電圧VNは電界効果
トランジスタのゲートに印加され、これによりそのドレ
イン−ソース抵抗を、従ってこのトランジスタが設けら
れているRC回路網の位相を変えている。第２岐路に抵抗
回路網を存在させた目的は、この第２岐路における利得
を回路網PSNによって生ぜしめられる利得にできるだけ
接近させるように減衰させ、可能な限り２つの出力信号
Vo1およびVo2が同じ振幅を有するようにすることであ
る。このような振幅の同等化はある所定の周波数に対し
てのみ正確に得ることができるにすぎない。すなわち、
回路網PSNは大きな周波数帯域によって一定の減衰率を
有さない。
す。この移相装置はバッファ増幅器A1と、可制御移相回
路網PSNより成る移相器および出力増幅器A2を順次に有
し、前記増幅器A1の出力信号を受ける第１岐路と、前記
の可制御移相回路網PSNの利得にほぼ等しい利得を有す
る抵抗回路網RNおよび出力増幅器A3を順次に有し、前記
の増幅器A1の出力信号を受ける第２岐路とを具えてい
る。移相回路網PSNの位相は出力増幅器A2およびA3の出
力信号Vo1およびVo2を受ける位相検波器１を有する負帰
還ループにより制御される。すなわち、この位相検波器
１の出力により、零移相制御のための電圧VREFを受ける
増幅器A4を制御し、この増幅器A4にフィルタＦおよび積
分器Ｉを順次に縦続接続し、この積分器Ｉの出力信号と
公称電圧Vbとの差を比較器２により生ぜしめ、この差を
以って可制御移相回路網PNによって生ぜしめられる移相
量を制御する電圧VNを構成する。この電圧VNは電界効果
トランジスタのゲートに印加され、これによりそのドレ
イン−ソース抵抗を、従ってこのトランジスタが設けら
れているRC回路網の位相を変えている。第２岐路に抵抗
回路網を存在させた目的は、この第２岐路における利得
を回路網PSNによって生ぜしめられる利得にできるだけ
接近させるように減衰させ、可能な限り２つの出力信号
Vo1およびVo2が同じ振幅を有するようにすることであ
る。このような振幅の同等化はある所定の周波数に対し
てのみ正確に得ることができるにすぎない。すなわち、
回路網PSNは大きな周波数帯域によって一定の減衰率を
有さない。
本発明による移相装置を示す第２図において、第１お
よび第２岐路は移相モジュール１および２をそれぞ
れ有し、これら移相モジュールは制御信号Ｖε１および
Ｖε２によりそれぞれ制御される。これらの制御信号は
位相検波器および制御回路CCを有する負帰還ループによ
って生ぜしめられる。この位相検波器はマルチプライヤ
10を以って構成され、このマルチプライヤの入力端には
移相装置の出力を構成する移相モジュール１および
２の出力信号s1およびs2が供給される。この構成は、出
力s1およびs2が同じインピーダンスを通って生ぜしめら
れ、これにより精度を極めて高くしうるように実現する
のが好ましい。マルチプライヤ10の出力信号は信号εで
あり、この信号により制御回路を制御し、負帰還ループ
により生ぜしめられる位相補正が２つの移相モジュール
において互いに反対方向となる状態で制御信号Ｖε１お
よびＶε２が生ぜしめられるようにする。移相モジュー
ル１および２の各々を、０゜〜180゜の移相を生ぜ
しめるように制御しうるものとすると、信号Ｖε１およ
びＶε２によって生ぜしめる位相補正が、例えば帯域の
中心に選択した所定の周波数に対する90゜の中心移相値
に対し互いに逆の方向となるようにすることができる。
換言すれば、移相装置を同相（すなわち£＝cos＝０
すなわち＝90゜）で調整する場合には、信号s1は入力
信号ｅに対し90゜−45゜（位相補正量）すなわち45゜遅
延され、信号s2は90゜＋45゜（逆方向の位相補正量）す
なわち135゜遅延され、出力s1およびs2間の位相は90゜
となる。
よび第２岐路は移相モジュール１および２をそれぞ
れ有し、これら移相モジュールは制御信号Ｖε１および
Ｖε２によりそれぞれ制御される。これらの制御信号は
位相検波器および制御回路CCを有する負帰還ループによ
って生ぜしめられる。この位相検波器はマルチプライヤ
10を以って構成され、このマルチプライヤの入力端には
移相装置の出力を構成する移相モジュール１および
２の出力信号s1およびs2が供給される。この構成は、出
力s1およびs2が同じインピーダンスを通って生ぜしめら
れ、これにより精度を極めて高くしうるように実現する
のが好ましい。マルチプライヤ10の出力信号は信号εで
あり、この信号により制御回路を制御し、負帰還ループ
により生ぜしめられる位相補正が２つの移相モジュール
において互いに反対方向となる状態で制御信号Ｖε１お
よびＶε２が生ぜしめられるようにする。移相モジュー
ル１および２の各々を、０゜〜180゜の移相を生ぜ
しめるように制御しうるものとすると、信号Ｖε１およ
びＶε２によって生ぜしめる位相補正が、例えば帯域の
中心に選択した所定の周波数に対する90゜の中心移相値
に対し互いに逆の方向となるようにすることができる。
換言すれば、移相装置を同相（すなわち£＝cos＝０
すなわち＝90゜）で調整する場合には、信号s1は入力
信号ｅに対し90゜−45゜（位相補正量）すなわち45゜遅
延され、信号s2は90゜＋45゜（逆方向の位相補正量）す
なわち135゜遅延され、出力s1およびs2間の位相は90゜
となる。
第３および４図は、トランジスタリング変調器型の回
路としたマルチプライヤ10の実施例を示す。このマルチ
プライヤは２つの差動段を具える第１段を有しており、
これの差動段は２つのソース結合されたMESFETトランジ
スタ（T1,T2）および（T3,T4）をそれぞれ有している。
トランジスタT2およびT3のゲートは相互接続されてい
る。トランジスタT1およびT3のドレインは相互接続され
ているとともに抵抗Ｒを経て例えば6Vの電源端子U2に接
続されている。トランジスタT2およびT4のドレインも相
互接続されているとともに抵抗Ｒを経て電源端子U2に接
続されている。トランジスタT1およびT4のゲートは抵抗
R1を経て例えば−2Vの電源端子Vgs2に接続されている。
トランジスタT1およびT4のゲートにはキャパシタC1を経
て信号V1が与えられ、トランジスタT2およびT3のゲート
には上記の信号の反転値▲▼が与えられる。第２段
はソース結合されたMESFETトランジスタT5およびT6より
成る１つの差動段を有し、これらトランジスタT5および
T6のソースは例えば−4Vの電源端子U3に接続され、トラ
ンジスタT5のドレインはトランジスタT1およびT2のソー
スに接続され、トランジスタT6のドレインはトランジス
タT3およびT4のソースに接続されている。トランジスタ
T5およびT6のゲートはそれぞれ抵抗R2を経て例えば−5.
5Vの電源端子Vgs1に接続されている。トランジスタT5の
ゲートにはキャパシタC2を経て信号V2が与えられ、トラ
ンジスタT6のゲートにはキャパシタC2を経てこの信号V2
の反転値▲▼が与えられる。マルチプライヤ10の出
力信号εはトランジスタT1およびT4のドレイン間に差動
形態で得られる。
路としたマルチプライヤ10の実施例を示す。このマルチ
プライヤは２つの差動段を具える第１段を有しており、
これの差動段は２つのソース結合されたMESFETトランジ
スタ（T1,T2）および（T3,T4）をそれぞれ有している。
トランジスタT2およびT3のゲートは相互接続されてい
る。トランジスタT1およびT3のドレインは相互接続され
ているとともに抵抗Ｒを経て例えば6Vの電源端子U2に接
続されている。トランジスタT2およびT4のドレインも相
互接続されているとともに抵抗Ｒを経て電源端子U2に接
続されている。トランジスタT1およびT4のゲートは抵抗
R1を経て例えば−2Vの電源端子Vgs2に接続されている。
トランジスタT1およびT4のゲートにはキャパシタC1を経
て信号V1が与えられ、トランジスタT2およびT3のゲート
には上記の信号の反転値▲▼が与えられる。第２段
はソース結合されたMESFETトランジスタT5およびT6より
成る１つの差動段を有し、これらトランジスタT5および
T6のソースは例えば−4Vの電源端子U3に接続され、トラ
ンジスタT5のドレインはトランジスタT1およびT2のソー
スに接続され、トランジスタT6のドレインはトランジス
タT3およびT4のソースに接続されている。トランジスタ
T5およびT6のゲートはそれぞれ抵抗R2を経て例えば−5.
5Vの電源端子Vgs1に接続されている。トランジスタT5の
ゲートにはキャパシタC2を経て信号V2が与えられ、トラ
ンジスタT6のゲートにはキャパシタC2を経てこの信号V2
の反転値▲▼が与えられる。マルチプライヤ10の出
力信号εはトランジスタT1およびT4のドレイン間に差動
形態で得られる。
信号V1,▲▼およびV2,▲▼は０゜〜180゜移
相器により、例えば差動増幅器により生ぜしめる。この
差動増幅器の好適実施例を第４図に示す。この差動増幅
器は能動給電手段を有する。本例の差動増幅器はソース
を互いに結合した２つのソース結合MESFETトランジスタ
T7およびT9を有する差動段を具えており、これらトラン
ジスタのドレインは前記の能動給電手段を構成するトラ
ンジスタT8およびT10により給電される。この目的の為
に、トランジスタT8およびT10のソースをトランジスタT
7およびT9のドレインにそれぞれ接続し、トランジスタT
8およびT10の各トランジスタのゲートおよびソースをキ
ャパシタC8およびC10をそれぞれ経て相互接続し、また
これらトランジスタT8およびT10のゲートはバイアス抵
抗R8およびR10をそれぞれ経て例えば1.5Vの第１電源端
子U1に接続し、トランジスタT8およびT10のドレインを
例えば6Vの第２電源端子U2に接続する。
相器により、例えば差動増幅器により生ぜしめる。この
差動増幅器の好適実施例を第４図に示す。この差動増幅
器は能動給電手段を有する。本例の差動増幅器はソース
を互いに結合した２つのソース結合MESFETトランジスタ
T7およびT9を有する差動段を具えており、これらトラン
ジスタのドレインは前記の能動給電手段を構成するトラ
ンジスタT8およびT10により給電される。この目的の為
に、トランジスタT8およびT10のソースをトランジスタT
7およびT9のドレインにそれぞれ接続し、トランジスタT
8およびT10の各トランジスタのゲートおよびソースをキ
ャパシタC8およびC10をそれぞれ経て相互接続し、また
これらトランジスタT8およびT10のゲートはバイアス抵
抗R8およびR10をそれぞれ経て例えば1.5Vの第１電源端
子U1に接続し、トランジスタT8およびT10のドレインを
例えば6Vの第２電源端子U2に接続する。
このような能動給電手段により、キャパシタC8および
C10を短絡と等価として利得を高周波で比較的高くし、
（幾何学的に同じ構造を有するトランジスタに対し）１
程度の利得を常に保つようにする。差動増幅器の出力Ｖ
およびはトランジスタT7およびT9のドレインにソース
ホロワとして配置した２つのトランジスタT15およびT16
のソースに得られる。ソースおよびゲートが相互接続さ
れ且つ例えば−4Vの電源端子U3に接続され、ドレインが
トランジスタT7およびT9のソースに接続されているトラ
ンジスタT18は差動段T7,T9の電流源を構成する。入力信
号ｓは抵抗R7を経て共通モード端子（大地）に接続され
たトランジスタT7のゲートに供給される。トランジスタ
T9のゲートは接地されている。この差動増幅器の機能
は、トランジスタT7およびT9の各々とこれらよりも小型
のトランジスタT7′およびT9′とをそれぞれ組合せ、ト
ランジスタT7′のソースおよびドレインをトランジスタ
T7のソースおよびドレインにそれぞれ接続し、トランジ
スタT9′のソースおよびドレインをトランジスタT9のソ
ースおよびドレインにそれぞれ接続することにより最適
にすることができる。トランジスタT7,T7′およびT9′
のゲートは抵抗R7,R7′およびR9′をそれぞれ経て共通
モード端子（大地）に接続され、トランジスタT9のゲー
トは共通モード端子に直接接続されている。トランジス
タT7′およびT9′のゲートには増幅器の出力端、すなわ
ちトランジスタT15およびT16のソースからそれぞれ負帰
還信号が供給される。この目的の為に、複数個の、この
場合３個のレベルシフトダイオードがトランジスタT15
およびT16のソース、およびトランジスタT18と同様に電
流源として配置したトランジスタT17およびT19とそれぞ
れ順方向で直列に配置されている。負帰還はトランジス
タT17およびT19のドレインを減結合キャパシタC7′およ
びC9′をそれぞれ経てトランジスタT7′およびT9′のゲ
ートにそれぞれ接続することにより得られる。直列配置
されたこれらのダイオードに所定の電流が流れることに
より直列配置されたこれらのダイオードに正確な電圧降
下を生ぜしめ、負帰還に対する正確なレベル補償を行な
わしめる。
C10を短絡と等価として利得を高周波で比較的高くし、
（幾何学的に同じ構造を有するトランジスタに対し）１
程度の利得を常に保つようにする。差動増幅器の出力Ｖ
およびはトランジスタT7およびT9のドレインにソース
ホロワとして配置した２つのトランジスタT15およびT16
のソースに得られる。ソースおよびゲートが相互接続さ
れ且つ例えば−4Vの電源端子U3に接続され、ドレインが
トランジスタT7およびT9のソースに接続されているトラ
ンジスタT18は差動段T7,T9の電流源を構成する。入力信
号ｓは抵抗R7を経て共通モード端子（大地）に接続され
たトランジスタT7のゲートに供給される。トランジスタ
T9のゲートは接地されている。この差動増幅器の機能
は、トランジスタT7およびT9の各々とこれらよりも小型
のトランジスタT7′およびT9′とをそれぞれ組合せ、ト
ランジスタT7′のソースおよびドレインをトランジスタ
T7のソースおよびドレインにそれぞれ接続し、トランジ
スタT9′のソースおよびドレインをトランジスタT9のソ
ースおよびドレインにそれぞれ接続することにより最適
にすることができる。トランジスタT7,T7′およびT9′
のゲートは抵抗R7,R7′およびR9′をそれぞれ経て共通
モード端子（大地）に接続され、トランジスタT9のゲー
トは共通モード端子に直接接続されている。トランジス
タT7′およびT9′のゲートには増幅器の出力端、すなわ
ちトランジスタT15およびT16のソースからそれぞれ負帰
還信号が供給される。この目的の為に、複数個の、この
場合３個のレベルシフトダイオードがトランジスタT15
およびT16のソース、およびトランジスタT18と同様に電
流源として配置したトランジスタT17およびT19とそれぞ
れ順方向で直列に配置されている。負帰還はトランジス
タT17およびT19のドレインを減結合キャパシタC7′およ
びC9′をそれぞれ経てトランジスタT7′およびT9′のゲ
ートにそれぞれ接続することにより得られる。直列配置
されたこれらのダイオードに所定の電流が流れることに
より直列配置されたこれらのダイオードに正確な電圧降
下を生ぜしめ、負帰還に対する正確なレベル補償を行な
わしめる。
０゜〜180゜移相器はトランジスタT7のゲートに、好
ましくはキャパシタC7を介して入力端を有し、信号s1或
いはs2の一方である信号ｓを受け、トランジスタT15お
よびT16のソースにおける出力端に第１の場合に信号V1
および▲▼を、第２の場合に信号V2および▲▼
をそれぞれ生ぜしめる。
ましくはキャパシタC7を介して入力端を有し、信号s1或
いはs2の一方である信号ｓを受け、トランジスタT15お
よびT16のソースにおける出力端に第１の場合に信号V1
および▲▼を、第２の場合に信号V2および▲▼
をそれぞれ生ぜしめる。
第５図は本発明による制御回路CCの一例を示してお
り、この制御回路は積分器22および23とそれぞれ関連す
る２つの増幅器20および21を有する。これら増幅器20お
よび21には所望に応じ信号Ｖε１およびＶε２をレベル
シフトさせる為の入力端24および25を設けることができ
る。第３図の説明で例示した値および−2.5Vのトランジ
スタのピンチオフ電圧Vpに対しては、信号εが、電圧
U1,U2およびU3の値を例示として同じにした第6b図につ
き説明する回路に適合するレベルシフトを直接表わす。
り、この制御回路は積分器22および23とそれぞれ関連す
る２つの増幅器20および21を有する。これら増幅器20お
よび21には所望に応じ信号Ｖε１およびＶε２をレベル
シフトさせる為の入力端24および25を設けることができ
る。第３図の説明で例示した値および−2.5Vのトランジ
スタのピンチオフ電圧Vpに対しては、信号εが、電圧
U1,U2およびU3の値を例示として同じにした第6b図につ
き説明する回路に適合するレベルシフトを直接表わす。
第6a図に示す本発明による移相モジュール（1,
２）は入力信号ｅを受ける２つの並列岐路を有する。
並列の第１岐路は増幅器A5を有し、この増幅器の出力は
２つの同一の直列配置抵抗R5およびR5′によって生ぜし
められ、抵抗R5′は共通モード端子に接続された端子を
有している。抵抗R5およびR5′の共通接続端子は第１岐
路の出力端を構成する。並列の第２岐路は反転増幅器A6
を有し、この反転増幅器の出力は、値が電圧Ｖεにより
制御される可変抵抗R6と、共通モード端子に接続された
端子を有するキャパシタC6とにより生ぜしめられる。抵
抗R6とキャパシタC6との共通接続端子が第２岐路の出力
端を構成する。電圧Ｖεはモジュール１に対しＶε１
に等しく、モジュール２に対しＶε２に等しい。
２）は入力信号ｅを受ける２つの並列岐路を有する。
並列の第１岐路は増幅器A5を有し、この増幅器の出力は
２つの同一の直列配置抵抗R5およびR5′によって生ぜし
められ、抵抗R5′は共通モード端子に接続された端子を
有している。抵抗R5およびR5′の共通接続端子は第１岐
路の出力端を構成する。並列の第２岐路は反転増幅器A6
を有し、この反転増幅器の出力は、値が電圧Ｖεにより
制御される可変抵抗R6と、共通モード端子に接続された
端子を有するキャパシタC6とにより生ぜしめられる。抵
抗R6とキャパシタC6との共通接続端子が第２岐路の出力
端を構成する。電圧Ｖεはモジュール１に対しＶε１
に等しく、モジュール２に対しＶε２に等しい。
これらの２つの岐路の出力は加算回路40により合成さ
れ、この加算回路の出力端にはモジュール１に対し信
号S1であり、モジュール２に対し信号S2である信号が
生ぜしめられる。
れ、この加算回路の出力端にはモジュール１に対し信
号S1であり、モジュール２に対し信号S2である信号が
生ぜしめられる。
R5＝R5′であり、２つの増幅器A5およびA6が同じ利得
Ａを有すると、 または が得られる。
Ａを有すると、 または が得られる。
所定の周波数に対する移相は時定数τ＝R6C6に依存す
る。また が得られる。
る。また が得られる。
従って、移相Δをτの値、従ってＲの値に応じて０
゜と180゜との間で変化するものとして表わすことがで
きる。
゜と180゜との間で変化するものとして表わすことがで
きる。
第6b図は０゜〜180゜移相器の特に有利な実施例を示
す。この移相器は能動給電手段を有するMESFETトランジ
スタを含む差動入力段と、残留共通モード電圧を最適化
しうるプッシュプル構造に配置したMESFETトランジスタ
を用いた各増幅器に対する出力段とを具えている。本例
によれば、位相をトランジスタの遮断周波数まで改善し
うる。
す。この移相器は能動給電手段を有するMESFETトランジ
スタを含む差動入力段と、残留共通モード電圧を最適化
しうるプッシュプル構造に配置したMESFETトランジスタ
を用いた各増幅器に対する出力段とを具えている。本例
によれば、位相をトランジスタの遮断周波数まで改善し
うる。
第6b図の移相器は２つのMOSトランジスタT21およびT
23を含む差動入力段を具え、これらトランジスタのソー
スは相互接続されてトランジスタT28より成る電流源に
接続され、トランジスタT28のゲートおよびソースは例
えば−4Vの電源端子U3に接続され、トランジスタT28の
ドレインがトランジスタT21およびT23のソースに接続さ
れている。入力電圧ｅは、直列キャパシタC4と、トラン
ジスタT21のゲートおよび共通モード端子間に並列に配
置した抵抗R4とを有する減結合回路網を経てトランジス
タT21のゲートに供給される。トランジスタT23のゲーは
共通モード端子に直接接続されている。
23を含む差動入力段を具え、これらトランジスタのソー
スは相互接続されてトランジスタT28より成る電流源に
接続され、トランジスタT28のゲートおよびソースは例
えば−4Vの電源端子U3に接続され、トランジスタT28の
ドレインがトランジスタT21およびT23のソースに接続さ
れている。入力電圧ｅは、直列キャパシタC4と、トラン
ジスタT21のゲートおよび共通モード端子間に並列に配
置した抵抗R4とを有する減結合回路網を経てトランジス
タT21のゲートに供給される。トランジスタT23のゲーは
共通モード端子に直接接続されている。
この差動入力段の応答を改善する為に、トランジスタ
T21およびT23のドレインをMESFETトランジスタT22およ
びT24より成る能動給電手段と関連させ、これらトラン
ジスタT22およびT24のソースを対応するトランジスタT
21およびT23のドレインに接続する。これらトランジス
タT22およびT24はそれぞれのソースおよびゲート間に接
続された低い値（ピコファラッドのオーダ）のキャパシ
タC3を有している。トランジスタT22およびT24のそれぞ
れのゲートは抵抗R3を経て例えば＋1.5Vの電源端子U1に
接続され、ドレインは例えば＋6Vの電源端子U2に接続さ
れている。
T21およびT23のドレインをMESFETトランジスタT22およ
びT24より成る能動給電手段と関連させ、これらトラン
ジスタT22およびT24のソースを対応するトランジスタT
21およびT23のドレインに接続する。これらトランジス
タT22およびT24はそれぞれのソースおよびゲート間に接
続された低い値（ピコファラッドのオーダ）のキャパシ
タC3を有している。トランジスタT22およびT24のそれぞ
れのゲートは抵抗R3を経て例えば＋1.5Vの電源端子U1に
接続され、ドレインは例えば＋6Vの電源端子U2に接続さ
れている。
ドレインが電源端子U2に直接接続され、以下のように
配置したトランジスタT25およびT26はこれらのゲートで
トランジスタT21およびT23のドレイン電圧をそれぞれ受
ける。トランジスタT25およびT26のそれぞれのソースは
数個の、本例の場合４個の直列配置ダイオードＤの群に
接続され、プッシャプル出力段に対するレベルの適合化
を達成するようにしている。トランジスタT28と同様に
電流源として配置したトランジスタT27およびT29のドレ
インは各ダイオード群の最後のダイオードの陰極に接続
され、これらダイオードを流れる電流、従ってこれらダ
イオードにおける電圧降下を決定するようになってい
る。
配置したトランジスタT25およびT26はこれらのゲートで
トランジスタT21およびT23のドレイン電圧をそれぞれ受
ける。トランジスタT25およびT26のそれぞれのソースは
数個の、本例の場合４個の直列配置ダイオードＤの群に
接続され、プッシャプル出力段に対するレベルの適合化
を達成するようにしている。トランジスタT28と同様に
電流源として配置したトランジスタT27およびT29のドレ
インは各ダイオード群の最後のダイオードの陰極に接続
され、これらダイオードを流れる電流、従ってこれらダ
イオードにおける電圧降下を決定するようになってい
る。
また、トランジスタT25およびT26のソースは１つのダ
イオードにおける電圧降下を伴なってトランジスタT13
およびT11のゲートにそれぞれ接続されているととも
に、４つのダイオードにおける電圧降下を伴なってトラ
ンジスタT12およびT14のゲートにそれぞれ接続されてい
る。
イオードにおける電圧降下を伴なってトランジスタT13
およびT11のゲートにそれぞれ接続されているととも
に、４つのダイオードにおける電圧降下を伴なってトラ
ンジスタT12およびT14のゲートにそれぞれ接続されてい
る。
抵抗R5およびR5′はナトファラッドのオーダの減結合
キャパシタC5を介在させてプッシュプル段T11,T12の出
力端と共通モード端子との間に直列に配置されている。
可変抵抗R6はMESFETトランジスタT36のドレイン−ソー
ス抵抗であり、このトランジスタのドレインはプッシュ
プル段T13,T14の出力端に接続され、ソースはキャパシ
タC6の非接地端子に接続されている。
キャパシタC5を介在させてプッシュプル段T11,T12の出
力端と共通モード端子との間に直列に配置されている。
可変抵抗R6はMESFETトランジスタT36のドレイン−ソー
ス抵抗であり、このトランジスタのドレインはプッシュ
プル段T13,T14の出力端に接続され、ソースはキャパシ
タC6の非接地端子に接続されている。
加算回路40はドレインが電源端子U2に接続された２つ
のMESFETトランジスタT31およびT32を以って構成され、
これらトランジスタのソースは相互接続され且つトラン
ジスタT28と同様に電流源として配置したトランジスタT
33に接続されている。トランジスタT36のソースはトラ
ンジスタT32のゲートに接続され、抵抗R5およびR5′の
共通接続端子はトランジスタT31のゲートに接続され、
これら接続点の電圧の和ＳがトランジスタT31およびT32
のソースに生ぜしめられる。位相幅を０゜および180゜
の間で変える為には、電圧ＶεをトランジスタT36のチ
ャネルのピンチオフ電圧まで変える必要がある。電圧
U1,U2,U3,Vgs1およびVgs2の値で出力s1およびs2間の位
相差すなわち移相量が90゜である場合には、トランジス
タT36のゲートの制御に匹敵しうる増幅器20および21の
入力の制御を行なう信号は双方共、１の利得を有する増
幅器20および21に対し＋4Vのレベルにある。
のMESFETトランジスタT31およびT32を以って構成され、
これらトランジスタのソースは相互接続され且つトラン
ジスタT28と同様に電流源として配置したトランジスタT
33に接続されている。トランジスタT36のソースはトラ
ンジスタT32のゲートに接続され、抵抗R5およびR5′の
共通接続端子はトランジスタT31のゲートに接続され、
これら接続点の電圧の和ＳがトランジスタT31およびT32
のソースに生ぜしめられる。位相幅を０゜および180゜
の間で変える為には、電圧ＶεをトランジスタT36のチ
ャネルのピンチオフ電圧まで変える必要がある。電圧
U1,U2,U3,Vgs1およびVgs2の値で出力s1およびs2間の位
相差すなわち移相量が90゜である場合には、トランジス
タT36のゲートの制御に匹敵しうる増幅器20および21の
入力の制御を行なう信号は双方共、１の利得を有する増
幅器20および21に対し＋4Vのレベルにある。
本発明は上述した実施例のみに限定されず、幾多の変
更を加えうること勿論である。例えば、MESFETトランジ
スタを用いた他の回路を用いることができる。また、特
に位相検波器は既知の二重平衡マルチプライヤとするこ
とができる。
更を加えうること勿論である。例えば、MESFETトランジ
スタを用いた他の回路を用いることができる。また、特
に位相検波器は既知の二重平衡マルチプライヤとするこ
とができる。
第１図は、従来の移相装置を示すブロック線図、 第２図は、本発明による移相装置を示すブロック線図、 第３図および４図は、それぞれ本発明による一実施例で
マルチプライヤを構成するトランジスタリング変調器お
よびMOS0゜〜180゜移相器を示す回路図、 第５図は、本発明による制御回路の一実施例を示す回路
図、 第6aおよび6b図は、本発明による移相装置の回路および
この移相装置を実現する好適方法を示す回路図である。 １……位相検波器 ２……比較器 A1……バッファ増幅器 A2,A3……出力増幅器 A4……増幅器 PSN……可制御移相回路網 RN……抵抗回路網 Ｆ……フィルタ Ｉ……積分器1 ,２……移相モジュール CC……制御回路 10……マルチプライヤ 20,21……増幅器 22,23……積分器 40……加算回路
マルチプライヤを構成するトランジスタリング変調器お
よびMOS0゜〜180゜移相器を示す回路図、 第５図は、本発明による制御回路の一実施例を示す回路
図、 第6aおよび6b図は、本発明による移相装置の回路および
この移相装置を実現する好適方法を示す回路図である。 １……位相検波器 ２……比較器 A1……バッファ増幅器 A2,A3……出力増幅器 A4……増幅器 PSN……可制御移相回路網 RN……抵抗回路網 Ｆ……フィルタ Ｉ……積分器1 ,２……移相モジュール CC……制御回路 10……マルチプライヤ 20,21……増幅器 22,23……積分器 40……加算回路
Claims (10)
- 【請求項１】並列に配置した第１および第２岐路を有す
る広帯域移相装置であって、これら第１および第２岐路
の入力端に同じ入力信号が供給され、これら第１および
第２岐路の出力端に第１および第２出力信号が生ぜしめ
られ、これら第１および第２出力信号が互いに所定の角
度移相され、前記第１岐路は第１制御信号の関数として
移相を行う第１移相モジュールを有し、この第１制御信
号は、位相検波器を有し前記第１および第２出力信号を
受ける負帰還ループにより処理されるようになってお
り、前記第２岐路が第２移相モジュールを有し、前記負
帰還ループが、前記位相検波器の出力信号を受けて前記
第１制御信号と前記第２移相モジュールを制御する為の
第２制御信号とを生ぜしめる制御回路を具え、これら２
つの制御信号は２つの移相モジュールにおける位相補正
が互いに逆方向となるように発生せしめられるようにな
っている広帯域移相装置において、 当該移相装置は入力信号を受ける差動入力増幅器を具え
ており、この差動入力増幅器は反転出力端と非反転出力
端とを有しており、移相装置は更にMESFETトランジスタ
を以って構成したプッシュプル型の第１および第２出力
段を具えており、各出力段は反転入力端と非反転入力端
とを具え、前記反転出力端により前記第１出力段の反転
入力端と前記第２出力段の非反転入力端とを制御し、前
記非反転出力端により前記第１出力段の非反転入力端と
前記第２出力段の反転入力端とを制御し、前記第１出力
段がキャパシタと直列のトランジスタのドレイン−ソー
ス通路により出力し、このトランジスタのゲートが制御
信号を受け、前記第２出力段は直列配置の２つの抵抗に
より出力し、前記キャパシタと直列のトランジスタのド
レイン−ソース通路と前記キャパシタとの共通接続端子
と、前記２つの抵抗の共通接続端子とに存在する電圧が
加算回路により加算され、この加算回路の出力が移相モ
ジュールの出力となるようになっていることを特徴とす
る広帯域移相装置。 - 【請求項２】請求項１に記載の広帯域移相装置におい
て、前記位相検波器がマルチプライヤを有していること
を特徴とする広帯域移相装置。 - 【請求項３】請求項２に記載の広帯域移相装置におい
て、前記マルチプライヤが前記移相モジュールの出力信
号の各々とこれら出力信号の反転値とを受けるトランジ
スタリング変調器を具えていることを特徴とする広帯域
移相装置。 - 【請求項４】請求項３に記載の広帯域移相装置におい
て、当該広帯域移相装置が第１および第２の０゜〜180
゜移相器を有し、これら移相器がこれらの入力端で前記
第１および第２出力信号を受けてこれらの移相器の出力
信号とこれらの反転値とを生じるようになっていること
を特徴とする広帯域移相装置。 - 【請求項５】請求項４に記載の広帯域移相装置におい
て、前記０゜〜180゜移相器は能動給電手段を有するMES
FET差動増幅器であることを特徴とする広帯域移相装
置。 - 【請求項６】請求項５に記載の広帯域移相装置におい
て、前記差動増幅器は、ソースが互いに結合されドレイ
ンがこの差動増幅器の第１および第２出力端を構成する
第１および第2MESFETトランジスタと、ソースおよびド
レインが前記第１および第2MESFETトランジスタのソー
スおよびドレインにそれぞれ接続された第３および第4M
OSトランジスタとを有する段を具えており、差動増幅器
の第１および第２出力が第１および第２帰還キャパシタ
をそれぞれ経て前記第３および第4MOSトランジスタのゲ
ートに帰還されるようになっていることを特徴とする広
帯域移相装置。 - 【請求項７】請求項５に記載の広帯域移相装置におい
て、前記能動給電手段は第５および第6MESFETトランジ
スタを有し、これらトランジスタのソースは前記第１お
よび第2MESFETトランジスタのドレインにそれぞれ接続
され、これら第５および第6MESFETトランジスタのドレ
インは電源端子に接続され、これら第５および第6MESFE
Tトランジスタのそれぞれのソースおよびゲートは第３
および第４キャパシタをそれぞれ経て互いに接続され、
これら第５および第6MESFETトランジスタのゲートは第
１および第２抵抗をそれぞれ経て他の電源端子に接続さ
れていることを特徴とする広帯域移相装置。 - 【請求項８】請求項１〜７のいずれか一項に記載の広帯
域移相装置において、前記制御回路は第１および第２積
分器を有し、前記位相検波器の出力信号はこれら第１お
よび第２積分器の入力端に供給される差分信号とするこ
とを特徴とする広帯域移相装置。 - 【請求項９】請求項８に記載の広帯域移相装置におい
て、前記第１および第２積分器の少くとも一方がレベル
シフト補正用の回路を具えていることを特徴とする広帯
域移相装置。 - 【請求項１０】請求項１〜９のいずれか一項に記載の広
帯域移相装置において、移相装置の移相を０゜と180゜
との間で制御しうるようになっていることを特徴とする
広帯域移相装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8700566 | 1987-01-20 | ||
| FR8700566A FR2609851B1 (fr) | 1987-01-20 | 1987-01-20 | Dephaseur large bande |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63193711A JPS63193711A (ja) | 1988-08-11 |
| JP2765701B2 true JP2765701B2 (ja) | 1998-06-18 |
Family
ID=9347051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008557A Expired - Lifetime JP2765701B2 (ja) | 1987-01-20 | 1988-01-20 | 広帯域移相装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4951000A (ja) |
| EP (1) | EP0278534B1 (ja) |
| JP (1) | JP2765701B2 (ja) |
| DE (1) | DE3865447D1 (ja) |
| FR (1) | FR2609851B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548236A (en) * | 1987-02-20 | 1996-08-20 | Pixel Instruments | Phase shifting apparatus and method with frequency multiplication |
| US5101117A (en) * | 1988-02-17 | 1992-03-31 | Mips Computer Systems | Variable delay line phase-locked loop circuit synchronization system |
| US5164677A (en) * | 1990-01-16 | 1992-11-17 | Digital Equipment Corporation | Method and apparatus for synchronizing signals |
| US5124656A (en) * | 1990-09-28 | 1992-06-23 | General Electric Company | Adaptive estimation of phase or delay for both leading and lagging phase shifts |
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- 1988-01-06 EP EP88200005A patent/EP0278534B1/fr not_active Expired - Lifetime
- 1988-01-06 DE DE8888200005T patent/DE3865447D1/de not_active Expired - Lifetime
- 1988-01-20 JP JP63008557A patent/JP2765701B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-07 US US07/363,437 patent/US4951000A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0278534B1 (fr) | 1991-10-16 |
| DE3865447D1 (de) | 1991-11-21 |
| EP0278534A1 (fr) | 1988-08-17 |
| FR2609851A1 (fr) | 1988-07-22 |
| FR2609851B1 (fr) | 1989-04-21 |
| US4951000A (en) | 1990-08-21 |
| JPS63193711A (ja) | 1988-08-11 |
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