JP2777426B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はダイシングによる表面保護膜の損傷を防ぎつ
つ工程を簡略化できる半導体装置とその製造方法に関す
る。
つ工程を簡略化できる半導体装置とその製造方法に関す
る。
（ロ）従来の技術 MOS−LSI等の半導体装置は、外部環境（水分、イオン
等）から素子を保護するためにPSG膜やSiN膜で表面を覆
う（パッシベーション）必要がある。また、素子に加わ
るストレスが少ないことから、ファイナル（最終）パッ
シベーションとしてポリイミド系樹脂を用いる技術が多
用されている（例えば、特開昭61−150238号公報）。
等）から素子を保護するためにPSG膜やSiN膜で表面を覆
う（パッシベーション）必要がある。また、素子に加わ
るストレスが少ないことから、ファイナル（最終）パッ
シベーションとしてポリイミド系樹脂を用いる技術が多
用されている（例えば、特開昭61−150238号公報）。
しかしながら、ポリイミド系樹脂はその他の材料との
密着性に劣るので、ウェハーからチップを切出すダイシ
ング工程において、ダイシングブレードでポリイミド系
樹脂が引張られ剥がれてしまう難点がある。そのためダ
イシング領域上にポリイミド系樹脂を残すことは出来な
かった。
密着性に劣るので、ウェハーからチップを切出すダイシ
ング工程において、ダイシングブレードでポリイミド系
樹脂が引張られ剥がれてしまう難点がある。そのためダ
イシング領域上にポリイミド系樹脂を残すことは出来な
かった。
一方、ウェハーのスクライブライン上にはウェハー面
積の効率利用という点で素子モニタ用のテストパターン
が設けられることが多く、チップ内素子と同一の電気特
性が得られるようスクライブライン上にもパッジベーシ
ョンが必要となる他、テストパターン用電極パッド上の
開孔も必要となる。
積の効率利用という点で素子モニタ用のテストパターン
が設けられることが多く、チップ内素子と同一の電気特
性が得られるようスクライブライン上にもパッジベーシ
ョンが必要となる他、テストパターン用電極パッド上の
開孔も必要となる。
そこで従来は、先ず第２図Ａに示す如くSiN膜等のパ
ッシベーション被膜（１）上に第１のホトレジスト層
（２）を形成し、 第３図Ｂに示す如くスクライブ領域上のテストパター
ン用電極パッド（３）上を開孔し、 第３図Ｃに示す如くポリイミド系樹脂から成る表面保
護膜（４）を形成し、さらに表面保護膜（４）上に第２
のホトレジスト層（５）を形成し、 第３図Ｄに示す如くスクライブ領域上の表面保護膜
（４）を除去することにより、スクライブ領域上にパッ
シベーション被膜（１）を残し且つポリイミド系樹脂は
除去して、ダイシングによる表面保護膜（４）の剥離損
傷を防止していた。尚、（６）は基板、（７）はフィー
ルド酸化膜である。
ッシベーション被膜（１）上に第１のホトレジスト層
（２）を形成し、 第３図Ｂに示す如くスクライブ領域上のテストパター
ン用電極パッド（３）上を開孔し、 第３図Ｃに示す如くポリイミド系樹脂から成る表面保
護膜（４）を形成し、さらに表面保護膜（４）上に第２
のホトレジスト層（５）を形成し、 第３図Ｄに示す如くスクライブ領域上の表面保護膜
（４）を除去することにより、スクライブ領域上にパッ
シベーション被膜（１）を残し且つポリイミド系樹脂は
除去して、ダイシングによる表面保護膜（４）の剥離損
傷を防止していた。尚、（６）は基板、（７）はフィー
ルド酸化膜である。
（ハ）発明が解決しようとする課題 しかしながら、上記従来技術はパッシベーション被膜
（１）の開孔と表面保護膜（４）の開孔とで２回のホト
レジスト工程を用いるので、工程が煩雑になる欠点があ
った。
（１）の開孔と表面保護膜（４）の開孔とで２回のホト
レジスト工程を用いるので、工程が煩雑になる欠点があ
った。
（ニ）課題を解決するための手段 本発明は上記従来の欠点に鑑みて成され、基板（11）
上に表面保護膜（13）を被覆する工程と、表面保護膜
（13）をエッチングして電極パッド（14）の表面を開孔
すると共に、チップ領域を覆う表面保護膜（13a）とス
クライブ領域を覆う表面保護膜（13b）とを完全に分断
するスリット（20）を形成する工程と、スクライブライ
ン（21）に沿ってダイシングを行う工程とを具備するこ
とを特徴とする （ホ）作 用 本発明によれば、スリット（20）を設けることでポリ
イミド系表面保護膜（13）が完全に分断されているの
で、ダイシング工程においてチップ領域を覆う表面保護
膜（13a）が引張られることが無く、従って表面保護膜
（13a）の剥離損傷も防止できる。また、電極パッド（1
4）上を開孔するエッチング工程で同時的にスリット（2
0）を形成することができるので、ホトエッチングは１
回で済み工程を簡略化できる。
上に表面保護膜（13）を被覆する工程と、表面保護膜
（13）をエッチングして電極パッド（14）の表面を開孔
すると共に、チップ領域を覆う表面保護膜（13a）とス
クライブ領域を覆う表面保護膜（13b）とを完全に分断
するスリット（20）を形成する工程と、スクライブライ
ン（21）に沿ってダイシングを行う工程とを具備するこ
とを特徴とする （ホ）作 用 本発明によれば、スリット（20）を設けることでポリ
イミド系表面保護膜（13）が完全に分断されているの
で、ダイシング工程においてチップ領域を覆う表面保護
膜（13a）が引張られることが無く、従って表面保護膜
（13a）の剥離損傷も防止できる。また、電極パッド（1
4）上を開孔するエッチング工程で同時的にスリット（2
0）を形成することができるので、ホトエッチングは１
回で済み工程を簡略化できる。
（ヘ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図は本発明の製造方法を工程順に示す断面図であ
る。先ず第１図Ａに示す通り、素子形成が終了したＰ型
又はＮ型シリコン半導体基板（11）の全面に膜厚0.5〜
1.0μのシリコン窒化膜（SiN）から成るパッシベーショ
ン被膜（12）をプラズマCVD法により堆積し、続いてそ
の上に膜厚1.0〜3.0μのポリイミド系樹脂から成る表面
保護膜（13）を、スピンオン塗布法により形成する。基
板（11）はまだ半導体ウェハーの状態であり、その表面
には半導体チップとなるべき領域が多数個縦横に同一パ
ターンで描画され、個々のパターンの間は網状に延在す
るウェハーを分割するためのスクライブ領域によって分
離されている。前記チップ領域にはMOS型等の半導体素
子が多数個形成されており、それらはポリシリコン層,A
l−Si層,Al層等の電極層で結線され所定の回路機能を達
成する。前記スクライブ領域には前記チップ領域内の素
子の加工形状（線幅、材料残り等）や電気的特性（断
線、コンタクト抵抗等）をモニタするためのチェックパ
ターンが前記素子形成と同時に形成されている。また、
前記チップ領域には素子と外部との電気接続をとるため
の電極パッドが形成され、前記スクライブ領域上にも前
記チェックパターンを測定する時の電気的導出のために
電極パッド（14）が配設されている。（15）は基板（1
1）表面に設けたフィールド絶縁膜（SiO2）である。
る。先ず第１図Ａに示す通り、素子形成が終了したＰ型
又はＮ型シリコン半導体基板（11）の全面に膜厚0.5〜
1.0μのシリコン窒化膜（SiN）から成るパッシベーショ
ン被膜（12）をプラズマCVD法により堆積し、続いてそ
の上に膜厚1.0〜3.0μのポリイミド系樹脂から成る表面
保護膜（13）を、スピンオン塗布法により形成する。基
板（11）はまだ半導体ウェハーの状態であり、その表面
には半導体チップとなるべき領域が多数個縦横に同一パ
ターンで描画され、個々のパターンの間は網状に延在す
るウェハーを分割するためのスクライブ領域によって分
離されている。前記チップ領域にはMOS型等の半導体素
子が多数個形成されており、それらはポリシリコン層,A
l−Si層,Al層等の電極層で結線され所定の回路機能を達
成する。前記スクライブ領域には前記チップ領域内の素
子の加工形状（線幅、材料残り等）や電気的特性（断
線、コンタクト抵抗等）をモニタするためのチェックパ
ターンが前記素子形成と同時に形成されている。また、
前記チップ領域には素子と外部との電気接続をとるため
の電極パッドが形成され、前記スクライブ領域上にも前
記チェックパターンを測定する時の電気的導出のために
電極パッド（14）が配設されている。（15）は基板（1
1）表面に設けたフィールド絶縁膜（SiO2）である。
次に第１図Ｂに示す通り、表面保護膜（13）上に例え
ばAZ1350等のポジ型レジスト（16）をスピンオン塗布
し、これを露光、現像することでスクライブ領域の電極
パッド（14）上の開孔（17）と、スクライブ領域とチッ
プ領域との境界線上の開孔（18）を形成する。もちろ
ん、チップ領域内の電極パッド上にも図示せぬ開孔を形
成する。
ばAZ1350等のポジ型レジスト（16）をスピンオン塗布
し、これを露光、現像することでスクライブ領域の電極
パッド（14）上の開孔（17）と、スクライブ領域とチッ
プ領域との境界線上の開孔（18）を形成する。もちろ
ん、チップ領域内の電極パッド上にも図示せぬ開孔を形
成する。
次に第１図Ｃに示す通り、ホトレジスト層（16）をマ
スクとして表面保護膜（13）をO2雰囲気中のプラズマエ
ッチによって異方性エッチングを行い、続いてパッシベ
ーション被膜（12）をCF4＋O2雰囲気中のプラズマエッ
チングを行うことにより、電極パッド（14）上の開孔
（19）、および境界線上のスリット（20）を形成する。
結果、表面保護膜（13）はチップ領域表面を覆う部分
（13a）とスクライブ領域表面を覆う部分（13b）とに分
断される。
スクとして表面保護膜（13）をO2雰囲気中のプラズマエ
ッチによって異方性エッチングを行い、続いてパッシベ
ーション被膜（12）をCF4＋O2雰囲気中のプラズマエッ
チングを行うことにより、電極パッド（14）上の開孔
（19）、および境界線上のスリット（20）を形成する。
結果、表面保護膜（13）はチップ領域表面を覆う部分
（13a）とスクライブ領域表面を覆う部分（13b）とに分
断される。
尚、ポジ型レジスト層（16）の現像液として例えばNM
D3（東京応化）を用いることにより、この現像液は表面
保護膜（13）のポリイミド系樹脂をエッチングすること
が可能なので、ホトレジスト層（16）の現像工程で同時
に表面保護膜（13）を開孔することができ、工程を簡素
化できる。
D3（東京応化）を用いることにより、この現像液は表面
保護膜（13）のポリイミド系樹脂をエッチングすること
が可能なので、ホトレジスト層（16）の現像工程で同時
に表面保護膜（13）を開孔することができ、工程を簡素
化できる。
こうしてスリット（20）を設けたウェハーの拡大平面
図を第２図に示す。（21）は、ダイシング工程において
ダインシングブレードが実際に切込みを行う領域を示す
スクライブライン、（22）はチップ領域内の電極パッ
ド、（23）はその上に設けられた開孔である。スリット
（20）はスクライブライン（21）の両側に沿って、スク
ライブ領域表面のチェックパターンが存在しない領域に
チップ領域を囲むように延在する。スクライブ領域を覆
う表面保護膜（13b）は、電極パッド（14）上の開孔（1
9）を除いて、前記チェックパターンの表面を覆いこれ
をパッシベーションする。また、スクライブ領域上の表
面保護膜（13b）には、前記チェックパターンが存在し
ない部分に適宜第２のスリット（24）を複数個、前記ス
リット（20）の形成と同時に形成する。
図を第２図に示す。（21）は、ダイシング工程において
ダインシングブレードが実際に切込みを行う領域を示す
スクライブライン、（22）はチップ領域内の電極パッ
ド、（23）はその上に設けられた開孔である。スリット
（20）はスクライブライン（21）の両側に沿って、スク
ライブ領域表面のチェックパターンが存在しない領域に
チップ領域を囲むように延在する。スクライブ領域を覆
う表面保護膜（13b）は、電極パッド（14）上の開孔（1
9）を除いて、前記チェックパターンの表面を覆いこれ
をパッシベーションする。また、スクライブ領域上の表
面保護膜（13b）には、前記チェックパターンが存在し
ない部分に適宜第２のスリット（24）を複数個、前記ス
リット（20）の形成と同時に形成する。
上記工程を経たウェハーは、最後にダイシング工程へ
と移行する。ダイシング工程では、先ずウェハーの裏面
側にフィルムを貼付け、続いてダイシングブレードが前
記スクライブライン（21）に沿って基板（11）をハーフ
カット又はフルカットすることにより、チップ領域を個
々の半導体チップに分割する。この時、スクライブライ
ン（21）上の表面保護膜（13b）が除去されることはも
ちろんのこと、接着面積が少ないことから、ダイシング
領域上のダイシングブレードに当接しない部分の表面保
護膜（13b）も前記ブレードに引張られて簡単に剥がさ
れる。剥がされたポリイミド系樹脂材料は、ダイシング
装置の洗浄水および冷却水によってウェハー上から除去
される。また、前記第２のスリット（24）を設けること
により、接着面積を更に小さくして剥がれ易さを助長す
る他、剥がされた材料が更に細分化されるので、ウェハ
ー上からの除去を助ける。
と移行する。ダイシング工程では、先ずウェハーの裏面
側にフィルムを貼付け、続いてダイシングブレードが前
記スクライブライン（21）に沿って基板（11）をハーフ
カット又はフルカットすることにより、チップ領域を個
々の半導体チップに分割する。この時、スクライブライ
ン（21）上の表面保護膜（13b）が除去されることはも
ちろんのこと、接着面積が少ないことから、ダイシング
領域上のダイシングブレードに当接しない部分の表面保
護膜（13b）も前記ブレードに引張られて簡単に剥がさ
れる。剥がされたポリイミド系樹脂材料は、ダイシング
装置の洗浄水および冷却水によってウェハー上から除去
される。また、前記第２のスリット（24）を設けること
により、接着面積を更に小さくして剥がれ易さを助長す
る他、剥がされた材料が更に細分化されるので、ウェハ
ー上からの除去を助ける。
一方、チップ領域表面を覆う表面保護膜（13a）は、
ダイシング領域上のもの（13b）とはスリット（20）に
よって完全に分断されているので、前記ダイシングブレ
ードの回転に伴う機械的応力が及ぶはずもなく、従って
剥がれ損傷は完全に防止できる。
ダイシング領域上のもの（13b）とはスリット（20）に
よって完全に分断されているので、前記ダイシングブレ
ードの回転に伴う機械的応力が及ぶはずもなく、従って
剥がれ損傷は完全に防止できる。
（ト）発明の効果 以上に説明した通り、本発明はチップ領域とダイシン
グ領域とをスリット（20）で分断することにより、表面
保護膜（13）の剥がれ損傷を防止できる利点を有する。
一方、ダイシング領域のチェックパターン上には、チッ
プ内素子と同一構造の保護膜を残せるので、素子特性を
正確にモニタできる利点を有する。さらに、ホトレジス
ト工程が１回で済むので、工程を簡略化できる利点をも
有する。
グ領域とをスリット（20）で分断することにより、表面
保護膜（13）の剥がれ損傷を防止できる利点を有する。
一方、ダイシング領域のチェックパターン上には、チッ
プ内素子と同一構造の保護膜を残せるので、素子特性を
正確にモニタできる利点を有する。さらに、ホトレジス
ト工程が１回で済むので、工程を簡略化できる利点をも
有する。
第１図Ａ乃至第１図Ｃは本発明の製造方法を説明するた
めの断面図、第２図は本発明を説明するための平面図、
第３図Ａ乃至第３図Ｄは従来例を説明するための断面図
である。
めの断面図、第２図は本発明を説明するための平面図、
第３図Ａ乃至第３図Ｄは従来例を説明するための断面図
である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/78
Claims (3)
- 【請求項１】素子を形成するためのチップ領域と、前記
半導体基板を個々の半導体チップに分割するためのスク
ライブ領域と、を有する半導体基板に対して、 前記スクライブ領域の表面に素子の電気的特性をモニタ
するためのテストパターン及びこのテストパターンに対
して信号の入出力を行う電極パッドを形成する工程と、 前記半導体基板上に前記チップ領域及び前記スクライブ
領域を覆って表面保護膜を形成する工程と、 前記スクライブ領域の電極パッド上の表面保護膜を選択
的に除去すると同時に、前記スクライブ領域と前記チッ
プ領域との間に、前記チップ領域を覆う表面保護膜と前
記スクライブ領域上に残る表面保護膜とを分断するスリ
ットを形成する工程と、 前記スクライブ領域に沿ってダイシングを行い、前記半
導体基板を個々の半導体チップに分割する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】前記表面保護膜は、ポリイミド系樹脂であ
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】前記スクラブ領域上に残る表面保護膜に、
これを更に細分化する第２のスリットを設けたことを特
徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26848389A JP2777426B2 (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26848389A JP2777426B2 (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129855A JPH03129855A (ja) | 1991-06-03 |
| JP2777426B2 true JP2777426B2 (ja) | 1998-07-16 |
Family
ID=17459123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26848389A Expired - Lifetime JP2777426B2 (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777426B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7459768B2 (en) | 2003-12-24 | 2008-12-02 | Elpida Memory, Inc. | Semiconductor wafer and dicing method |
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|---|---|---|---|---|
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| JP2776457B2 (ja) * | 1992-12-29 | 1998-07-16 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体デバイスのクラックストップ形成方法及び半導体デバイス |
| JP2002094008A (ja) * | 2000-09-20 | 2002-03-29 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| WO2004097916A1 (ja) | 2003-04-30 | 2004-11-11 | Fujitsu Limited | 半導体装置の製造方法、半導体ウエハおよび半導体装置 |
| JP2006203215A (ja) * | 2006-01-23 | 2006-08-03 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
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| JP5173525B2 (ja) * | 2008-03-28 | 2013-04-03 | ルネサスエレクトロニクス株式会社 | 半導体ウエハ、半導体チップ、半導体装置、及び半導体装置の製造方法 |
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| JP5318055B2 (ja) * | 2010-09-22 | 2013-10-16 | 株式会社東芝 | 半導体装置、及び半導体装置の製造方法 |
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| CN102918637A (zh) * | 2011-01-14 | 2013-02-06 | 松下电器产业株式会社 | 半导体装置及倒装芯片安装件 |
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1989
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