JP2785498B2 - Ｄ／ａ変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速度デジタルプロセ
スに対応したフローティングＤ／Ａ変換器に関する。

【０００２】

【従来の技術】従来方式のフローティングＤ／Ａ変換器
（以下、適宜ＤＡＣと称する）としては、例えば図９に
示すようなものが知られている。同図において、１００
はセル部であり、セル部１００は３２行（ロー側）×１
４ブロック（コラム側）の大きさに構成されている。１
０１はロー側の３２行の何れかを選択するデコーダ、１
０２はコラム側の１４ブロックの何れかを選択するデコ
ーダ、１０３はコラム側の４列で構成される１ブロック
中の４列のうちの何れかを選択するデコーダ、１０４は
バイアス抵抗群、１０５は列選択トランジスタ群であ
る。デコーダ１０１〜１０３は例えば、アンドゲートや
インバータによって構成されている。図９における各ブ
ロックの詳細な回路は図１０〜図１６に順次示される。
なお、いわゆる電子出願においては、図面で示すことが
できる範囲（つまり、図面の大きさ）に限りがあるの
で、止むを得ず、各ブロック毎あるいはさらにそのブロ
ックを必要に応じて分割して示すこととしている。

【０００３】まず、ロー側の３２行を選択するデコーダ
１０１、セル部１００および列選択トランジスタ群１０
５を主に含む部分は図１０〜図１２のように示され、こ
れらの図１０〜図１２はわかりやすくいうと、図９にお
けるセル部１００の左部、中央部、右部に対応してい
る。デコーダ１０１には仮数部データのうちのＹ０〜Ｙ
４が入力される。なお、仮数部データとしてはＹ０〜Ｙ
６（Ｙ０：ＬＳＢ、Ｙ６：ＭＳＢに相当する）がある。
また、Ｙ７〜Ｙ１０は指数部データとなっている。ここ
で、本明細書中では、浮動小数点表示のデータ（フロー
ティングデータ）を変換するという意味でフローティン
グＤＡＣという語句を用いており、例えば図１７に示す
ように指数部ＤＡＣ９１と、仮数部ＤＡＣ９２に分れた
方式のフローティングＤＡＣとは異なるものである。し
たがって、本明細書において述べる従来技術および開示
する発明のフローティングＤＡＣの場合、全ての指数部
データのデコーダ値に対応して仮数部ＤＡＣを抵抗列と
して有しており、そのために抵抗の数は膨大になってい
る。そして、この場合、仮数部データが固定のときに指
数部データが変化したとすると、出力電圧値は２ⁿ倍に
変化する。

【０００４】図１０〜図１２に戻って、１Ｒはラダーを
構成する単位抵抗であり、所定の抵抗値を有している。
１２Ｒは単位抵抗１Ｒの１２倍の抵抗値を有する抵抗を
表し、同様に２２Ｒは単位抵抗１Ｒの２２倍の抵抗値を
有する抵抗を表している。コラム４列で構成される１ブ
ロック（代表的に１００ａで表す）には抵抗１Ｒ当り１
ケのＭＯＳトランジスタ１００ｂを接続したセルが３２
行×４列で計１２８セル存在している。そして、各ＭＯ
Ｓトランジスタ１００ｂのゲートはデコーダ１０１の３
２個の出力端子［０］〜［３１］に接続されており、こ
のデコーダ１０１のデコーダ出力（出力端子［０］〜
［３１］からの信号）と、コラム側の１ブロック中の４
列の何れかを選択するデコーダ１０３のデコーダ出力Ｓ
０〜Ｓ３（出力端子［０］〜［３］からの信号）と、コ
ラム側の１４ブロックの何れかを選択するデコーダ１０
２のデコーダ出力（出力端子［０］〜［１４］からの信
号）とによってセル部１００のマトリクスを指定できる
ようになっている。また、バイアス抵抗群１０４におけ
るＲＢはバイアス抵抗であり、フローティングＤＡＣの
最大振幅を規定する。１０６、１１０はインバータであ
る。なお、これらのＭＯＳトランジスタ１００ｂやイン
バータ１０６は多数存在するので、理解できる範囲内で
一部にのみ符号を付している。このような符号の付し方
は後述の場合も同様である。

【０００５】コラム側の４列を選択するデコーダ１０３
のデコーダ出力Ｓ０〜Ｓ３（出力端子［０］〜［３］か
らの信号）は列選択トランジスタ群１０５の中の１ブロ
ックに対応する４個のＭＯＳトランジスタ１０７のゲー
トに供給されており、各トランジスタ１０７はデコーダ
出力Ｓ０〜Ｓ３に基づいて所定の列を選択する。また、
図１２、図１４に示すように、コラム側の１４ブロック
の何れか選択するデコーダ１０２のデコーダ出力（出力
端子［０］〜［１４］からの信号）は１４ブロックに対
応する１４個のＭＯＳトランジスタ１０８のゲートに供
給されており、各トランジスタ１０８はデコーダ出力
［１］〜［１３］に基づいて所定のブロックを選択す
る。なお、１０８ａはインバータである。さらに、バイ
アス抵抗群１０４の全体構成は図１５、図１６に示さ
れ、このバイアス抵抗群１０４の両端には所定電圧ＡＶ
ＤＤ〜ＧＮＤが供給されている。そして、バイアス抵抗
群１０４は各ラダー抵抗Ｒ１、Ｒ１２、Ｒ２２によって
所定電圧ＡＶＤＤ〜ＧＮＤを分圧し、４列毎にセル部１
００に供給する。このようなフローティングＤＡＣで
は、仮数部データＹ０〜Ｙ６および指数部データＹ７〜
Ｙ１０からなるデジタルデータを入力すると、デコーダ
１０１によってロー側の３２行の何れかが選択され、デ
コーダ１０２によってコラム側の１４ブロックの何れか
が選択されるとともに、デコーダ１０３によって選択さ
れた１ブロックのうちの４列の何れか１列が最終的に選
択される。この最終的に選択されたセルに対してバイア
ス抵抗群１０４の分圧が供給されてアナログ電圧として
出力端子ＤＡＣＯＵＴから取り出される。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のフローティングＤＡＣにあっては、以下に詳
述する理由からＤＡＣ全体のレイアウト面積が大きくな
り、そのためＤＡＣ内蔵ＬＳＩとしてのチップサイズが
大きくなるという問題点があった。

【０００７】すなわち、従来方式のフローティングＤＡ
Ｃでは各列の変り目Ａ（図１２参照）と、電源電圧ＡＶ
ＤＤ〜ＧＮＤ間の中点Ｂ（図１１参照）に配線の折返し
が存在する。この折返し配線の詳細は図１８および図１
９のように示される。図１８はセル部１００のうちの４
列を抜き出して配線系統を示すもので、この図１８から
明らかであるように各列は４列を単位として配線が直列
に接続されており、そのために折返し配線Ｃが存在して
いる。この場合、順次直列に接続されている各セルの抵
抗を等価的にまとめて表すと、図１９（ａ）のように１
２８Ｒの抵抗値を有する抵抗ＲＡ１となり、さらにこれ
は抵抗１２Ｒと並列に接続されているので、図１９
（ｂ）に示すように結局１１Ｒの抵抗値を有する抵抗Ｒ
Ａ２と等価的に表すことができる。

【０００８】通常、この折返し配線Ｃは抵抗率の低いア
ルミ配線によって形成する。一方、ＤＡＣのラダー抵抗
１Ｒ、１２Ｒ、２２Ｒおよびバイアス抵抗ＲＢはポリサ
イド（Poly cide：Ｗ−Ｓｉ）によって形成する。ポリ
サイドはタングステンとシリコンのサンドイッチ構造に
よって形成される。この場合、ラダー抵抗１Ｒ、１２
Ｒ、２２Ｒは高精度に均一に形成しないと、ＤＡＣのリ
ニアリティ特性や歪特性に影響を及ぼす。しかしなが
ら、上述のごとく折返し配線Ｃが存在し、しかもこの折
返し配線Ｃ自体にも抵抗ｒｍがあるので、列の変り目Ａ
におけるセルの抵抗は結局（１Ｒ＋ｒｍ）となり、誤差
が生じる。かかる不具合を改善するには、前記単位抵抗
１Ｒの値を抵抗ｒｍに比べて大きくすればよいが、一般
的にハイスピードデジタルプロセスに用いられるポリサ
イドは通常のポリシリコン（Poly Si）に比べて約１／
４の抵抗率であるために、単位抵抗１Ｒの値を大きくす
るには抵抗体の長さを長くする必要がある。その結果、
ＤＡＣ全体のレイアウト面積が大きくなり、ＤＡＣ内蔵
ＬＳＩとしてのチップサイズが大きくなってしまう。

【０００９】次に、第２の対策として図１２中の折返し
部分に位置しているセル１００ｘの抵抗を小さくとり、
ｒｓとする。そして、このセル１００ｘの抵抗値（ｒｓ
＋ｒｍ）が単位抵抗１Ｒの値に等しく（ｒｓ＋ｒｍ＝１
Ｒ）なるような値にｒｓを選択するという方法も考えら
れる。ところが、製造プロセスにおいてアルミの配線抵
抗ｒｍの抵抗値はほぼ一定であるが、ポリサイド（Poly
cide：Ｗ−Ｓｉ）による抵抗１Ｒ、１２Ｒ、２２Ｒお
よびｒｓの抵抗値は±３０％程度の幅で一様にばら付き
がある（ただし、抵抗比はほぼ一定）。したがって、ｒ
ｓ＋ｒｍ＝１Ｒの関係を常に保つのは困難であり、この
第２の対策も有効な解決方法にはなっていない。また、
上記アルミ配線ｒｍは電源電圧ＡＶＤＤ〜ＧＮＤ間の中
点Ｂにも存在するため、ＤＡＣ出力電圧が中点を交差す
るときのクロス誤差の原因にもなっている。

【００１０】本発明は上述した事情に鑑みてなされたも
ので、ＤＡＣ全体のレイアウト面積の増加を抑え、ＤＡ
Ｃ内蔵ＬＳＩとしてのチップサイズを小さくできる高速
度デジタルプロセスに対応したフローティングＤＡＣを
提供することを目的としている。

【００１１】

【課題を解決するための手段】上述した問題点を解決す
るために、本発明によるＤ／Ａ変換器は、仮数部及び指
数部からなる浮動小数点表現で入力されるデジタルデー
タをアナログ信号に変換するＤ／Ａ変換器において、所
定の抵抗値の単位抵抗にＭＯＳトランジスタが接続され
たセルが多数個マトリクス状に配置されたセル部であっ
て、前記デジタルデータの仮数部のうちの所定ビット数
の下位ビットに対応する数のセルが行方向へ直列に接続
された列を単位として配置され、各列は相互に順次接続
されて、前記仮数部のうち前記下位ビットを除く上位ビ
ットに対応する数の隣接する列で構成されるブロックが
所定数設けられ、デコーダ出力によって所定のセルが指
定されるセル部と、前記デジタルデータの指数部に基づ
いて前記セル部における所定のブロックをデコードする
ブロックデコーダと、前記仮数部の上位ビットに基づい
て前記ブロック内の所定のセルを列方向にデコードする
列デコーダと、前記仮数部の下位ビットに基づいて前記
セル部における所定のセルを該セル内の前記ＭＯＳトラ
ンジスタによって行方向にデコードする行デコーダと、
前記各ブロック内におけるセル内の単位抵抗の直列接続
からなる抵抗と所定抵抗値の第１の抵抗とが並列接続さ
れた回路と、該回路が有する抵抗値の２倍の抵抗値を持
つ第２の抵抗とが接続されてなるラダー抵抗が、前記各
ブロックに対応して所定の高電位電源および低電位電源
との間に配置され、各ラダー抵抗における前記第１の抵
抗及び前記第２の抵抗の接続点から該ラダー抵抗に対応
するブロックへそれぞれバイアス電圧を供給するバイア
ス抵抗群とを備え、前記仮数部及び前記指数部に基づ
き、前記ブロックデコーダにより前記ブロックのうち何
れか１ブロックを選択し、前記列デコーダにより該選択
されたブロック中の何れか１列を選択し、前記行デコー
ダにより該選択された列中の何れか１セルを選択して、
該選択したセルによって分圧されるバイアス電圧をアナ
ログ信号として出力するＤ／Ａ変換器であって、前記各
セル内のＭＯＳトランジスタのうち、前記高電位電源側
をＰ型のＭＯＳトランジスタにするとともに、前記低位
電源側をＮ型のＭＯＳトランジスタとして、前記各ブロ
ック内における各列を、１列毎に最短距離で相互に接続
するとともに、前記行デコーダに入力選択手段を設け、
該入力選択手段は、前記列デコーダの出力に基づいて列
毎に前記仮数部の下位ビットの入力極性を互いに反転さ
せて、前記行デコーダのデコード動作が隣接する列間で
逆順となるように構成したことを特徴とする。

【００１２】

【作用】本発明では、ハイスピードに対応するためにラ
ダー抵抗およびバイアス抵抗は抵抗率の低いポリサイド
（Poly cide：Ｗ−Ｓｉ）によって形成される一方、セ
ル部は、１列毎に最短距離で相互に接続され、さらに列
デコーダの出力に基づいて列毎にデジタルの入力信号の
入力極性が互いに反転する。したがって、デコーダ動作
は列毎に入替わって実行されることとなり、従来のよう
に前段の列の最後尾のセルと、その後の列の先頭のセル
とを折返し配線を介して接続するというような配線の引
回しを無くしても、列毎に入替わってデコーダ動作が実
行され、セルの行選択は正常に実行される。その結果、
ラダー抵抗の折返し配線を廃止しているので、バイアス
抵抗群を高精度に均一に形成することができ、ＤＡＣの
リニアリティ特性や歪特性の劣化を防いで、高速度デジ
タルプロセスに対応したフローティングＤＡＣが得られ
る。また、ロー行の配線の増加や行デコーダの大幅な増
加、さらにラダー抵抗のレイアウトの増加を招くことが
ないので、ＤＡＣ全体のレイアウト面積の増加を抑え、
ＤＡＣ内蔵ＬＳＩとしてのチップサイズが小さくなる。

【００１３】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１〜図７は本発明の一実施例の構成を示
す図であり、これらの図において従来の構成と同一部分
には同一符号を付して重複説明を省略する。図１〜図７
で示す各ブロックによって従来例と同様にフローティン
グＤＡＣの全体構成が明らかにされる。本実施例が従来
例と異なる点は第１に行選択のデコーダに入力選択回路
を追加したこと、第２に折返し配線を廃止してセル配線
を非常に短くした点である。すなわち、図１において、
２０１は行選択のデコーダであり、デコーダ２０１は従
来と同様構成のデコーダ１０１に加えて新たに入力選択
回路２０２が追加されている。入力選択回路２０２はエ
クスクルーシブオアゲート２０２ａ〜２０２ｅおよびオ
アゲート２０２ｆからなり、エクスクルーシブオアゲー
ト２０２ａ〜２０２ｅの一方の端子には仮数部データＹ
０〜Ｙ４が供給され、他方の端子にはオアゲート２０２
ｆの出力が供給される。また、オアゲート２０２ｆの両
端子には図３に示すコラム側の１ブロック中の４列の何
れかを選択するデコーダ１０３のデコーダ出力Ｓ３、Ｓ
１（出力端子［３］、［１］からの信号）が供給され
る。入力選択回路２０２を含むデコーダ２０１の入出力
の関係は図８のように示され、コラム側選択のデコーダ
１０３のデコーダ出力Ｓ３、Ｓ１（列情報）によってデ
コーダ２０１のデコーダ出力Ｓ０〜Ｓ３１（出力端子
［０］〜［３１］からの信号）が互いに逆の順でデコー
ダ動作を行うようになっている。

【００１４】一方、バイアス抵抗群１０４のラダー抵抗
１Ｒ、１２Ｒ、２２Ｒおよびバイアス抵抗ＲＢは低抵抗
率の破線材料であるポリサイド（Poly cide：Ｗ−Ｓ
ｉ）によって形成され、タングステンとシリコンのサン
ドイッチ構造で製造されている。また、図３に示すよう
に各列の変り目に配線の折返しが存在せず、単に隣接す
るセルから最短距離で配線Ｄを設けているに過ぎない。
図３では所定の２つの列間にわたる配線Ｄを示している
が、他の各列間についても同様である。この配線Ｄはア
ルミ配線によって形成されている。なお、このように配
線したことによるデコーダ動作の不都合をなくするため
に上述のごとくデコーダ２０１が改良されている。さら
に、図２に示すようにバイアス抵抗群１０４における電
源電圧ＡＶＤＤ〜ＧＮＤ間の中点にも配線の折返しが存
在せず、同様に単に隣接するセルから最短距離で配線Ｅ
を設けているに過ぎない。その他は従来例と同様であ
る。

【００１５】次に、作用を説明する。本実施例のフロー
ティングＤＡＣで、仮数部データＹ０〜Ｙ６および指数
部データＹ７〜Ｙ１０からなるデジタルデータを入力す
ると、デコーダ２０１によってロー側の３２行の何れか
が選択され、デコーダ１０２によってコラム側の１４ブ
ロックの何れかが選択されるとともに、デコーダ１０３
によって選択された１４ブロックのうちの１ブロックに
おけるコラム側の４列のうちの１列が最終的に選択さ
れ、この最終的に選択されたセルに対してバイアス抵抗
群１０４の分圧が供給されてアナログ電圧として出力端
子ＤＡＣＯＵＴから取り出される。

【００１６】ここで、本実施例では折返し配線を無くし
た構成でデコーダ動作が行われるが、その場合の動作を
説明する。図８に示すようにデコーダ２０１へのデコー
ダ入力（ＤＥＣ ２０１ ＩＮ）Ｙ０〜Ｙ４が［０００
００］〜［１１１１１］まで変化したとき、デコーダ２
０１の出力（ＤＥＣ ２０１ ＯＵＴ）はコラム側の４
列を選択するデコーダ１０３のデコーダ出力Ｓ０あるい
はＳ２のどちらかが“１”になっている場合は［０、
１、２、３、・・・・３０、３１］が選択される。これ
は、エクスクルーシブオアゲート２０２ａ〜２０２ｅの
他方の端子への入力２１０が“０”であるからであり、
デコーダ入力Ｙ０〜Ｙ４が正極性でデコーダ２０１に入
力されるためである。したがって、この場合は通常通り
に正極性で行選択のためのデコーダ動作が行われて所定
の行のセルが選択される。一方、デコーダ１０３のデコ
ーダ出力Ｓ１あるいはＳ３のどちらかが“１”になって
いる場合は、デコーダ入力Ｙ０〜Ｙ４が［０００００］
〜［１１１１１］と変化したとき、前記デコーダ２０１
の出力は［３１、３０、・・・・３、２、１、０］の順
で選択される。これは、エクスクルーシブオアゲート２
０２ａ〜２０２ｅの他方の端子への入力２１０がデコー
ダ出力Ｓ１あるいはＳ３によって“１”となっているか
らである。そのため、デコーダ入力Ｙ０〜Ｙ４はエクス
クルーシブオアゲート２０２ａ〜２０２ｅによって極性
が反転されてデコーダ１０１に入力される。したがっ
て、前述のデコーダ出力Ｓ０あるいはＳ２のどちらかが
“１”になっている場合とは逆の順でデコーダ１０１に
よりデコーダ動作が行われる。このようなデコーダ動作
は列毎に入替わって実行される。したがって、従来のよ
うに前段の列の最後尾のセルと、その後の列の先頭のセ
ルとを折返し配線を介して接続するというような配線の
引回し（各列の変り目Ａ：図１２参照）が無くても、列
毎に入替わってデコーダ動作が実行されるので、セルの
行選択は正常に実行される。また、同様に電源電圧ＡＶ
ＤＤ〜ＧＮＤ間の中点Ｂ（図１１参照）にも配線の折返
しが存在しないが、デコーダ動作が正常に実行されるの
は同じである。

【００１７】以上のことから、本実施例では従来ＬＳＩ
のマスクレイアウト上で必要であったラダー抵抗の折返
し配線を廃止しているので、ラダー抵抗群を高精度に均
一に形成することができ、ＤＡＣのリニアリティ特性や
歪特性の劣化を防いで、高速度デジタルプロセスに対応
したフローティングＤＡＣを得ることができる。また、
ロー行の配線の増加や行デコーダの大幅な増加、さらに
ラダー抵抗のレイアウトの増加を招くことがないので、
ＤＡＣ全体のレイアウト面積の増加を抑え、ＤＡＣ内蔵
ＬＳＩとしてのチップサイズを小さくすることができ
る。実際上、入力選択回路２０２のみの追加であるた
め、従来のＤＡＣと比べてもレイアウト面積は殆ど変ら
ない。さらに、従来と異なり、電源電圧ＡＶＤＤ〜ＧＮ
Ｄ間の中点Ｂにアルミ配線ｒｍが存在しないので、ＤＡ
Ｃ出力電圧がこの中点を交差するときのクロス誤差を防
止することができる。

【００１８】

【発明の効果】以上、説明したように、本発明によれ
ば、ラダー抵抗群を高精度に均一に形成することがで
き、ＤＡＣのリニアリティ特性や歪特性の劣化を防い
で、高速度デジタルプロセスに対応したフローティング
ＤＡＣを得ることができる。また、ロー行の配線の増加
や行デコーダの大幅な増加、さらにラダー抵抗のレイア
ウトの増加を招くことがないので、ＤＡＣ全体のレイア
ウト面積の増加を抑え、ＤＡＣ内蔵ＬＳＩとしてのチッ
プサイズを小さくすることができる。さらに、電源電圧
ＡＶＤＤ〜ＧＮＤ間の中点Ｂにアルミ配線ｒｍが存在し
ないので、ＤＡＣ出力電圧がこの中点を交差するときの
クロス誤差を防止することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例のＤＡＣの行デコーダを含
む部分の回路図である。

【図２】 同実施例のＤＡＣのセル部の中間に位置する
ブロックを含む部分の回路図である。

【図３】 同実施例のＤＡＣのセル部の４列からなる１
ブロックを含む部分の回路図である。

【図４】 同実施例のＤＡＣの列選択トランジスタ群の
一部を含む部分の回路図である。

【図５】 同実施例のＤＡＣの列選択トランジスタ群の
他を含む部分の回路図である。

【図６】 同実施例のＤＡＣのバイアス抵抗群の一部を
含む部分の回路図である。

【図７】 同実施例のＤＡＣのバイアス抵抗群の他を含
む部分の回路図である。

【図８】 同実施例のＤＡＣのデコーダ動作を説明する
論理図である。

【図９】 従来のＤＡＣの全体的なブロック図である。

【図１０】 従来のＤＡＣの行デコーダを含む部分の回
路図である。

【図１１】 従来のＤＡＣのセル部の中間に位置するブ
ロックを含む部分の回路図である。

【図１２】 従来のＤＡＣのセル部の４列からなる１ブ
ロックを含む部分の回路図である。

【図１３】 従来のＤＡＣの列選択トランジスタ群の一
部を含む部分の回路図である。

【図１４】 従来のＤＡＣの列選択トランジスタ群の他
を含む部分の回路図である。

【図１５】 従来のＤＡＣのバイアス抵抗群の一部を含
む部分の回路図である。

【図１６】 従来のＤＡＣのバイアス抵抗群の他を含む
部分の回路図である。

【図１７】 従来の他のフローティングＤＡＣの構成を
説明する図である。

【図１８】 従来のＤＡＣの折返し配線を説明する図で
ある。

【図１９】 従来のＤＡＣの折返し配線を等価的に説明
する図である。

【符号の説明】

１Ｒ：単位抵抗、１２Ｒ、２２Ｒ：抵抗、ＲＢ：バイア
ス抵抗、１００：セル部、１０１、１０２、１０３、１
０４、２０１：デコーダ、１０４：バイアス抵抗群、１
０５：列選択トランジスタ群、２０２：入力選択回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 仮数部及び指数部からなる浮動小数点表
   現で入力されるデジタルデータをアナログ信号に変換す
   るＤ／Ａ変換器において、 所定の抵抗値の単位抵抗にＭＯＳトランジスタが接続さ
   れたセルが多数個マトリクス状に配置されたセル部であ
   って、前記デジタルデータの仮数部のうちの所定ビット
   数の下位ビットに対応する数のセルが行方向へ直列に接
   続された列を単位として配置され、各列は相互に順次接
   続されて、前記仮数部のうち前記下位ビットを除く上位
   ビットに対応する数の隣接する列で構成されるブロック
   が所定数設けられ、デコーダ出力によって所定のセルが
   指定されるセル部と、 前記デジタルデータの指数部に基づいて前記セル部にお
   ける所定のブロックをデコードするブロックデコーダ
   と、 前記仮数部の上位ビットに基づいて前記ブロック内の所
   定のセルを列方向にデコードする列デコーダと、 前記仮数部の下位ビットに基づいて前記セル部における
   所定のセルを該セル内の前記ＭＯＳトランジスタによっ
   て行方向にデコードする行デコーダと、 前記各ブロック内におけるセル内の単位抵抗の直列接続
   からなる抵抗と所定抵抗値の第１の抵抗とが並列接続さ
   れた回路と、該回路が有する抵抗値の２倍の抵抗値を持
   つ第２の抵抗とが接続されてなるラダー抵抗が、前記各
   ブロックに対応して所定の高電位電源および低電位電源
   との間に配置され、各ラダー抵抗における前記第１の抵
   抗及び前記第２の抵抗の接続点から該ラダー抵抗に対応
   するブロックへそれぞれバイアス電圧を供給するバイア
   ス抵抗群とを備え、 前記仮数部及び前記指数部に基づき、前記ブロックデコ
   ーダにより前記ブロックのうち何れか１ブロックを選択
   し、前記列デコーダにより該選択されたブロック中の何
   れか１列を選択し、前記行デコーダにより該選択された
   列中の何れか１セルを選択して、該選択したセルによっ
   て分圧されるバイアス電圧をアナログ信号として出力す
   るＤ／Ａ変換器であって、前記各セル内のＭＯＳトランジスタのうち、前記高電位
   電源側をＰ型のＭＯＳトランジスタにするとともに、前
   記低位電源側をＮ型のＭＯＳトランジスタとして、 前記各ブロック内における各列を、１列毎に最短距離で
   相互に接続するとともに、 前記行デコーダに入力選択手段を設け、該入力選択手段
   は、前記列デコーダの出力に基づいて列毎に前記仮数部
   の下位ビットの入力極性を互いに反転させて、前記行デ
   コーダのデコード動作が隣接する列間で逆順となるよう
   に構成したことを特徴とするＤ／Ａ変換器。