JPH1117545A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH1117545A JPH1117545A JP16975797A JP16975797A JPH1117545A JP H1117545 A JPH1117545 A JP H1117545A JP 16975797 A JP16975797 A JP 16975797A JP 16975797 A JP16975797 A JP 16975797A JP H1117545 A JPH1117545 A JP H1117545A
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Abstract
(57)【要約】
【課題】 回路規模をそれほど増大させることなくＤ／
Ａ変換器の分解能を高める。 【解決手段】 同一の定電流を生成すべく一律に重みづ
けされた多数の上位電流セルと、上位電流セルに対して
２のベキ数分の１の電流を生成すべく重みづけされた下
位電流セルを用いて構成される電流加算型のＤ／Ａ変換
器にあって、下位電流セルを構成するために、特定ビッ
トの桁値に対応する基本電流を生成する定電流手段とと
もに、上記基本電流を２のベキ数個の分岐路に等しく分
流させることにより上記基本電流に対して２のベキ数分
の１の定電流を生成させる。
Ａ変換器の分解能を高める。 【解決手段】 同一の定電流を生成すべく一律に重みづ
けされた多数の上位電流セルと、上位電流セルに対して
２のベキ数分の１の電流を生成すべく重みづけされた下
位電流セルを用いて構成される電流加算型のＤ／Ａ変換
器にあって、下位電流セルを構成するために、特定ビッ
トの桁値に対応する基本電流を生成する定電流手段とと
もに、上記基本電流を２のベキ数個の分岐路に等しく分
流させることにより上記基本電流に対して２のベキ数分
の１の定電流を生成させる。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｄ／Ａ変換器、さ
らには多ビットデジタル入力信号のデータ値に応じて選
択された電流セルの定電流出力を加算出力する方式のＤ
／Ａ変換器に適用して有効な技術に関するものであっ
て、たとえばビデオ信号処理用Ｄ／Ａ変換器に利用して
有効な技術に関するものである。
らには多ビットデジタル入力信号のデータ値に応じて選
択された電流セルの定電流出力を加算出力する方式のＤ
／Ａ変換器に適用して有効な技術に関するものであっ
て、たとえばビデオ信号処理用Ｄ／Ａ変換器に利用して
有効な技術に関するものである。
【０００２】
【従来の技術】従来、この種のＤ／Ａ変換器としては、
同一の定電流を生成すべく一律に重みづけされた多数の
電流セルを使用し、この電流セル群の中から多ビットデ
ジタル入力信号のデータ値に応じた数の電流セルを選択
して、この選択電流セルの定電流出力を加算出力させる
ことにより、上記デジタル入力信号値に応じたアナログ
電流出力を得るようにしたものが提供されている（たと
えば、日経ＢＰ社刊行「日経エレクトロニクス １９８
８年５月１６日号（Ｎｏ．４４７）」ｐｐ．１６５〜１
７５参照）。
同一の定電流を生成すべく一律に重みづけされた多数の
電流セルを使用し、この電流セル群の中から多ビットデ
ジタル入力信号のデータ値に応じた数の電流セルを選択
して、この選択電流セルの定電流出力を加算出力させる
ことにより、上記デジタル入力信号値に応じたアナログ
電流出力を得るようにしたものが提供されている（たと
えば、日経ＢＰ社刊行「日経エレクトロニクス １９８
８年５月１６日号（Ｎｏ．４４７）」ｐｐ．１６５〜１
７５参照）。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００４】すなわち、上述したＤ／Ａ変換器では、ビ
ット分解能を高めるにしたがって回路規模が急激に増大
してしまうという問題があった。
ット分解能を高めるにしたがって回路規模が急激に増大
してしまうという問題があった。
【０００５】例えば、６ビットのＤ／Ａ変換器は６３個
の定電流セルを使って構成できるが、これよりも２ビッ
トだけ多い８ビットのＤ／Ａ変換器では２５５個もの定
電流セルが必要となる。このため、ビット分解能の高い
Ｄ／Ａ変換器をＬＳＩ（半導体集積回路装置）として構
成しようとしても、チップ面積の大幅な増大が避けられ
ず、これに伴ってコストも著しく高くなってしまう、と
いう問題が生じる。
の定電流セルを使って構成できるが、これよりも２ビッ
トだけ多い８ビットのＤ／Ａ変換器では２５５個もの定
電流セルが必要となる。このため、ビット分解能の高い
Ｄ／Ａ変換器をＬＳＩ（半導体集積回路装置）として構
成しようとしても、チップ面積の大幅な増大が避けられ
ず、これに伴ってコストも著しく高くなってしまう、と
いう問題が生じる。
【０００６】そこで、本発明者らは、たとえば８ビット
のＤ／Ａ変換器を構成する場合に、重み４の定電流を生
成すべく構成された上位電流セルを６３個使用し、この
６３個の上位電流セルの中から８ビットデジタル入力信
号の上位６ビットデータ値に応じた数の電流セルを選択
させるとともに、重み２と１の電流をそれぞれ生成すべ
く構成された２種類の下位電流セルを使用し、この２種
類の下位電流セルを上記入力信号の下位２ビットで選択
させ、このようにして選択される上位および下位の電流
セルの定電流出力を加算出力させるという構成を検討し
た。これによれば、上位電流セル６３個と下位電流セル
２個の計６５個の電流セルだけでもって、８ビット分解
能のＤ／Ａ変換器を構成することができる。
のＤ／Ａ変換器を構成する場合に、重み４の定電流を生
成すべく構成された上位電流セルを６３個使用し、この
６３個の上位電流セルの中から８ビットデジタル入力信
号の上位６ビットデータ値に応じた数の電流セルを選択
させるとともに、重み２と１の電流をそれぞれ生成すべ
く構成された２種類の下位電流セルを使用し、この２種
類の下位電流セルを上記入力信号の下位２ビットで選択
させ、このようにして選択される上位および下位の電流
セルの定電流出力を加算出力させるという構成を検討し
た。これによれば、上位電流セル６３個と下位電流セル
２個の計６５個の電流セルだけでもって、８ビット分解
能のＤ／Ａ変換器を構成することができる。
【０００７】上記８ビット分解能のＤ／Ａ変換器は、上
述の構成に加えて、重みが１／２と１／４の２種類の下
位電流セルを追加することにより、その分解能をさらに
２ビット高めて１０ビットにすることが可能である。こ
の場合、６４個の上位電流セルを入力信号の上位６ビッ
トデータで選択させるとともに、４種類の下位電流セル
を下位４ビットデータで選択させることにより、１０ビ
ットのＤ／Ａ変換を行わせることができる。しかし、こ
のためには、４から１／４まで最大で１６倍の差がある
５種類の重みをそれぞれ高精度に付与する必要がある。
重みづけの精度が不十分だと、デジタル入力信号の変化
に対するアナログ出力の変化精度いわゆる微分精度が確
保できなくなるからである。
述の構成に加えて、重みが１／２と１／４の２種類の下
位電流セルを追加することにより、その分解能をさらに
２ビット高めて１０ビットにすることが可能である。こ
の場合、６４個の上位電流セルを入力信号の上位６ビッ
トデータで選択させるとともに、４種類の下位電流セル
を下位４ビットデータで選択させることにより、１０ビ
ットのＤ／Ａ変換を行わせることができる。しかし、こ
のためには、４から１／４まで最大で１６倍の差がある
５種類の重みをそれぞれ高精度に付与する必要がある。
重みづけの精度が不十分だと、デジタル入力信号の変化
に対するアナログ出力の変化精度いわゆる微分精度が確
保できなくなるからである。
【０００８】電流セルはＭＯＳトランジスタなどの能動
素子を用いて構成されるが、このＭＯＳトランジスタを
用いて４から１／４までの５種類の重みの電流セルを構
成する場合、（Ａ）アスペクト比（ゲート長幅比）を１
／２，１／４，・・・に縮小したＭＯＳトランジスタを
使用する方法と、（Ｂ）最小重みの１／４を基本単位に
し、同サイズのＭＯＳトランジスタを２個，４個，・・
・と並列接続することにより、上記基本単位の２倍，４
倍，・・・の重みの電流セルを形成する方法とがある。
素子を用いて構成されるが、このＭＯＳトランジスタを
用いて４から１／４までの５種類の重みの電流セルを構
成する場合、（Ａ）アスペクト比（ゲート長幅比）を１
／２，１／４，・・・に縮小したＭＯＳトランジスタを
使用する方法と、（Ｂ）最小重みの１／４を基本単位に
し、同サイズのＭＯＳトランジスタを２個，４個，・・
・と並列接続することにより、上記基本単位の２倍，４
倍，・・・の重みの電流セルを形成する方法とがある。
【０００９】前者（Ａ）の方法では、小さな重み１／
２，１／４の電流セルの構成に際して、ＭＯＳトランジ
スタのゲート長をゲート幅に対して極端に大きくしなけ
ればならないために素子構造上の無理が生じ、また製造
バラツキなどの誤差が他のサイズのＭＯＳトランジスタ
に対して不均一に現れたりするために、精度の再現性が
悪い。後者（Ｂ）の方法では、重みが増すごとにトラン
ジスタの並列接続数が多くなって、最小重みが１／４の
場合、重み４の上位電流セルでは、セルごとに１６個も
のトランジスタを並列接続しなければならなくなる。
２，１／４の電流セルの構成に際して、ＭＯＳトランジ
スタのゲート長をゲート幅に対して極端に大きくしなけ
ればならないために素子構造上の無理が生じ、また製造
バラツキなどの誤差が他のサイズのＭＯＳトランジスタ
に対して不均一に現れたりするために、精度の再現性が
悪い。後者（Ｂ）の方法では、重みが増すごとにトラン
ジスタの並列接続数が多くなって、最小重みが１／４の
場合、重み４の上位電流セルでは、セルごとに１６個も
のトランジスタを並列接続しなければならなくなる。
【００１０】このように、ビット分解能を高めるために
は下位電流セルの精度を高めなければならないが、下位
電流セルの精度を高めるためには、電流セルの大多数を
占める上位電流セルでの素子サイズあるいは素子数を大
幅に増大させなければならず、いずれにしても、回路の
著しい大規模化は避けられなかった。
は下位電流セルの精度を高めなければならないが、下位
電流セルの精度を高めるためには、電流セルの大多数を
占める上位電流セルでの素子サイズあるいは素子数を大
幅に増大させなければならず、いずれにしても、回路の
著しい大規模化は避けられなかった。
【００１１】本発明の目的は、回路規模をそれほど増大
させることなくＤ／Ａ変換器の分解能を高める、という
技術を提供することにある。
させることなくＤ／Ａ変換器の分解能を高める、という
技術を提供することにある。
【００１２】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１４】すなわち、同一の定電流（４×Ｉｏ）を生
成すべく一律に重みづけされた多数の上位電流セル（１
１）と、上位電流セル（１１）に対して２のベキ数分の
１の電流を生成すべく重みづけされた下位電流セル（１
２〜１５）と、多ビットデジタル入力信号（ＤＯ〜Ｄ
９）のデータ値に応じた数および／または種類の電流セ
ルを選択する選択手段（２１，２４）を有し、選択され
た電流セルの定電流出力を加算出力させることにより、
上記デジタル入力信号値に応じた出力電流を得るように
したＤ／Ａ変換器にあって、下位電流セル（１４，１
５）を構成するために、特定ビットの桁値に対応する基
本電流を生成する定電流手段と、上記基本電流を２のベ
キ数個の分岐路に等しく分流させることにより上記基本
電流に対して２のベキ数分の１の定電流を生成させるよ
うにした分岐手段を設けるようにしたものである。
成すべく一律に重みづけされた多数の上位電流セル（１
１）と、上位電流セル（１１）に対して２のベキ数分の
１の電流を生成すべく重みづけされた下位電流セル（１
２〜１５）と、多ビットデジタル入力信号（ＤＯ〜Ｄ
９）のデータ値に応じた数および／または種類の電流セ
ルを選択する選択手段（２１，２４）を有し、選択され
た電流セルの定電流出力を加算出力させることにより、
上記デジタル入力信号値に応じた出力電流を得るように
したＤ／Ａ変換器にあって、下位電流セル（１４，１
５）を構成するために、特定ビットの桁値に対応する基
本電流を生成する定電流手段と、上記基本電流を２のベ
キ数個の分岐路に等しく分流させることにより上記基本
電流に対して２のベキ数分の１の定電流を生成させるよ
うにした分岐手段を設けるようにしたものである。
【００１５】上述した手段によれば、サイズまたは形状
を極端に異形化した素子を使用することなく、またデジ
タル入力信号の上位ビットに対応する上位電流セルでの
素子数を大幅に増やすことなく、相対比精度を出しやす
い同サイズの素子だけでもって、重みの異なる電流セル
を高精度に構成することができる。これにより、回路規
模をそれほど増大させることなくＤ／Ａ変換器の分解能
を高める、という目的が達成される。
を極端に異形化した素子を使用することなく、またデジ
タル入力信号の上位ビットに対応する上位電流セルでの
素子数を大幅に増やすことなく、相対比精度を出しやす
い同サイズの素子だけでもって、重みの異なる電流セル
を高精度に構成することができる。これにより、回路規
模をそれほど増大させることなくＤ／Ａ変換器の分解能
を高める、という目的が達成される。
【００１６】また、上記上位電流セル（１１）はデジタ
ル入力信号の上位ビット（Ｄ４〜Ｄ９）のデータ値に応
じた数が選択されるようにされ、下位電流セル（１２〜
１５）は上記入力信号の下位ビット（Ｄ０〜Ｄ３）のビ
ット値に応じて選択されるようにする。これにより、下
位電流セルの追加によりビット分解能を高めることがで
きる。
ル入力信号の上位ビット（Ｄ４〜Ｄ９）のデータ値に応
じた数が選択されるようにされ、下位電流セル（１２〜
１５）は上記入力信号の下位ビット（Ｄ０〜Ｄ３）のビ
ット値に応じて選択されるようにする。これにより、下
位電流セルの追加によりビット分解能を高めることがで
きる。
【００１７】さらに、上記下位電流セル（１４，１５）
として、特定ビット（Ｄ２）の桁値に対応する基本電流
（Ｉｏ）を生成する定電流手段（Ｐ１１）と、上記基本
電流（Ｉｏ）を２のベキ数個の分岐路に等しく分流させ
ることにより１の分岐路から上記基本電流に対して２の
ベキ数分の１の電流を出力電流として取り出すようにし
た分岐手段（Ｐ３１〜Ｐ３４）を設ける。これにより、
同一サイズの素子でもって精度の高い電流セルを得るこ
とができる。
として、特定ビット（Ｄ２）の桁値に対応する基本電流
（Ｉｏ）を生成する定電流手段（Ｐ１１）と、上記基本
電流（Ｉｏ）を２のベキ数個の分岐路に等しく分流させ
ることにより１の分岐路から上記基本電流に対して２の
ベキ数分の１の電流を出力電流として取り出すようにし
た分岐手段（Ｐ３１〜Ｐ３４）を設ける。これにより、
同一サイズの素子でもって精度の高い電流セルを得るこ
とができる。
【００１８】さらに、上記分岐手段から出力電流として
取り出される以外の分岐電流を、出力電流として取り出
される分岐電流と同一の負荷条件にて通電させる分岐負
荷回路（１６）を設ける。これにより、電流の分岐を高
い精度でもって等しく行わせることができる。
取り出される以外の分岐電流を、出力電流として取り出
される分岐電流と同一の負荷条件にて通電させる分岐負
荷回路（１６）を設ける。これにより、電流の分岐を高
い精度でもって等しく行わせることができる。
【００１９】さらに、上記分岐手段から出力電流として
取り出される以外の分岐電流を、アナログ出力端子と同
一電位（Ｖａ）になるように電圧制御される端子（ｏｕ
ｔＢ）で受けるようにした分岐負荷回路（１６）を設け
る。これにより、すべての分岐路での負荷条件をアナロ
グ出力端子の負荷状態にかかわらず、同一に揃えること
ができる。
取り出される以外の分岐電流を、アナログ出力端子と同
一電位（Ｖａ）になるように電圧制御される端子（ｏｕ
ｔＢ）で受けるようにした分岐負荷回路（１６）を設け
る。これにより、すべての分岐路での負荷条件をアナロ
グ出力端子の負荷状態にかかわらず、同一に揃えること
ができる。
【００２０】さらに、上記電流セルをＭＯＳトランジス
タ（Ｐ１１〜Ｐ１４，Ｐ３１〜Ｐ３４）の定電流回路で
構成するとともに、その定電流回路の電流重みづけを複
数の同特性のＭＯＳトランジスタの並列接続数によって
行うようにする。これにより、製造バラツキ等の影響を
受けることなく、高い相対精度を得ることができる。
タ（Ｐ１１〜Ｐ１４，Ｐ３１〜Ｐ３４）の定電流回路で
構成するとともに、その定電流回路の電流重みづけを複
数の同特性のＭＯＳトランジスタの並列接続数によって
行うようにする。これにより、製造バラツキ等の影響を
受けることなく、高い相対精度を得ることができる。
【００２１】さらに、互いに並列接続されて同一の基準
電圧で定電流動作させられる複数の同特性のＭＯＳトラ
ンジスタ（Ｐ３１〜Ｐ３４によって下位電流セル（１
４，１５）の分岐路を形成することにより、精度の高い
電流分岐路を実現することができる。
電圧で定電流動作させられる複数の同特性のＭＯＳトラ
ンジスタ（Ｐ３１〜Ｐ３４によって下位電流セル（１
４，１５）の分岐路を形成することにより、精度の高い
電流分岐路を実現することができる。
【００２２】
【発明の実施の形態】以下、本発明の好適な実施態様を
図面を参照しながら説明する。
図面を参照しながら説明する。
【００２３】図１は本発明の技術が適用されたＤ／Ａ変
換器の一実施態様を示す。
換器の一実施態様を示す。
【００２４】同図に示すＤ／Ａ変換器は分解能１０ビッ
トとして構成され、電流セル群１００、デコーダ２１、
データラッチ回路２２，２３、バッファ・インバータ２
４などを用いて、１０ビットデジタル入力信号（Ｄ０〜
Ｄ９）のデータ値に対応する大きさのアナログ出力電流
（Ａｏｕｔ）を生成する。
トとして構成され、電流セル群１００、デコーダ２１、
データラッチ回路２２，２３、バッファ・インバータ２
４などを用いて、１０ビットデジタル入力信号（Ｄ０〜
Ｄ９）のデータ値に対応する大きさのアナログ出力電流
（Ａｏｕｔ）を生成する。
【００２５】ここで、電流セル群１００は、８×８のマ
トリックス状に配置された６３個の上位電流セル１１
と、４種類の下位電流セル１２〜１５からなっている。
トリックス状に配置された６３個の上位電流セル１１
と、４種類の下位電流セル１２〜１５からなっている。
【００２６】上位電流セル１１は、デジタル入力信号
（Ｄ０〜Ｄ９）の上位６ビットデータ（Ｄ４〜Ｄ９）値
に対応すべく６３個（＝２6−１）設けられ、各電流セ
ル１１はそれそれ同一重み４の定電流（４×Ｉｏ）を生
成すべく一律に構成されている。
（Ｄ０〜Ｄ９）の上位６ビットデータ（Ｄ４〜Ｄ９）値
に対応すべく６３個（＝２6−１）設けられ、各電流セ
ル１１はそれそれ同一重み４の定電流（４×Ｉｏ）を生
成すべく一律に構成されている。
【００２７】この上位電流セル１１は、デコーダ２１に
より、デジタル入力信号（Ｄ０〜Ｄ９）の上位６ビット
データ値に応じた数が選択されるようになっている。デ
コーダ２１は８×８のマトリックス選択出力ラインを有
し、デジタル入力信号（ＤＯ〜Ｄ９）の上位６ビットデ
ータ（Ｄ４〜Ｄ９）値に相当する数の電流セル１１を選
択する。選択された電流セル１１の出力電流はアナログ
出力端子（Ａｏｕｔ）に加算出力される。
より、デジタル入力信号（Ｄ０〜Ｄ９）の上位６ビット
データ値に応じた数が選択されるようになっている。デ
コーダ２１は８×８のマトリックス選択出力ラインを有
し、デジタル入力信号（ＤＯ〜Ｄ９）の上位６ビットデ
ータ（Ｄ４〜Ｄ９）値に相当する数の電流セル１１を選
択する。選択された電流セル１１の出力電流はアナログ
出力端子（Ａｏｕｔ）に加算出力される。
【００２８】下位電流セル１２〜１５は上記デジタル入
力信号（Ｄ０〜Ｄ９）の下位４ビット（Ｄ０〜Ｄ３）の
各ビットに１個ずつ対応する形で計４個（４種類）設け
られ、それぞれに対応するビットの論理値（“１”また
は“０”）に応じて個別に選択されるようになってい
る。この場合、下位４番目のビットＤ３に対応する電流
セル１２は重み２、下位３番目のビットＤ２に対応する
電流セル１３は重み１、下位２番目のビットＤ１に対応
する電流セル１４は重み１／２、最下位のビットＤ０に
対応する電流セル１５は重み１／４がそれぞれ付与され
ている。入力信号の下位４ビット（Ｄ０〜Ｄ３）により
選択された下位電流セル（１２〜１５）の出力電流は上
記アナログ出力端子（Ａｏｕｔ）に加算出力される。
力信号（Ｄ０〜Ｄ９）の下位４ビット（Ｄ０〜Ｄ３）の
各ビットに１個ずつ対応する形で計４個（４種類）設け
られ、それぞれに対応するビットの論理値（“１”また
は“０”）に応じて個別に選択されるようになってい
る。この場合、下位４番目のビットＤ３に対応する電流
セル１２は重み２、下位３番目のビットＤ２に対応する
電流セル１３は重み１、下位２番目のビットＤ１に対応
する電流セル１４は重み１／２、最下位のビットＤ０に
対応する電流セル１５は重み１／４がそれぞれ付与され
ている。入力信号の下位４ビット（Ｄ０〜Ｄ３）により
選択された下位電流セル（１２〜１５）の出力電流は上
記アナログ出力端子（Ａｏｕｔ）に加算出力される。
【００２９】さらに、詳細は後述するが、重み１／２の
電流セル１４は、重み１の電流Ｉｏを２つの分岐路にＩ
ｏ／２ずつ均等に分流させるとともに、その分岐路の１
つから取り出される電流（Ｉｏ／２）を１／２重みの出
力電流として取り出すように構成されている（図５）。
同様に、重み１／４の電流セル１５は、重み１の電流Ｉ
ｏを４つの分岐路にＩｏ／４ずつ均等に分流させるとと
もに、その分岐路の１つから取り出される電流（Ｉｏ／
４）を重み１／４の出力電流として取り出すように構成
されている（図６）。出力電流として取り出されない他
の分岐路の電流は、出力電流として取り出される分岐電
流と同一の負荷条件を形成する分岐負荷回路１６へ通電
されるようになっている（図７）。
電流セル１４は、重み１の電流Ｉｏを２つの分岐路にＩ
ｏ／２ずつ均等に分流させるとともに、その分岐路の１
つから取り出される電流（Ｉｏ／２）を１／２重みの出
力電流として取り出すように構成されている（図５）。
同様に、重み１／４の電流セル１５は、重み１の電流Ｉ
ｏを４つの分岐路にＩｏ／４ずつ均等に分流させるとと
もに、その分岐路の１つから取り出される電流（Ｉｏ／
４）を重み１／４の出力電流として取り出すように構成
されている（図６）。出力電流として取り出されない他
の分岐路の電流は、出力電流として取り出される分岐電
流と同一の負荷条件を形成する分岐負荷回路１６へ通電
されるようになっている（図７）。
【００３０】以上のようにして、重み４の定電流（４×
Ｉｏ）を生成すべく構成された上位電流セル１１を６４
個使用し、この６４個の上位電流セル１１の中から入力
信号の上位６ビットデータ（Ｄ４〜Ｄ９）値に応じた数
の電流セル１１を選択させるとともに、重み２，１，１
／２，１／４の電流（２×Ｉｏ，１×Ｉｏ，Ｉｏ／２，
Ｉｏ／４）をそれぞれ生成すべく構成された４種類の下
位電流セル１２〜１５を使用し、この４種類の下位電流
セル１２〜１５を入力信号の下位４ビット（ＤＯ〜Ｄ
３）で選択させ、このようにして選択される上位および
下位の電流セル１１〜１５の定電流出力を加算出力させ
ることにより、上位電流セル６３個と下位電流セル４個
の計６７個の電流セルだけでもって、１０ビット分解能
のＤ／Ａ変換を行わせることができる。このＤ／Ａ変換
出力は電流形式であるが、その出力電流（Ａｏｕｔ）を
所定の抵抗素子Ｒａに通電させることにより、電圧形式
の出力（Ｒａ×Ａｏｕｔ）に変換させることができる。
Ｉｏ）を生成すべく構成された上位電流セル１１を６４
個使用し、この６４個の上位電流セル１１の中から入力
信号の上位６ビットデータ（Ｄ４〜Ｄ９）値に応じた数
の電流セル１１を選択させるとともに、重み２，１，１
／２，１／４の電流（２×Ｉｏ，１×Ｉｏ，Ｉｏ／２，
Ｉｏ／４）をそれぞれ生成すべく構成された４種類の下
位電流セル１２〜１５を使用し、この４種類の下位電流
セル１２〜１５を入力信号の下位４ビット（ＤＯ〜Ｄ
３）で選択させ、このようにして選択される上位および
下位の電流セル１１〜１５の定電流出力を加算出力させ
ることにより、上位電流セル６３個と下位電流セル４個
の計６７個の電流セルだけでもって、１０ビット分解能
のＤ／Ａ変換を行わせることができる。このＤ／Ａ変換
出力は電流形式であるが、その出力電流（Ａｏｕｔ）を
所定の抵抗素子Ｒａに通電させることにより、電圧形式
の出力（Ｒａ×Ａｏｕｔ）に変換させることができる。
【００３１】図２は上位電流セル１１の具体的な回路構
成例を示す。
成例を示す。
【００３２】同図に示す電流セル１１は、ｐチャネルＭ
ＯＳトランジスタＰ１１〜Ｐ１４，Ｐ２，Ｐ３と、ｎチ
ャネルＭＯＳトランジスタＮ１，Ｎ２とを用いて構成さ
れている。ｐチャネルＭＯＳトランジスタＰ１１〜１４
は同一のゲート長およびゲート幅により同一特性を持つ
ように形成されている。このｐチャネルＭＯＳトランジ
スタＰ１１〜Ｐ１４は、４個が互いに並列接続されると
ともに、その共通ソースが電源電位Ｖｃｃに接続され、
かつその共通ゲートに定電流制御用の基準電圧Ｖｒｅｆ
１が印加されることにより、その共通ドレインから重み
４の定電流（４×Ｉｏ）を出力する。この定電流出力
（４×Ｉｏ）は、Ｐ１１〜Ｐ１４の共通ドレイン側に直
列接続されたｐチャネルＭＯＳトランジスタＰ３を介し
て、アナログ出力端子（Ａｏｕｔ）へ導出されるように
なっている。
ＯＳトランジスタＰ１１〜Ｐ１４，Ｐ２，Ｐ３と、ｎチ
ャネルＭＯＳトランジスタＮ１，Ｎ２とを用いて構成さ
れている。ｐチャネルＭＯＳトランジスタＰ１１〜１４
は同一のゲート長およびゲート幅により同一特性を持つ
ように形成されている。このｐチャネルＭＯＳトランジ
スタＰ１１〜Ｐ１４は、４個が互いに並列接続されると
ともに、その共通ソースが電源電位Ｖｃｃに接続され、
かつその共通ゲートに定電流制御用の基準電圧Ｖｒｅｆ
１が印加されることにより、その共通ドレインから重み
４の定電流（４×Ｉｏ）を出力する。この定電流出力
（４×Ｉｏ）は、Ｐ１１〜Ｐ１４の共通ドレイン側に直
列接続されたｐチャネルＭＯＳトランジスタＰ３を介し
て、アナログ出力端子（Ａｏｕｔ）へ導出されるように
なっている。
【００３３】なお、上記基準電圧Ｖｒｅｆ１は、ドレイ
ンとゲートが共通接続され、かつドレインとソース間に
所定の基準電流が通電されるように接続されたＭＯＳト
ランジスタ（図示省略）のゲート・ソース間から与えら
れる。つまり、Ｐ１１〜Ｐ１４はカレントミラーの転写
出力回路として動作することにより、上記基準電流に対
して一定比率の定電流を生成する。
ンとゲートが共通接続され、かつドレインとソース間に
所定の基準電流が通電されるように接続されたＭＯＳト
ランジスタ（図示省略）のゲート・ソース間から与えら
れる。つまり、Ｐ１１〜Ｐ１４はカレントミラーの転写
出力回路として動作することにより、上記基準電流に対
して一定比率の定電流を生成する。
【００３４】ｐチャネルＭＯＳトランジスタＰ３は、ｐ
チャネルＭＯＳトランジスタＰ１１〜Ｐ１４とアナログ
出力端子（ｏｕｔ）の間に直列に介在するとともに、そ
のゲートに一定の基準電圧Ｖｒｅｆ２を与えられること
により、電流セル１１間の干渉を阻止する一種のバッフ
ァとして機能する。
チャネルＭＯＳトランジスタＰ１１〜Ｐ１４とアナログ
出力端子（ｏｕｔ）の間に直列に介在するとともに、そ
のゲートに一定の基準電圧Ｖｒｅｆ２を与えられること
により、電流セル１１間の干渉を阻止する一種のバッフ
ァとして機能する。
【００３５】ｐチャネルＭＯＳトランジスタＰ２とｎチ
ャネルＭＯＳトランジスタＮ２はＣＭＯＳインバータを
形成する。このＣＭＯＳインバータはデコーダ（２１）
にて生成された選択信号を論理反転して出力する。ｎチ
ャネルＭＯＳトランジスタＮ１はダイオード接続され、
上記ＣＭＯＳインバータの論理出力状態に応じてオン／
オフさせられることにより、電流セル１１の出力をオン
／オフ制御する。
ャネルＭＯＳトランジスタＮ２はＣＭＯＳインバータを
形成する。このＣＭＯＳインバータはデコーダ（２１）
にて生成された選択信号を論理反転して出力する。ｎチ
ャネルＭＯＳトランジスタＮ１はダイオード接続され、
上記ＣＭＯＳインバータの論理出力状態に応じてオン／
オフさせられることにより、電流セル１１の出力をオン
／オフ制御する。
【００３６】すなわち、選択信号が“１”（ハイ）で
は、上記ＣＭＯＳインバータの出力が“０”（ロウ）と
なることによりＮ１がオン状態になり、これにより、Ｐ
１１〜Ｐ１４が生成する定電流（４×Ｉｏ）はＮ１にバ
イパスされて出力されなくなる。他方、選択信号が
“０”では、上記ＣＭＯＳインバータの出力が“１”に
なることによりＮ１がオフ状態になり、このときは、Ｐ
１１〜Ｐ１４が生成する定電流（４×Ｉｏ）がＮ３にバ
イパスされることなく、そのまま出力されるようにな
る。ｐチャネルＭＯＳトランジスタＰ３は、Ｎ１がオン
状態になったときに、他の電流セルからの電流の逆流を
阻止する。
は、上記ＣＭＯＳインバータの出力が“０”（ロウ）と
なることによりＮ１がオン状態になり、これにより、Ｐ
１１〜Ｐ１４が生成する定電流（４×Ｉｏ）はＮ１にバ
イパスされて出力されなくなる。他方、選択信号が
“０”では、上記ＣＭＯＳインバータの出力が“１”に
なることによりＮ１がオフ状態になり、このときは、Ｐ
１１〜Ｐ１４が生成する定電流（４×Ｉｏ）がＮ３にバ
イパスされることなく、そのまま出力されるようにな
る。ｐチャネルＭＯＳトランジスタＰ３は、Ｎ１がオン
状態になったときに、他の電流セルからの電流の逆流を
阻止する。
【００３７】図３は重み２の下位電流セル１２の具体的
な回路構成例を示す。
な回路構成例を示す。
【００３８】同図に示す電流セル１２は、デジタル入力
信号の下位４番目のビット（Ｄ３）により選択されるセ
ルであって、同一特性を持つように構成され２個のｐチ
ャネルＭＯＳトランジスタＰ１１，Ｐ１２を並列接続す
ることにより、重み２の定電流（２×Ｉｏ）を出力する
ように構成されている。
信号の下位４番目のビット（Ｄ３）により選択されるセ
ルであって、同一特性を持つように構成され２個のｐチ
ャネルＭＯＳトランジスタＰ１１，Ｐ１２を並列接続す
ることにより、重み２の定電流（２×Ｉｏ）を出力する
ように構成されている。
【００３９】図４は重み１の下位電流セル１３の具体的
な回路構成例を示す。
な回路構成例を示す。
【００４０】同図に示す電流セル１３は、デジタル入力
信号の下位３番目のビット（Ｄ２）により選択されるセ
ルであって、１個のｐチャネルＭＯＳトランジスタＰ１
１だけにより、重み１の定電流（１×Ｉｏ）を出力する
ように構成されている。
信号の下位３番目のビット（Ｄ２）により選択されるセ
ルであって、１個のｐチャネルＭＯＳトランジスタＰ１
１だけにより、重み１の定電流（１×Ｉｏ）を出力する
ように構成されている。
【００４１】図５は重み１／２の下位電流セル１４の具
体的な回路構成例を示す。
体的な回路構成例を示す。
【００４２】同図に示す電流セル１４は、デジタル入力
信号の下位２番目のビット（Ｄ１）により選択されるセ
ルであって、１個のｐチャネルＭＯＳトランジスタＰ１
１により重み１の定電流（１×Ｉｏ）を生成させるとと
もに、この生成電流（１×Ｉｏ）を２個のｐチャネルＭ
ＯＳトランジスタＰ３１，Ｐ３２に均等に分流させるよ
うにしてある。
信号の下位２番目のビット（Ｄ１）により選択されるセ
ルであって、１個のｐチャネルＭＯＳトランジスタＰ１
１により重み１の定電流（１×Ｉｏ）を生成させるとと
もに、この生成電流（１×Ｉｏ）を２個のｐチャネルＭ
ＯＳトランジスタＰ３１，Ｐ３２に均等に分流させるよ
うにしてある。
【００４３】ｐチャネルＭＯＳトランジスタＰ３１，Ｐ
３２は同一のゲート長およびゲート幅により同一特性を
持つように形成されるとともに、互いに並列接続され、
かつその共通ゲートに基準電圧Ｖｒｅｆ２が印加される
ことにより、重み１の生成電流を等しく２分岐させる分
岐路を形成する。これにより、各分岐路にはそれぞれ重
み１／２の電流（Ｉｏ／２）が流れるようになる。した
がって、この２つの分岐路の１つから重み１／２の電流
（Ｉｏ／２）を取り出して出力させることができる。他
の分岐路に流れる電流（Ｉｏ／２）は、アナログ出力端
子（Ａｏｕｔ）と同一の負荷条件を形成する分岐負荷回
路１６へ通電される。
３２は同一のゲート長およびゲート幅により同一特性を
持つように形成されるとともに、互いに並列接続され、
かつその共通ゲートに基準電圧Ｖｒｅｆ２が印加される
ことにより、重み１の生成電流を等しく２分岐させる分
岐路を形成する。これにより、各分岐路にはそれぞれ重
み１／２の電流（Ｉｏ／２）が流れるようになる。した
がって、この２つの分岐路の１つから重み１／２の電流
（Ｉｏ／２）を取り出して出力させることができる。他
の分岐路に流れる電流（Ｉｏ／２）は、アナログ出力端
子（Ａｏｕｔ）と同一の負荷条件を形成する分岐負荷回
路１６へ通電される。
【００４４】図６は重み１／４の下位電流セル１５の具
体的な回路構成例を示す。
体的な回路構成例を示す。
【００４５】同図に示す電流セル１５は、デジタル入力
信号の下位１番目のビット（Ｄ１）により選択されるセ
ルであって、１個のｐチャネルＭＯＳトランジスタＰ１
１により重み１の定電流（１×Ｉｏ）を生成させるとと
もに、この生成電流（１×Ｉｏ）を４個の同一特性のｐ
チャネルＭＯＳトランジスタＰ３１，Ｐ３２，Ｐ３３，
Ｐ３４に均等に分流させるようにしてある。これによ
り、各分岐路にはそれぞれ重み１／４の電流（Ｉｏ／
４）が流れるようになる。したがって、この４つの分岐
路の１つから重み１／４の電流（Ｉｏ／２）を取り出し
て出力させることができる。他の分岐路に流れる電流
（３×Ｉｏ／４）は、アナログ出力端子（Ａｏｕｔ）と
同一の負荷条件を形成する分岐負荷回路１６へ通電され
る。
信号の下位１番目のビット（Ｄ１）により選択されるセ
ルであって、１個のｐチャネルＭＯＳトランジスタＰ１
１により重み１の定電流（１×Ｉｏ）を生成させるとと
もに、この生成電流（１×Ｉｏ）を４個の同一特性のｐ
チャネルＭＯＳトランジスタＰ３１，Ｐ３２，Ｐ３３，
Ｐ３４に均等に分流させるようにしてある。これによ
り、各分岐路にはそれぞれ重み１／４の電流（Ｉｏ／
４）が流れるようになる。したがって、この４つの分岐
路の１つから重み１／４の電流（Ｉｏ／２）を取り出し
て出力させることができる。他の分岐路に流れる電流
（３×Ｉｏ／４）は、アナログ出力端子（Ａｏｕｔ）と
同一の負荷条件を形成する分岐負荷回路１６へ通電され
る。
【００４６】図７は上記分岐負荷回路１６の具体的な回
路構成例を示す。
路構成例を示す。
【００４７】同図に示す分岐負荷回路１６はｎチャネル
ＭＯＳトランジスタＮ４１，Ｎ４２，Ｎ４３およびｐチ
ャネルＭＯＳトランジスタＰ４１，Ｐ４２，Ｐ４３を用
いて構成され、アナログ出力端子（Ａｏｕｔ）に現れる
電圧ＶａをＰ４１およびＮ４１の各ソースフォロワによ
り出力端子ｏｕｔＢに伝達する。このようにしてアナロ
グ出力端子（Ａｏｕｔ）と同電位に電圧制御される端子
ｏｕｔＢに、上記下位電流セル１４，１５からの分岐電
流を受けさせることにより、すべての分岐路での負荷条
件をアナログ出力端子の負荷状態にかかわらず、同一に
揃えることができるようになる。これにより、ＭＯＳト
ランジスタ１個だけで生成される重み１の基本電流（Ｉ
ｏ）を高い精度でもって等しく分岐させることができ
る。
ＭＯＳトランジスタＮ４１，Ｎ４２，Ｎ４３およびｐチ
ャネルＭＯＳトランジスタＰ４１，Ｐ４２，Ｐ４３を用
いて構成され、アナログ出力端子（Ａｏｕｔ）に現れる
電圧ＶａをＰ４１およびＮ４１の各ソースフォロワによ
り出力端子ｏｕｔＢに伝達する。このようにしてアナロ
グ出力端子（Ａｏｕｔ）と同電位に電圧制御される端子
ｏｕｔＢに、上記下位電流セル１４，１５からの分岐電
流を受けさせることにより、すべての分岐路での負荷条
件をアナログ出力端子の負荷状態にかかわらず、同一に
揃えることができるようになる。これにより、ＭＯＳト
ランジスタ１個だけで生成される重み１の基本電流（Ｉ
ｏ）を高い精度でもって等しく分岐させることができ
る。
【００４８】以上のようにして、サイズまたは形状を極
端に異形化した素子を使用することなく、またデジタル
入力信号の上位ビットに対応する上位電流セルでの素子
数を大幅に増やすことなく、相対比精度を出しやすい同
サイズの素子だけでもって、重みの異なる電流セルを高
精度に構成することができ、これにより、回路規模をそ
れほど増大させることなくＤ／Ａ変換器の分解能を高め
ることができる。
端に異形化した素子を使用することなく、またデジタル
入力信号の上位ビットに対応する上位電流セルでの素子
数を大幅に増やすことなく、相対比精度を出しやすい同
サイズの素子だけでもって、重みの異なる電流セルを高
精度に構成することができ、これにより、回路規模をそ
れほど増大させることなくＤ／Ａ変換器の分解能を高め
ることができる。
【００４９】以上、本発明者によってなされた発明を実
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。た
とえば、上位電流セル１１の重みを１とし、下位電流セ
ルの重みを１／２〜１／１６とする構成であってもよ
い。また、電流セル１１〜１５および分岐負荷回路１６
の一部または全体をバイポーラトランジスタを用いて構
成することも可能である。
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。た
とえば、上位電流セル１１の重みを１とし、下位電流セ
ルの重みを１／２〜１／１６とする構成であってもよ
い。また、電流セル１１〜１５および分岐負荷回路１６
の一部または全体をバイポーラトランジスタを用いて構
成することも可能である。
【００５０】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるビデ
オ信号処理用の１０ビットＤ／Ａ変換器に適用した場合
について説明したが、それに限定されるものではなく、
たとえばオーディオ用あるいはデジタル方式通信用のＤ
／Ａ変換器にも適用できる。
てなされた発明をその背景となった利用分野であるビデ
オ信号処理用の１０ビットＤ／Ａ変換器に適用した場合
について説明したが、それに限定されるものではなく、
たとえばオーディオ用あるいはデジタル方式通信用のＤ
／Ａ変換器にも適用できる。
【００５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００５２】すなわち、回路規模をそれほど増大させる
ことなくＤ／Ａ変換器の分解能を高めることができる。
ことなくＤ／Ａ変換器の分解能を高めることができる。
【図１】本発明の技術が適用されたＤ／Ａ変換器の一実
施態様を示す回路図
施態様を示す回路図
【図２】上位電流セルの具体的な構成例を示す回路図
【図３】重み２の下位電流セルの具体的な構成例を示す
回路図
回路図
【図４】重み１の下位電流セルの具体的な構成例を示す
回路図
回路図
【図５】重み１／２の下位電流セルの具体的な構成例を
示す回路図
示す回路図
【図６】重み１／４の下位電流セルの具体的な構成例を
示す回路図
示す回路図
【図７】分岐負荷回路の具体的な構成例を示す回路図
１００ 電流セル群 １１ 上位電流セル（重み４） １２ 下位電流セル（重み２） １３ 下位電流セル（重み１） １４ 下位電流セル（重み１／２） １５ 下位電流セル（重み１／４） １６ 分岐負荷回路 ２１ デコーダ ２２，２３ データラッチ回路 ２４ バッファ・インバータ Ｄ０〜Ｄ９ デジタル入力信号（１０ビット） Ａｏｕｔ アナログ出力電流 Ｐ１１〜Ｐ１４ ｐチャネルＭＯＳトランジスタ（定電
流生成用） Ｐ３１，Ｐ３４ ｐチャネルＭＯＳトランジスタ（分岐
路形成用）
流生成用） Ｐ３１，Ｐ３４ ｐチャネルＭＯＳトランジスタ（分岐
路形成用）
Claims (7)
- 【請求項１】 同一の定電流を生成すべく一律に重みづ
けされた多数の上位電流セルと、上位電流セルに対して
２のベキ数分の１の電流を生成すべく重みづけされた下
位電流セルと、多ビットデジタル入力信号のデータ値に
応じた数および／または種類の電流セルを選択する選択
手段を有し、選択された電流セルの定電流出力を加算出
力させることにより、上記デジタル入力信号値に応じた
出力電流を得るようにしたＤ／Ａ変換器であって、下位
電流セルを構成するために、特定ビットの桁値に対応す
る基本電流を生成する定電流手段と、上記基本電流を２
のベキ数個の分岐路に等しく分流させることにより上記
基本電流に対して２のベキ数分の１の定電流を生成させ
るようにした分岐手段を備えたことを特徴とするＤ／Ａ
変換器。 - 【請求項２】 上位電流セルはデジタル入力信号の上位
ビットのデータ値に応じた数が選択されるように設けら
れ、下位電流セルは上記入力信号の下位ビットのビット
値に応じて選択されるように設けられていることを特徴
とする請求項１に記載のＤ／Ａ変換器。 - 【請求項３】 下位電流セルとして、特定ビットの桁値
に対応する基本電流を生成する定電流手段と、上記基本
電流を２のベキ数個の分岐路に等しく分流させることに
より１の分岐路から上記基本電流に対して２のベキ数分
の１の電流を出力電流として取り出すようにした分岐手
段を備えたことを特徴とする請求項１または２に記載の
Ｄ／Ａ変換器。 - 【請求項４】 分岐手段から出力電流として取り出され
る以外の分岐電流を、出力電流として取り出される分岐
電流と同一の負荷条件にて通電させる分岐負荷回路を備
えたことを特徴とする請求項１から３のいずれかに記載
のＤ／Ａ変換器。 - 【請求項５】 分岐手段から出力電流として取り出され
る以外の分岐電流を、アナログ出力端子と同一電位にな
るように電圧制御される端子で受けるようにした分岐負
荷回路を備えたことを特徴とする請求項１から４のいず
れかに記載のＤ／Ａ変換器。 - 【請求項６】 電流セルをＭＯＳトランジスタの定電流
回路で構成するとともに、その定電流回路の電流重みづ
けを複数の同特性のＭＯＳトランジスタの並列接続数に
よって行うことを特徴とする請求項１から５のいずれか
に記載のＤ／Ａ変換器。 - 【請求項７】 互いに並列接続されて同一の基準電圧で
定電流動作させられる複数の同特性のＭＯＳトランジス
タによって下位電流セルの分岐路を形成したことを特徴
とする請求項１から６のいずれかに記載のＤ／Ａ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16975797A JPH1117545A (ja) | 1997-06-26 | 1997-06-26 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16975797A JPH1117545A (ja) | 1997-06-26 | 1997-06-26 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117545A true JPH1117545A (ja) | 1999-01-22 |
Family
ID=15892294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16975797A Pending JPH1117545A (ja) | 1997-06-26 | 1997-06-26 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117545A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003023354A (ja) * | 2001-07-10 | 2003-01-24 | Nec Corp | デジタル制御発振器 |
| US7068978B2 (en) | 2003-04-22 | 2006-06-27 | Oki Electric Industry Co., Ltd. | Current cell type digital-to-analog converter |
| US7324033B2 (en) | 2005-09-26 | 2008-01-29 | Sony Corporation | Digital-to-analog converter, analog-to-digital converter, and semiconductor device |
| JP2011045149A (ja) * | 2010-11-30 | 2011-03-03 | Sony Corp | Ｄａ変換装置 |
| US8674865B2 (en) | 2005-08-22 | 2014-03-18 | Sony Corporation | DA converter, AD converter, and semiconductor device |
-
1997
- 1997-06-26 JP JP16975797A patent/JPH1117545A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003023354A (ja) * | 2001-07-10 | 2003-01-24 | Nec Corp | デジタル制御発振器 |
| US7068978B2 (en) | 2003-04-22 | 2006-06-27 | Oki Electric Industry Co., Ltd. | Current cell type digital-to-analog converter |
| US8674865B2 (en) | 2005-08-22 | 2014-03-18 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US9264057B2 (en) | 2005-08-22 | 2016-02-16 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US9882574B2 (en) | 2005-08-22 | 2018-01-30 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US10547318B2 (en) | 2005-08-22 | 2020-01-28 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US7324033B2 (en) | 2005-09-26 | 2008-01-29 | Sony Corporation | Digital-to-analog converter, analog-to-digital converter, and semiconductor device |
| US7522082B2 (en) | 2005-09-26 | 2009-04-21 | Sony Corporation | Digital-to-analog converter, analog-to-digital converter, and semiconductor device |
| US7936294B2 (en) | 2005-09-26 | 2011-05-03 | Sony Corporation | Digital-to-analog converter, analog-to-digital converter, and semiconductor device |
| US8339300B2 (en) | 2005-09-26 | 2012-12-25 | Sony Corporation | Digital-to-analog converter, analog-to-digital converter, and semiconductor device |
| JP2011045149A (ja) * | 2010-11-30 | 2011-03-03 | Sony Corp | Ｄａ変換装置 |
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